Test Intégré pour Convertisseurs Analogique/Numérique

Test Intégré pour Convertisseurs

Analogique/Numérique

Test Intégré pour Convertisseurs

Analogique/Numérique Serge Bernard

UNIVERSITE MONTPELLIER IISCIENCES ET TECHNIQUES DU LANGUEDOC

13 Avril 2001

2/49PlanPlan

IntroductionIntroduction

Analyse de réponses de testAnalyse de réponses de test

Architecture haut-niveauArchitecture haut-niveau

Implantation bas-niveauImplantation bas-niveau

Génération de stimuli de testGénération de stimuli de test

Générateur de rampe auto-calibréGénérateur de rampe auto-calibré

ConclusionConclusion

3/49IntroductionIntroduction

1970 -1980 Aujourd’hui

Coût de fabrication

Test Numériq

Test Analogiqu

Coût de fabrication

Test Numériq

ue Test Analogiqu

* G.W. Roberts

Coût relatif d’un circuit mixte*Coût relatif d’un circuit mixte*

Circuit Mixte

Test Structurel

• CVT

• BIST

n bitsAnalogiqAnalogiqueue

NumériquNumériquee

Test Fonctionnel

AnalogiqAnalogiqueue

NumériquNumériquee

CANCAN

Convertisseur A/N IdéalConvertisseur A/N Idéal

LSB = PE/2n

Entrée Analogique

droite de transfert

VT1 VT2 VT3 VT4 VT5 VT6 VT7 PE

Paramètres des CANParamètres des CANParamètres des CANParamètres des CAN

Erreur d’Offset Erreur de Gain

Entrée Analogique

eErreurs de N-L

Entrée Analogique

Idéale

Offset

ADADCC

Test par HistogrammeTest par Histogramme

Tension analogiqu

Code i

Fréquence d’apparition H(i)

Paramètres• Offset• Gain• NLD• NLI

Code i

Fréquence d’apparition idéale

Hidéal(i)

CANCAN

Générateur

de stimuli de test

Analogiques

ObjectifObjectif

n bits

EntréeAnalogiqu

SortieNumériqu

Circuit Intégré

Paramètres

Fonctionnels

Analyseur de

réponses de test

9/49PlanPlan

10/49Analyse : Architecture haut-Analyse : Architecture haut-niveauniveauAnalyse : Architecture haut-Analyse : Architecture haut-niveauniveau

CANCAN

Générateur

de signaux

Analogiques

n bits

EntréeAnalogiqu

Détecteur Contrôleur

2n Mots Mémoires

(Histo. Mesuré)

2n Mots Mémoires

(Histo. Idéal)

-Processeur

Exploitation

Paramètres

Fonctionnels

SortieNumériqu

Circuit Intégré

Surface excessive

Entrée

Code i

m Codes

NLI (i) i

NLD (j)

NLD(i)idéalH

)i(H idéalH

Division par une ConstanteAddition Soustraction

OffsetidéalH2

)1 (H)(H

Analyse : Architecture haut-Analyse : Architecture haut-niveauniveauAnalyse : Architecture haut-Analyse : Architecture haut-niveauniveau

Simplifications des opérateursSimplifications des opérateurs

Hidéal

Hextreme 2N

1N idéalH)(H

Gain i

Entrée

idéalH)(H

Gain i

Code 1 Code 2n

N)2(H.

)1(H.cos

N)2(H.

)1(H.cos

AOffset

Code 1 Code 2nCode 1 Code 2nCode 1 Code 2nCode 1 Code 2n

NLI (i) i

NLD (j)

NLD (i)idéalH

)i(H idéalH (i)(i)

m Codes)

N)2(H.

AOffsetA

nentrée

N.2)2(H)1(H.

cosN.2

)2(H)1(H.cos

N.2)2(H)1(H.

sinN.2

)2(H)1(H.sin

AOffset

Code 1 Code 2n

1N idéal )(H

Gain ii

idéalin

N.2)(H)(H.

)(Htan

Offset 2n

DivisionAddition Soustraction

Constante

Code i

Simplifications des opérateursSimplifications des opérateurs Entrée

)(H)(HOffset

DivisionAddition Soustraction

Hidéal (i)

Tan Tan

Structure BIST OptimiséeStructure BIST Optimisée

CANCAN

Générateur

de signaux

Analogiques

n bits

EntréeAnalogiqu

2n Mots Mémoires

(Histo. Mesuré)

2n Mots Mémoires

(Histo. Idéal) Exploitation

Paramètres

Fonctionnels

SortieNumériqu

Circuit Intégré

Opérations simples

Entrée

Technique de Décomposition TemporelleTechnique de Décomposition Temporelle

Phase 1:

Phase 2:

Phase 3:

Phase 4:

Calcul de l’Offset

Calcul du Gain

Calcul des NLD

Calcul des NLI

Resources de test réutilisées 1 Mot Mémoire

Histogramme expérimental

Calcul du Code 1

Calcul du Code 2n

Calcul du Code N1

Calcul du Code N2

Calcul du Code 1

Calcul du Code 22nn

Calcul du Code 1

Calcul du Code 2n

Etape 1:

Etape 2:

Etape 1:

Etape m:

Etape 1:

Etape 2n:

Etape 1:

Etape 2n:

Entrée

Offset =

R1 = 0, R2 = 0

for néchan = 1 to NT

if code = 1 then R1 = R1 + 1

néchan = néchan + 1

for néchan = 1 to NT

if code = 2n then R2 = R2 + 1

R1 = R1 - R2OffsetOffset = R1 / K

Etape 2

Etape 1

Ressources matérielles nécessaires Ressources matérielles nécessaires Entrée

Entrée

[H (1)-H(2n)]

2 Registres

1 Additionneur 1 Soustracteur 1 Diviseur

H (i)Hidéal(i)i=N1

Gain =

R2 = 0for i = N1 to N2

R1 = 0for néchan = 1 to NT

if code = i then R1 = R1 + 1

R1 = R1 / Hidéal(i)

R2 = R1 + R2i = i + 1

Gain Gain = R2 / m

Etape i

2 Registres

1 Additionneur 1 Diviseur

Entrée

R2 = 0for i = 1 to 2n

R1 = 0for néchan = 1 to NT

if code = i then R1 = R1 + 1

R1 = R1 / Hidéal(i)

R1 = R1 - 1NLD (i)NLD (i) = R1R2 = R1 + R2NLI (i)NLI (i) = R2i = i + 1

NLD (j)j=1

NLI (i) =

NLD (i) = H (i)

Hidéal(i)- 1

2 Registres

1 Additionneur 1 Soustracteur 1 Diviseur

Entrée

Etape i

Structure BIST OptimiséeStructure BIST Optimisée Entrée

Entrée

CANCAN

Générateurde signauxAnalogique

n bits

EntréeAnalogiqu

Paramètres

Fonctionnels

SortieNumériqu

Circuit Intégré

2 Mots Mémoire

(Histo. Mesuré)

Opérations simples

2n Mots Mémoires

Mémorisation de l’histogramme idéalMémorisation de l’histogramme idéal

2 Mots MémoirePour le stockage de l ’Histogramme

Idéal

Distribution Uniforme Signal triangulaire

Hidéal

Hextrême

Entrée

Signal SinusoïdalDistribution Non-Uniforme

2n Mots MémoirePour le stockage de l ’Histogramme

Idéal

Histogramme Estimé Histogramme Estimé

Code iH

Mémorisation de l’histogramme idéalMémorisation de l’histogramme idéal

Code i

idéal(i

Histogramme Idéal Histogramme Idéal NT

Hidéal(i) = sin-1

Aentrée

sin-12i-2n-2

Aentrée

2k+1 Registres 1 Additionneur, 1 Diviseur

Entrée

Hkest(i) =

Hest(i) =

i + Hest(i) =

EntréeDétecteur Contrôleur

2 Mots Mémoire

(Histo. Mesuré)Opérations

simples

2 Mots Mémoires

2 Mots Mémoire

(Histo. Mesuré)

Opérations simples

2k+1 Mots Mémoires

Entrée

22/49PlanPlanPlanPlan

23/49Analyseur : Implantation bas-Analyseur : Implantation bas-niveauniveauAnalyseur : Implantation bas-Analyseur : Implantation bas-niveauniveau

Exploitation

Contrôleur Détecteur

Structure BISTStructure BIST

2 Mots Mémoire

(Histo. Mesuré)Opérations

simples

2 Mots Mémoires

Entrée

Génération du Code de RéférenceGénération du Code de Référence

Comparaison de ce Code avec la sortie Comparaison de ce Code avec la sortie

du CANdu CAN

Détecteur de CodeDétecteur de Code

Compteur ComparateurCompteur Comparateur

Exploitation

Entrée

Sortie CAN[i+1]

RDC_SetRDC_Clear

Code suivant

Contrôle

Sortie Comparateur

O1[i+1]

O2[i+1]RDC_bloc_1bit

[ i+1]

Nombre de BlocsNombre de Blocs = Nombre de bits= Nombre de bitsExploitation

Détecteur de CodeDétecteur de Code

O1[i-2]

O2[i-2]

Sortie CAN [i-1]

RDC_bloc_1bit

[ i-1]

Entrée

Sortie CAN[i]

RDC_bloc_1bit

Module d’ExploitationModule d’Exploitation

Compteur / Décompteur

Additionneur

2 Mot Mémoire

(Histo. Mesuré) H(i)

Compteurif code = i then R = R + 1

Soustracteur

H(1) - H(2n)

if code = 2n then R = R + 1if code = 1 then R = R + 1

Compteur/Décompteur

Diviseur

2 Mots Mémoire

(Histo. Idéal)1

m.HIdéal

HIdéal = 2P & m = 2ZDécalage

de (P+Z) bits

Exploitation

Entrée

EM_Clear

Ext_Clock

S1[i+1]

S2[i+1]

EM_Out[i+1]

[ i+1]

RE_bloc_1bit

EM_Out[i]

[ i+1]

RE_bloc_1bit

S1[i-2]

S2[i-2]

EM_Out[i-1]

[ i+1]

RE_bloc_1bit

Nombre de blocsNombre de blocs = F(= F(GainGain,,NLDNLD))Exploitation

Module d’ExploitationModule d’Exploitation

Entrée

ContrôleurContrôleur

Library IEEE;

use IEEE.std_logic_1164.all

entity Contol_Unit is

port(ck,startS,endS,In0: in std_logic;

c1,c2,clr_DM : Out std_logic);

end Control_Unit

architecture ArchControl of Control_Unit is

type state is (Ini_Etat, o1,o2,o3,o4,o5,o6,o9);

signal nextEtat, presEtat: state;

control : process (presEtat, startS,endS,In0)

nextEtat <= presEtat

case (presEtat) is

Synopsys

Exploitation

Entrée

Exemple d’une Structure BISTExemple d’une Structure BIST

Nombre de bits : 6

Exploitation

HIdeal=25 & m=24

Sortie_RE[i]

[ i+1]

RE_1bit

NLD NLD = 0.03 LSB= 0.03 LSB

GainGain = 0.05 LSB= 0.05 LSB

Exploitation

Contrôleur

Sortie CAN [i]

RDC_1bit

6 xDétecteur

Détecteur

Entrée

AMS0.6u

Surface

CAN 3,3 mm2100Ms/s 6 bits

Analyseur 0,11 mm26 bits

Exemple d’une Structure BISTExemple d’une Structure BIST

Entrée

4,2 %<CANSurface

AnalyseurSurface

Entrée

2 Mots Mémoire

(Histo. Mesuré)

Opérations simples

2k+1 Mots Mémoires

Entrée

Programme d’EvaluationProgramme d’Evaluation

Approche classique

LABVIEW

Paramètres du CAN du CAN• Offset• Gain• DNL• INL

NotreApproche

LABVIEW

Paramètres du CAN• Offset• Gain• DNL• INL

ComparaisonComparaison

Entrée

Modèle du CANModèle du CANModèle du CANModèle du CAN

n, Offset, Gain, NLn, Offset, Gain, NL

Paramètres du testParamètres du testParamètres du testParamètres du test (NT, Aentrée) (NT, Aentrée)

33/49 Analyseur : Implantation bas-Analyseur : Implantation bas-niveauniveauAnalyseur : Implantation bas-Analyseur : Implantation bas-niveauniveau

ValidationValidation

Analyseur : Implantation bas-Analyseur : Implantation bas-niveauniveauAnalyseur : Implantation bas-Analyseur : Implantation bas-niveauniveau

Entrée

Erreur d’offset

Erreur de gain

0 Notre Approche

ApprocheClassique

LSBLSB

LSB LSB

# 2 # 3 # 4 # 1 # 2 #3 # 4

# 4# 3# 2# 1#4# 3# 2# 1

Off set Gain NLD NLI

ValidationValidation

Analyseur : Implantation bas-Analyseur : Implantation bas-niveauniveauAnalyseur : Implantation bas-Analyseur : Implantation bas-niveauniveau

Entrée

1classiqueapproche'lavecMesure

approchenotreavecMesurerelatifEcart (%)

36/49PlanPlan

37/49Générateur de rampe auto-Générateur de rampe auto-calibrécalibréGénérateur de rampe auto-Générateur de rampe auto-calibrécalibré

Qualité du générateur Qualité du CANQualité du générateur Qualité du CAN LinéaritéLinéarité

Précision sur la valeur de la pentePrécision sur la valeur de la pente

Indépendance aux variations des paramètres

Performances requisesPerformances requises

Surface additionnelle minimaleSurface additionnelle minimale

ICVctrl

I)t(V C

Principe de fonctionnementPrincipe de fonctionnement

Trampe Trampe TrampeVout

StepStep

M4M3M5

Linéarité de la rampe généréeLinéarité de la rampe générée

time (s)0.0 20u 40u 60u 80u 100u 120u

Vout100µs

Arampe

Non-linéarité

0.0 20u 40u 60u 80u 100u 120u

time (s)

n = 15 bits

ANL rampe

Pente de la rampe généréePente de la rampe générée

Cas idéal

Pires casVréf = +1.5V

3V amplitude

Trampe

46V/ms

30V/ms

17V/ms

Erreur sur la pente 50 %

tempstrampe

Principe d’auto-calibrationPrincipe d’auto-calibration

Vcomp+Vsat

Module de Compensation

Circuit Générateur de Rampe

trampe

3Vctr(i) = Vctr(i-1) ctr

2Comparer Vout ET Vréf

1Générer la rampe

ChronogrammeChronogramme

Trampe tcal

Cycle i

Circuit Générateur de Rampe

Module de Compensation

Module de compensation

Générateur de rampe auto-Générateur de rampe auto-calibrécalibréGénérateur de rampe auto-Générateur de rampe auto-calibrécalibré

satctrctr V2C1C

2C)1i(V

2C1C1C

satctrctr V1C2C

)1i(V)i(V

Module de compensationModule de compensation

VcompVsat

Schéma finalSchéma final

ComparateurModule de Compensation

1 C110pF

StepStep

Circuit Générateur de

Capacité parasite

1m1mVV

Linéarité 13 bits Erreur sur la pente 0.4%

Résultats de simulationRésultats de simulation

Surface du générateurSurface du générateur

Capacité C de charge du circuit

générateur de rampe

Capacité C1 du module de

compensation

Circuit générateur de rampe : 30 %

Système de calibration : 70%

Capacité

Transistors

Capacité

Surface = 0,047 mm²

CANCANGénérateur

n bits

Exploitation

EntréeAnalogique

ParamètresFonctionnels

SortieNumérique

Détecteur

Contrôleur

Analyseur de réponses de test 0,063 mm²

Générateur de rampe auto-calibré 0,047 mm²

Contrôleur 0,065 mm²

Structure BIST Complète 0,175 mm²

CAN 3,3 mm²

Surface

6 %SurfaceBIST/CAN

48/49ConclusionConclusionA

BIST fonctionnel pour CAN

Intégrer la technique de test par histogramme Technique de décomposition temporelle

Algorithme original

Optimisation haut-niveau et bas-niveau

Générer une rampe précise + surface minimale Miroir de courant

Système d’auto-calibration

Objectif

RésultatsBIST fonctionnel pour CAN pour n < 13 bits

49/49PerspectivesPerspectives

Evaluation d’autres caractéristiques fonctionnelles

Structure BIST pour signal d’entrée sinusoïdal Implantation physique de l’analyseur de réponses de test

Conception d’un générateur de signaux sinusoïdaux

Réduction du Temps de test Traiter plusieurs codes simultanément

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