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Architecture des ordinateurs Séance 5 : Chemin de données Architecture des ordinateurs Lorandel Jordane, MCF, ETIS-ENSEA-UCP L2 Info – Université de Cergy-Pontoise

Architecture des ordinateurs...3 Architecture des ordinateurs 1.Le microprocesseur, aspect externe 2.Le chemin de données, aspect interne 3.le contrôleur 4.le cycle d’exécution

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Architecturedesordinateurs

Séance5:Chemindedonnées

Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCPL2Info– UniversitédeCergy-Pontoise

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Architecturedesordinateurs

Programme

LorandelJordane,MCF,ETIS-ENSEA-UCPL2Info– UniversitédeCergy-Pontoise

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Architecturedesordinateurs

1. Lemicroprocesseur,aspectexterne2. Lechemindedonnées,aspectinterne3. lecontrôleur4. lecycled’exécutionmachine5. illustrationduprinciped’exécutiond’unprocesseur6. Résumé

Plan

L2Info– UniversitédeCergy-Pontoise LorandelJordane,MCF,ETIS-ENSEA-UCP

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Architecturedesordinateurs

1. Lemicroprocesseur,aspectexterne

L2Info– UniversitédeCergy-Pontoise LorandelJordane,MCF,ETIS-ENSEA-UCP

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qArchitecturedeVonNeumann

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LorandelJordane,MCF,ETIS-ENSEA-UCPArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise

Microprocesseur,aspectexterne

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qLebuscentral

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Microprocesseur,aspectexterne

• ArchitectureduPDP-8(1965)structuréeautourd’unbuscentral-L’omnibus

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qArchitectureactuelledel’ordinateur

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Microprocesseur,aspectexterne

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qArchitectureactuelledel’ordinateur• Leprocesseurexécuteunprogramme

- Programmeécritenmémoire- Transfertd’instructions

• Leprocesseurmanipuledesvariables- Transfertdedonnées

• Toutescesinformationssontrangéesàuncertainemplacement- Transfertd’adresses

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Microprocesseur,aspectexterne

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qPrincipegénérald’exécution

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Microprocesseur,aspectexterne

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qPrincipegénérald’exécution

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Microprocesseur,aspectexterne

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qPrincipegénérald’exécution

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Microprocesseur,aspectexterne

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qPrincipegénérald’exécution

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Microprocesseur,aspectexterne

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qPrincipegénérald’exécution

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Microprocesseur,aspectexterne

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qPremièrevisionducycled’exécutionmachine•Uncycled’exécutionmachineconsisteà

1. Chargerl’instruction2. Chargersesdonnées3. Faireuntraitementsurcesdonnées4. Rangerlerésultatdutraitementenmémoire5. Désignerlaprochaineinstruction

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Microprocesseur,aspectexterne

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qInterfacedumicroprocesseur

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Microprocesseur,aspectexterne

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Architecturedesordinateurs

2. Aspectsinternes:lechemindedonnées

L2Info– UniversitédeCergy-Pontoise LorandelJordane,MCF,ETIS-ENSEA-UCP

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• Depuislesannées80,lamajoritédesarchitecturesestbaséesurceprincipe:

• Utilisationderegistres(+rapidepar/mémoire)

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Aspectsinternes:lechemindedonnéesqExempled’architectureàchargement/rangement

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• Cesélémentssontdesregistresdetravailquipermettentlestockaged’opérandesaudébutd’uneopérationetlerésultatd’uneopération

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Aspectsinternes:lechemindedonnéesqLebancderegistres

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Aspectsinternes:lechemindedonnées

qRappel:Unregistre4bits

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Aspectsinternes:lechemindedonnées

qL’UnitéArithmétiqueetLogique(UAL)• Permetderéaliserdescalculsarithmétiques(addition,soustraction

d’entiers)etlogiques(AND,OR,…).

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Aspectsinternes:lechemindedonnées

qUAL8bits

PouruneALU8bits=8ALUs de1bit

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Aspectsinternes:lechemindedonnées

qTableaudecommandesdel’ALU

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Aspectsinternes:lechemindedonnées

qTableaudecommandesdel’ALU

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Aspectsinternes:lechemindedonnées

qTableaudecommandesdel’ALU

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Aspectsinternes:lechemindedonnées

qTableaudecommandesdel’ALU

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Aspectsinternes:lechemindedonnées

qLecontrôleur• Lecontrôleurestunemachineàétatsdontlerôleestde

générerdessignauxdecontrôleàdesinstantsprécis• Ildoit:

.Recevoirl’instructionàexécuter

.Commanderlesopérationsdel’ALU

.Sélectionnerlesmultiplexeurs(->sélectiondesregistres)

.Placerlerésultatdansleregistreadéquat

.Chargerlaprochaineinstruction

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Aspectsinternes:lechemindedonnées

qIllustrationdurôleducontrôleur

• Exemple:AdditiondeR0etR4etstockagedansR5

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Aspectsinternes:lechemindedonnées

qIllustrationdurôleducontrôleur

• Exemple:AdditiondeR0etR4etstockagedansR5

7

ADD

5

R4:2

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Aspectsinternes:lechemindedonnées

qIllustrationdurôleducontrôleur

• Exemple:AdditiondeR0etR4etstockagedansR5

7

ADD

5

R4:2R5:7

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Aspectsinternes:lechemindedonnées

qArchitectureducontrôleur1. leregistred’instruction(RI):lesinstructions

venantdelamémoireysontstockées.

2. ledécodeurd’instructionapourrôlededécoderl’instructionetd’envoyerdessignauxdecommandeauséquenceur.

3. l’unitédecontrôle/commande(ouséquenceur) :permetd’organiserledéroulementdel’instruction.Ilestsynchroniséparrapportàunehorloge.C’estunautomate

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Aspectsinternes:lechemindedonnées

1. LeCompteurProgramme(PC)ouencorecompteurordinal(CO)estunregistre.Ilcontientl’adressedelaprochaineinstructionàexécuter.Ilestinitialiséavecl’adressedela1èreinstructionduprogramme.

5qDesregistresspécifiques

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Aspectsinternes:lechemindedonnées

qDesregistresspécifiques2. Leregistred’étatsestunregistre

contenantcontenantdesbits,dontlesétatschangentenfonctiondurésultatprécédentdel’ALU.Cesflags/indicateursconditionnentgénéralementledéroulementd’unprogramme.

• Zéro(bitZ),• Négatif(bitN),• Carry(C),• Débordement(OouOV),…

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Aspectsinternes:lechemindedonnées

qPassaged’instructionsaumodeopératoire5

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Aspectsinternes:lechemindedonnées

qFormatd’instruction• Chaqueinstructionpossèdeunereprésentationbinaireprécisant

généralement:.lesopérationsàeffectuersurlesdonnées.l’endroitoùallerchercherlesdonnées….

• Chaquefamilledeprocesseurpossèdeunjeud’instructionsdifférent,plusoumoinscomplexe

• Touteslesinstructionspassentparleregistred’instructionavantd’êtretraduitesparledécodeurd’instruction

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Aspectsinternes:lechemindedonnées

qCommandesdel’architecture• Uneinstructionestcomposéedeplusieurschampscontrôlantchacun

unepartiedel’architecture-L’opérationàeffectuerparl’ALU(Addition,soustraction…)-Lesendroitsoùtrouverlesopérandes,entrées(Busd’entrée)-Lieuoùstockerlerésultat(Busdesortie)-Lesaccèsmémoires(lecture/écriture)-Desdonnéescomplémentaires(immédiat,adressedesaut…)

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Aspectsinternes:lechemindedonnées

qCycled’exécutiondesinstructions• Uncycled’exécution duprocesseurcorrespondàl’exécutiond’une

instruction• Pourdesraisonspratiques,lesinstructionssontreprésentéesàplus

hautniveauàl’aidedemnémoniques:

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Aspectsinternes:lechemindedonnées

qCycled’exécutionmachine1. Rechercherl’instruction2. IncrémentationdePC3. Décoderl’instruction4. Rechercherlesdonnées5. Exécuterl’opération6. Rangerlerésultat7. Retour

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qPlusprécisément,

5

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Cycled’exécutionmachine

qExempledeprogramme5

LangageCa=3;b=4;b=a+b

Assembleur

Mov #3,R0Mov #4,R1ADDR0,R1

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LorandelJordane,MCF,ETIS-ENSEA-UCPArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise

5

1)Recherched’instruction(I-Fetch)

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2)Décodage(Decode)

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5

3)Exécution(Execute)

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Cycled’exécutionmachine

qExempledeprogramme5

LangageCa=3;b=4;b=a+b

Assembleur

Mov #3,R0Mov #4,R1ADDR0,R1

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LorandelJordane,MCF,ETIS-ENSEA-UCPArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise

5

1)Recherched’instruction(I-Fetch)

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LorandelJordane,MCF,ETIS-ENSEA-UCPArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise

5

2)Décodage(Decode)

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LorandelJordane,MCF,ETIS-ENSEA-UCPArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise

5

3)Exécution(Execute)

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Cycled’exécutionmachine

qCasdesaccèsenmémoire5

Algorithme

tab[100]:integera<=tab[0]b<=2tab[0]<=a+b

AssembleurMOV#tab,R2MOV@R2,R0 MOV#2,R1Add R0,R1MOVR1,@R2

Lecompilateurdoiteffectueruneallocationd’espacemémoireauxstructuresdedonnées(statiques)utiliséesdansleprogramme.Enfonctiondescas(espacesmémoiresdédiés,mémoiresmultiples),lecodecompilépeutêtredifférent

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LorandelJordane,MCF,ETIS-ENSEA-UCPArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise

Cycled’exécutionmachine

qCasdesaccèsenmémoire5

Algorithme

tab[100]:integera<=tab[0]

AssembleurMOV#tab,R2MOV@R2,R0

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LorandelJordane,MCF,ETIS-ENSEA-UCPArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise

5

Résultat

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LorandelJordane,MCF,ETIS-ENSEA-UCPArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise

Cycled’exécutionmachine

qProchaineinstruction:5

MOV@R2,R0=ContenudeR2estuneadresse;Ondéplacelecontenusituéàl’@

dansR2dansR0

Algorithme

tab[100]:integera<=tab[0]

AssembleurMOV#tab,R2MOV@R2,R0

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LorandelJordane,MCF,ETIS-ENSEA-UCPArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise

5

1)Recherched’instruction(I-Fetch)

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LorandelJordane,MCF,ETIS-ENSEA-UCPArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise

5

2)Décodage(Decode)

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LorandelJordane,MCF,ETIS-ENSEA-UCPArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise

5

3)Exécution(Execute)

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LorandelJordane,MCF,ETIS-ENSEA-UCPArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise

Cycled’exécutionmachine

qProchaineinstruction:5

=MettrelecontenudeR1àl’adresseindiquéeparR2

Algorithme

tab[100]:integera<=tab[0]b<=2tab[0]<=a+b

AssembleurMOV#tab,R2MOV@R2,R0 MOV#2,R1Add R0,R1MOVR1,@R2

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LorandelJordane,MCF,ETIS-ENSEA-UCPArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise

5

1)Recherched’instruction(I-Fetch)

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LorandelJordane,MCF,ETIS-ENSEA-UCPArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise

5

2)Décodage(Decode)

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LorandelJordane,MCF,ETIS-ENSEA-UCPArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise

5

3)Exécution(Execute)

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LorandelJordane,MCF,ETIS-ENSEA-UCPArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise

Cycled’exécutionmachine

qCasdesbranchementsconditionnels5

Algorithme

a,b,c:integera<=4,b<=4if(a!=b)c=12

AssembleurCMPR0,R1JEQsuiteMOV#12,R2suite:…

=BEQsuite

Ici,lecompilateurintroduitdes« étiquettes »dansleprogrammepermettantdelocaliserlessuitesd’instructionsexécutéesdemanièreconditionnelle.Deplus,lecompilateurtraduitlecodeenremplaçantlacondition:(a!=b)devientbeq (branch ifequal)oujeq (jumpifequal)

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LorandelJordane,MCF,ETIS-ENSEA-UCPArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise

5

1)Recherched’instruction(I-Fetch)

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5

2)Décodage(Decode)

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5

3)Exécution(Execute)

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Cycled’exécutionmachine

5

BEQsuite

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5

1)Recherched’instruction(I-Fetch)

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5

2)Décodage(Decode)

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5

3)Exécution(Execute)

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Cycled’exécutionmachine

qAppelsdesous-programme5

@0000

MOV#1,R0calltempoMOV#10,R2

@5000tempo: MOV#125,R1attente:DECR1

JNZ,attenteRET

Ici,unsous-programme(tempo)estl’équivalentdesfonctionsàplushautniveau.Ilengendreunerupturedeséquencedansleprogramme.Ilestdoncnécessairedesauvegarderl’étatdesregistrescourantspouvantêtremodifiésdurantl’appelàcesous-programme

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Cycled’exécutionmachine

qAppelsdesous-programmeLorsd’unappelàsous-programme,lebranchementsefaitparl’exécutiond’uneinstructioncall(suiviedel’@dudébutdusous-programme)Leretourdusous-programmesefaitparl’intermédiaired’unRET

EnlangageC,l’appelàsous-programmeestunappeldefonction.

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Cycled’exécutionmachine

qAppelsdesous-programmeLorsd’unappelàsous-programme,lecontrôledoiteffectuerlesétapessuivantes:

• Placerlesparamètreslàoùunsous-programmepeutlesrécupérer• Transférerlecontrôleausous-programme• Réserverl’espacemémoiredemandéparlesous-programme

->Sauvegarderlavaleurdesregistres(->registredédiélaPILE)• Exécuterlesous-programme• Placerlerésultatlàoùleprogrammepeutlerécupérer• Redonnerlamainauprogrammeappelant

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Cycled’exécutionmachine

qAppelsdesous-programmePassagedeparamètres:

-lesregistressontl’endroitleplusefficacepourstockerlesparamètresetlesrésultats-danscertainesarchitectures,desregistresdédiéssontprévuspourlepassagedeparamètrelorsdesappelsetretoursdesous-programme-Lorsd’unappeld’unsous-programme,leprogrammeappelantdoitsauvegardersonadressederetour(prochaineinstructionàexécuteraprèsleretourdusous-programme).Cetteadressepeutêtrestockéedansunregistre

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Lapile

qLapile(Stack)• lapileestunemplacementmémoiredédiépourlasauvegardedel’étatdesregistres,

• Cetemplacementmémoiredoitêtreconnuduprocesseur->onutiliseunpointeurSP(Stack Pointer)quistockel’adressedu

derniermotstockédanslapile

• LapilefonctionnecommeunemémoiredetypeLIFO(LastInputFirstOutput)

• LapileestcréeenmémoireRAM• Le‘dessus’delapileestrepéréparle

pointeurdepileSPetévolueaufildesaccès

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Interruptions

qLesinterruptionsLesinterruptions sontdesévènementsdifférentsdesbranchementsetquidoivents’exécuterimmédiatement

Leprocesseurestdoncinterrompupoureffectueruneactionprioritaire.Leprocesseurvaexécuterunsous-programmed’interruptionpuisildoitreprendrel’exécutiondesonprogramme.

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Interruptions

Lorsd’uneinterruption,laséquenceestlasuivante:• Suspensiondel’exécutionduprogrammecourant• Sauvegardeducontexte(registres,PC,flags,etc.)danslapile• Sautàl’adressedudébutdusous-programmed’interruption(modificationduPC)

• Exécutiondusous-programmed’interruption• Restaurationducontexte(modificationduPC)etrepriseduprogrammecourant

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Interruptions

Anoter:• Lesinterruptionssontmasquables i.e.quel’utilisateurpeut

activer/désactiverlapriseencomptedesinterruptions• Pourcela,ilpeutmodifierlevecteurd’interruption

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Résumé• Architectureduprocesseurcomposéedeplusieursparties:

1. Unitédetraitement(UAL,bancderegistres,…)2. Unitédecontrôle(Séquenceur,décodeurd’instruction,…)

• Lechemindedonnées estdéfiniparl’ensembledeséléments(PC,UAL,bancderegistres..)etlesliensentreceséléments(signauxdecommandesdelecture/écriture,…)permettantl’exécutiondesinstructions.Ildépenddel’instructionàexécuter.

• Quellequesoitl’architectureduprocesseur,c’estlechemindedonnéesquiestmodifiémaislesfonctionssontsimilaires(Recherched’instruction,Décodaged’instruction…)

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Notrebibliothèquedeportes

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ExempleduMIPSR3000

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ModelFreque

ncy [MHz]

YearProcess [um]

Transistors

[millions]

Die size

[mm2]IO Power

[W] VoltageD

cache [k]

I cache [k]

S cache [k]

R2000 16.7 1985 2 0.11 - - - - - - - - 32 64 none

R3000 25 1988 1.2 0.11 66.12 145 4 - - 64 64 none

R4000 100 1991 0.8 1.35 213 179 15 5 8 8 1024

R4400 150 1992 0.6 2.3 186 179 15 5 16 16 1024

R4600 133 1994 0.64 2.2 77 179 4.6 5 16 16 512

R5000 180 1996 0.35 3.7 84 223 10 3.3 32 32 1024

R8000 90 1994 0.5 2.6 299 591 30 3.3 16 16 1024

R10000 200 1995 0.35 6.8 299 599 30 3.3 32 32 512

R12000 300 19980.18-0.

256.9 204 600 20 4 32 32 1024

…

R16000

A800 2004 0.11 - - - - - - - - - - 64 64 4096

MIPSmicroprocessor specifications

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ArchitectureexterneduMIPS

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ArchitectureexterneduMIPS

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ArchitectureexterneduMIPS

qChemindedonnéesduMIPSR3000

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CdD simplifiéd’unprocesseurMIPS

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ArchitectureexterneduMIPS

qValeurspossiblesduchampd’ALU• RES<- X+Y• RES<- X-Y• RES<- X.Y• RES<- X|Y• RES<- Xxor Y• RES<- !X.!Y• RES<- X<<Y[4:0]• RES<- X>>Y[4:0]• RES<- (X<Y)u• RES<- (X<Y)s

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Résumé

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Résumé

• UnearchitecturedeVonNeumannestconstituéede5unités:1. decalcul2. deMémoire3. deRegistres4. Séquenceur5. Décodeur

• Elleutiliselesdeuxregistresprincipauxsuivants:- PC- RI

• Elles’exécuteen7étapes:1. Fetch instruction2. IncrémenterPC3. Décoderl’instruction4. Chargerdonnées5. Exécuterl’opération6. Rangerlerésultat7. Retour

• Leséchangesaveclamémoiresontde3sortes- données- Instructions- adresses

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Résumé

qNotiondemicro-architecture

Leschoixd’organisationduchemindedonnéesformentcequel’onappellelamicroarchitecture duprocesseur:

• LeCdD disposede2ou3bus• Lenombrederegistres• L’architecturedisposed’unpipeline• Elleestsuperscalaire (plusieursinstructionsexécutéesen//)• Soncontrôleestmicroprogrammé oucâblé• …


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