Bascules

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    27-Aug-2014

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<p>Unit denseignement : Bases de systmes logiques (BSL)</p> <p>Les basculesEtienne MesserliInstitut REDS, HEIG-VDLe 23 novembre 2011</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules, p 1</p> <p>Quappelle-t-on une bascule ?</p> <p>Bascule = circuit ayantun comportement squentiel (dpendant du temps, du pass, pas seulement des valeurs des entres) une seule sortie 2 tats pas plus de 2 tats stables</p> <p>Bascules classes selon le nombre dtats stables :astable (oscillateur) : aucun tat stable monostable : 1 tat stable bistable : 2 tats stables</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p2</p> <p>Exercices</p> <p>Prenez un inverseur (porte) CMOS ayant un temps de propagation de 10 ns assimil un retard pur. Reliez la sortie de cette porte son entre. Analysez le comportement de ce circuit. En utilisant les temps de propagation des portes, crez un circuit ayant une entre et une sortie, tel quune brve impulsion apparat sa sortie lorsque lentre passe de ltat bas ltat haut (flanc montant).</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p3</p> <p>Bascules bistablesDfinition d'une bascule bistable : 2 tats stables Des actions sur les entres permettent de forcer un tat ou un changement dtat En labsence de nouvelles actions, ltat est maintenuEffet de mmorisation</p> <p>Ltat ne dpend pas uniquement et tout moment des valeurs prsentes aux entresBascules, p4</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules bistables, comportement</p> <p>Bascules bistables classes selon leur comportement :bascule asynchrone RS (bascule lmentaire) bascule verrouillage (verrou, latch), sensible ltat de lentre de commande du verrou bascule edge triggered, sensible un flanc dun signal de commande, souvent nomme flip-flop</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p5</p> <p>Bascule lmentaire</p> <p>Module logique permettant dinitialiser et de stocker une valeur logique</p> <p>Mise 1 Bascule Mise 0 Valeur</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p6</p> <p>Bascule RS asynchrone </p> <p>Comportement :Set = '1' Reset = '1' Set = Reset = '0' Set = Reset = '1'Set Reset</p> <p>mise '1' de la sortie mise '0' de la sortie la sortie conserve sa valeur interdit (ne pas utiliser)</p> <p>Bascule RS asynchrone</p> <p>Q</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p7</p> <p> bascule RS asynchrone </p> <p>Conception d'une bascule RS :l'volution dpend de l'tat prsent, nous le rajoutons comme entre</p> <p>Q:</p> <p>Etat prsent de la bascule RS Q+ : Etat futur de la bascule RS</p> <p>R 0 0 0 0 1 1 1 1</p> <p>S 0 0 1 1 0 0 1 1</p> <p>Q 0 1 0 1 0 1 0 1</p> <p>Q+ </p> <p>Maintien Set Reset</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p8</p> <p> bascule RS asynchrone </p> <p>Conception de la bascule RS:Etablir l'quation simplifie de Q+ l'aide d'une table de Karnaugh Dessiner le schma logique de Q+ Connecter le signal Q sur Q+ Transformer le schma logique en utilisant des portes NOR et des inverseurs NOT</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p9</p> <p> bascule RS asynchrone </p> <p>Table des transitions</p> <p>Symbole CEI</p> <p>R S 0 0 1 1 0 1 0 1</p> <p>Q+ Q 1 0 interditSet Reset S R Q</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p 10</p> <p> bascule RS asynchrone </p> <p>Schma logique :SX</p> <p>Q</p> <p>Y</p> <p>R</p> <p>A quoi sert la porte inverseur sur la sortie Q ?Copyright 2011 EMI, REDS@HEIG-VD Bascules, p 11</p> <p>Bascule RS asynchrone: inconvnients</p> <p>La bascule RS asynchrone est sensible toute impulsion sur ses entresSi dure suprieure au temps de propagation de 2 portes =&gt; changement d'tat dfinitif de la bascule RS Si dure infrieur au temps de propagation de 2 portes =&gt; tat final de la bascule RS indtermin !</p> <p>Les commutations des circuits produisent des parasites Nos circuits gnrent des alas Ces parasites et ces alas peuvent faire changer dtat une bascule RS asynchroneBascules, p 12</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascule verrouillage (latch)Solution pour viter les basculements indsirables : verrouiller la bascule lorsque des parasites et/ou des alas peuvent apparatre sur les entres Verrouiller = mettre les entres ltat inactif Cette bascule est sensible ltat de la commande de verrouillage G:</p> <p>G = 0 la bascule ne rpond pas aux entres S et R G = 1 la bascule rpond aux entres S et R</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p 13</p> <p>Latch D </p> <p>But : mmoriser 1 bit de donne, au moment souhait Entres :D : donne G : commande de verrouillage (gate)</p> <p>Comportement :G = '1' =&gt; la sortie prend la valeur de lentre D : cette bascule est transparente (verrou ouvert) G = '0' =&gt; la sortie conserve sa valeur</p> <p>Sensible au niveau de la commande de verrouillage GBascules, p 14</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p> LATCH D </p> <p>Schma logique :D (S) QX</p> <p>GY</p> <p>(R)</p> <p>Version utilisant une bascule RSCopyright 2011 EMI, REDS@HEIG-VD Bascules, p 15</p> <p> LATCH D </p> <p>Symbole CEI :</p> <p>Table des transitions</p> <p>G DD G 1D G1 Q</p> <p>Q+ Q Q 0 1</p> <p>0 0 1 1</p> <p>0 1 0 1</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p 16</p> <p>Dcalage avec des LatchsRegistre dcalage avec des LatchsAGate Gate A Q0 Q1 Q2 Q3Copyright 2011 EMI, REDS@HEIG-VD Bascules, p 17</p> <p>1D G1</p> <p>Q0</p> <p>1D G1</p> <p>Q1</p> <p>1D G1</p> <p>Q2</p> <p>1D G1</p> <p>Q3</p> <p>Dcalage avec des Latchs "bis"Registre dcalage avec des latchs et 2 signaux de commandeAGate Gate A Q0 Q1 Q2 Q3Copyright 2011 EMI, REDS@HEIG-VD Bascules, p 18</p> <p>1D G1</p> <p>Q0</p> <p>1D G1</p> <p>Q1</p> <p>1D G1</p> <p>Q2</p> <p>1D G1</p> <p>Q3</p> <p>Bascule "matre-esclave" Bascule constitue de 2 Latchs avec 2 signaux gates inverss ! ces deux signaux ne doivent pas tre actifs simultanmentDGate 1D Q G1 nGate Qm 1D Q G1 Qe</p> <p>Q</p> <p>Horloge</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p 19</p> <p> bascule "matre-esclave" Analyse du fonctionnement interneHorloge Gate nGate D Qm Q = Qe</p> <p>Le comportement correspond une bascule sensible au flancCopyright 2011 EMI, REDS@HEIG-VD Bascules, p 20</p> <p>Flip-flop D ou bascule "Edge trigger"</p> <p>Comportement :Si un flanc montant ou descendant (suivant la polarit choisie) se prsente sur l entre d horloge, la sortie prend cet instant la valeur de l entre D</p> <p>Bascule sensible sur un flancavec le signal Horloge comme entre d'autorisation</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p 21</p> <p>... flip-flop D (DFF) </p> <p>Table des transitionsHorloge D 0 1 Q+ 0 1</p> <p>souvent Table des transitions synchrones:Dsignal d'horloge implicite</p> <p>Q+ 0 1Bascules, p 22</p> <p>0 1</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>... flip-flop D (DFF) Symbole CEI : Polarit du flanc :- flanc montant D Horloge 1D C1 Q - flanc descendant</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p 23</p> <p>Schma interne flip-flop D (DFF)</p> <p>U X</p> <p>Q nQ</p> <p>Horloge</p> <p>Y</p> <p>D</p> <p>Z</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p 24</p> <p>Caractristiques dynamiques DFF Les caractristiques dynamiques dcoule du fonctionnement autonome du flip-flopL'tude du fonctionnement de la bascule matre-esclave montre ce fonctionnement autonome (similaire pour un flip-flop) Horlogetset-up thold Stable tpDFF Stable</p> <p>D QCopyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p 25</p> <p> caractristiques dynamiques DFFDescription des diffrents timings:tset-up: temps de set-up Temps pendant lequel la flip-flop prpare les signaux internes du 1er tage pendant que Horloge est '0' thold: temps de maintien Temps pendant lequel l'entre doit tre stable pour permettre le changement de l'tat de l'horloge de '0' '1' sans perdre l'tat interne. thold est trs souvent nul, 0 ns tpDFF: temps de propagation de la bascule Temps de propagation entre le changement de l'horloge et la sortie</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p 26</p> <p>Exercice</p> <p>Compltez le chronogramme suivant pour: un flip-flop D et pour un verrou (latch)</p> <p>CLK/G</p> <p>Qflip-flop</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p 27</p> <p>Dia laiss vide volontairement</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p 28</p> <p>Flip-flop T (toggle)</p> <p>Bascule sensible au flanc :Si T = 0 alors la sortie est maintenue Si T = 1 alors la sortie Q est inverse Table des transitions synchrones T 0 1 Q+ Q not Q</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p 29</p> <p>... flip-flop T (toggle)</p> <p>Symbole CEI :</p> <p>T Horloge</p> <p>1T C1</p> <p>Q</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p 30</p> <p>Flip-flop JK </p> <p>Bascule sensible au flanc :si J = K = 0 si J = 1 et K = 0 si K = 1 et J = 0 si J = K = 1 la sortie conserve sa valeur (hold) la sortie prend la valeur 1 (set) la sortie prend la valeur 0 (reset) la sortie prend l'tat inverse (toggle)</p> <p>Table des transitions synchrones</p> <p>J K 0 0 1 1 0 1 0 1</p> <p>Q+ Q 0 1 not QBascules, p 31</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p> flip-flop JK </p> <p>Autre table des transitions synchrones</p> <p>Bascule JK</p> <p>Etat initial 0 0 1 1</p> <p>Etat Final 0 1 0 1</p> <p>J 0 1 -</p> <p>K 1 0</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p 32</p> <p>... flip-flop JK</p> <p>Symbole CEI :</p> <p>J Horloge K</p> <p>1J C1 1K</p> <p>Q</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p 33</p> <p>Types de bascules bistables / entres </p> <p>Asynchrone :type SR (Set, Reset)</p> <p>Latch (sensible au niveau):type SR type D</p> <p>Flip-flop (sensible au flanc):type D (delay) type DFFE (delay with enable) type JK (prfr au SR) type T (toggle)</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p 34</p> <p>Description VHDL des bascules</p> <p>Voir prsentation :EMI_ProcessVHDL_Bascules.ppt</p> <p>Copyright 2011 EMI, REDS@HEIG-VD</p> <p>Bascules,</p> <p>p 35</p>

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