Centre d’Electronique et deMicrooptoélectronique de Montpellier

(CNRS UMR 5507)

UNIVERSITE MONTPELLIER IISCIENCES ET TECHNIQUES DU LANGUEDOC

Place E. Bataillon - 34095 - Montpellier - Cedex 5 - FranceTél : (33) 04 67 14 32 27 - Fax (33) 04 67 54 71 34

e-mail : valenza@cem2.univ-montp2.fr

DEA ELECTRONIQUE :

Composants et Systèmes

ET

DESS OPTOELECTRONIQUE et HYPERFREQUENCE

Module "COMPO"

COMPOSANTS POUR L'ELECTRONIQUE INTEGREE

M. Valenza

1

MODULE « Composants pour l’électronique intégrée »(M. Valenza ; F. Pascal)

Objectifs :Les transistors MOS et bipolaires sont les dispositifs les plus répandu dans la

production actuelle des composants semi-conducteurs. D’une part, ce sont les composants debase de la technologie BICMOS et d’autre part l’évolution technologique actuelle privilégiel’utilisation du transistor MOS pour le traitement du signal dans des domaines allant del’audiofréquence jusqu’aux radiofréquences.

Ce module a pour but :- de familiariser les étudiants avec le fonctionnement des transistors bipolaires et MOS- de donner un aperçu de l'intégration des circuits analogiques et logiques,- faire ressortir sur les deux principaux composants (MOS et bipolaire) lesparticularités introduites par l'intégration (rapidité, performances…).

Bibliographie :- Physique des semiconducteurs et des composants électroniques, auteur : Henry

MATHIEU, édit. MASSON- Physics of semiconductor devices, S.M. Sze, John Wiley & Sons (1981)- MOS (Metal Oxide Semiconductor) Physics and Technology, E.H. Nicollian & J. R.

Brews, John Wiley & Sons (1982)- Operation and Modeling of the MOS Transistor, Y.P. Tsividis, McGraw-Hill (1987)- CMOS Digital Integrated Circuits : Analysis and design, Sung-Mo Kang & Yusuf

Lebleci, McGraw-Hill (1999)- Analysis and Design of Analog Integrated Circuits, Paul R. Gray & Robert G. Meyer,

John Wiley & Sons (1977)- Characterization methods for submicron MOSFETs, edited by Hisham Haddara, Kluwer

Academic Publishers (1995)- BSIM3v3 manual, Department of Electrical Engineering and Computer Sciences,

University of California, Berkeley, CA 94720, (1995).

Programme des enseignements :

I - Introduction : historique et type de circuits (circuits logiques, amplificateurs, tendancesRoadmap ....) ; Rappels sur les paramètres importants d'un composant actif (gm, fT, ...)

II - Composants de base :- composants passifs R et C et leur intégration

III - Le transistor MOSStructure, fonctionnement (différents régimes : faible inversion, forte inversion).Technologie d'intégration : règles de dessin, lois de réduction d’échelle et intégration.

Effets dus à la miniaturisation : effets de canaux courts, modulation de lalongueur du canal, effets de porteurs chauds, effet des résistances séries …

IV - Le transistor bipolaire et le transistor bipolaire à hétérojonction

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Structure, fonctionnement et géométrieModèle Ebers-MollSchéma équivalent petit signal

V - Circuits intégrés analogiquesL'amplificateur opérationnel en technologies bipolaire et CMOS : structure,

contraintes de conception et de fonctionnement. Exemples de structures et modélisation.

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INTRODUCTION

L'industrie électronique a accompli une croissance exceptionnelle dans ces dernièresdizaines d'années, principalement liée aux progrès en intégration de technologies et àl'élaboration de systèmes à très grande échelle. L'utilisation de circuits intégrés dans lesordinateurs, les télécommunications et les appareils électroniques a cru de façon très rapide.La puissance de calcul et de traitement de l'information demandée accélèrent ledéveloppement dans ce domaine. La figure I.1 montre l'orientation des demandes entechnologies de l'information.

Figure I.1 : Utilisation et tendances technologiques

Des fonctions de plus en plus complexes sont réalisées pour le traitement des donnéeset les dispositifs de télécommunications, ce qui nécessite l'intégration de toutes ces fonctionssur des surfaces de plus en plus petites. La capacité d'intégration de composants sur unemême puce a considérablement augmenté ces trente dernières années. Le tableau I.1 montrel'évolution de la complexité logique des circuits intégrés.

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Tableau I.1 : Evolution de la complexité des circuits intégrés logiques

Une fonction logique peut contenir de 10 à 100 transistors. Les microprocesseursPentium contiennent de 3 à 6 millions de transistors, ce sont des technologies dites U.L.S.I.(Ultra Large Scale Integration).

La technologie MOS est aussi bien utilisée pour la réalisation de fonctions logiquesqu'analogiques.

Evolution des portes logiques :

i) circuits logiques à diodes :- ils utilisent uniquement des éléments passifs diodes et résistances,- ils réalisent les fonctions ET, OU mais pas la négation. Ils constituent

une famille d'opérateurs incomplète.- dégradation du niveau de sortie en fonction de la charge.

ii) Logique à transistor DTL (utilise des diodes et des transistorsbipolaires)

- l'utilisation du transistor comme élément actif permet de réaliser uneporte NON (inverseur) qui régénère les signaux binaires dégradés. Cetinverseur complète les circuits logiques à diodes,

- cependant, compte tenu de la compatibilité de ces circuits entre eux,c'est la porte ET qui est généralement utilisée en relation avec l'inverseur pourdonner le NAND,

- vitesse de fonctionnement faible liée à l'évacuation des chargesstockées dans la base du transistor de sortie lorsque ce transistor doit passer del'état saturé à l'état bloqué.

iii) Circuits logiques TTL (Transistor-Transistor Logic)introduit en 1963 par Sylvania puis T.I.Les premières étaient : 74 (séries TTL); 74H (high speed TTL (mais

forte consommation)); 74L (Low power TTL) ces portes sont maintenantobsolètes.

74S (Schottky TTL (forte consommation)); 74LS (Low power SchottkyTTL); 74AS (Advanced Schottky TTT); 74ALS (Advanced Low PowerSchottky TTL)iv) Circuits CML et ECL

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Current Mode Logic (General électrique)Emetteur Coupled Logic (Motorola)

Ces circuits ont été développés pour obtenir des vitesses decommutation importantes. Pour cela, il faut éviter de saturer les transistors.

⇒ faible excursion en tension et consommation importante.

Les transistors bipolaires d'une ECL sont de petites dimensions pourminimiser les capacités parasites et par conséquent fonctionnent avec des fortesdensités de courant.

v) Circuits logiques MOSConstitués de transistors MOS (NMOS).Pour l'inverseur 2 transistors T1: Driver ; T2 : Load

vi) Circuits logiques CMOSUn circuit logique CMOS est caractérisé par l'utilisation systématique

de paires de transistors MOS complémentaires : chaque transistor MOS à canaln se trouve associé à un transistor MOS à canal p.

Cette combinaison réalise une paire d'interrupteurs commandéscomplémentaires, quand l'un est ouvert l'autre est fermé et inversement.

Le transistor MOS étant commandé par la tension appliquée à la grilleon obtient des circuits logiques dont les courants d'entrée sont quasiment nulsen régime statique (consommation nulle).

vii) Logique BICMOS (bipolar-CMOS)La logique BICMOS combine la vitesse des transistors bipolaires avec

la grande impédance d'entrée et la faible consommation des circuits CMOS.Elle occupe dans le diagramme vitesse de commutation-puissance dissipée uneplace intermédiaire entre la CMOS (faible consommation) et l'ECL (vitesseélevée) (cf figure I.2). Elle a aussi comme avantage d'être compatible avec lesautres familles logiques et est beaucoup moins sensible aux charges capacitiveset résistives ce qui lui fournit une grande flexibilité pour les entrées-sorties.

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Figure I.2

L'intégration monolithique d'un grand nombre de fonctions sur une seule puceprésentent les avantages suivants:

- moins de surface et de volume ⇒ produit plus compact- diminution de la puissance consommée- diminution du nombre de tests- meilleure fiabilité- plus grande vitesse- diminution des coûts.

Les progrès en fabrication de composants permettent de réduire les géométries descomposants (longueur du canal, inter-connexions, ....). La figure I.3 montre l'évolution destailles minimales des transistors dans les circuits intégrés depuis 1975.

Figure I.3: Evolution des tailles caractéristiques des technologies CMOS

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En 1980, au début de l'ère V.L.S.I., la géométrie minimale était à 2 µm. Actuellementles géométries à 0.35 et à 0.25 µm sont en production, celles de 0.18 à 0.1 µm, et même à 0.05µm sont en recherche.

Les niveaux d'intégration ne sont pas les mêmes pour les mémoires ou pour lesfonctions logiques (cf figure I.4).

Les technologies CMOS sont de plus en plus demandées. Ils permettent une faibleconsommation de puissance, grande fiabilité, grande vitesse d'exécution.

figure I.4: Possibilité d'intégration en technologies CMOS

La technologie à 0.1 µm devrait bientôt arriver sur le marché, ce qui permettrait unniveau d'intégration de plusieurs centaines de millions de transistors pour une même fonctionlogique.

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Figure I.5 : Evolution des niveaux d'intégration des mémoires et des fonctionslogiques

Pour les communications à très hautes vitesses, à des fréquences supérieures au giga-Hertz (radar, télécommunications, liaisons par satellite ...) la tendance est à l'utilisation decomposants III-V de type :

- MESFET : transistor à effet de champ à grille Schottky (MetalSemiconductor Field Effect Transistor.)

- MODFET : Modulation Doped Field Effect Transistor- HEMT : High Electron Mobility Transistor également appelé TEGFET : Two Electron

Gas Field Effect Transistor.

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Chapitre II : Composants de base

I- rappels sur les phénomènes de transport dans les semi-conducteurs

a) Semi-conducteur à l'équilibre

Dans ce cas l'énergie cinétique d'un électron libre est égale à:

kT23

vm 21 2

thn = (II.1)

où mn est la masse effective de l'électronvth la vitesse moyenne thermique (à T=300°K vth ≈107 cm/s pour

Si, GaAs).

Les électrons sous l'effet de la température sont animés d'un mouvement brownien : lelibre parcours moyen entre deux chocs avec le réseau est de l'ordre de 10-5 cm, le temps

moyen de relaxation entre deux chocs est de : ps. 1 10

10

7

-5

c ==τ

b) Semi-conducteur soumis à un faible champ électrique

Sous l'action du champ électrique Ε

l'électron est soumis à une force F

:Ε=

q - F qui l'accélère le long du champ dans une direction opposée et ceci durant le tempsentre deux collisions. Au mouvement brownien se superpose un mouvement dont la directionmoyenne est celle du champ électrique. Ce mouvement d'effectue avec une vitesse de dérive

nv

.Les équations qui traduisent ce phénomène sont les suivantes :

nnc v m q

=τΕ− (II.2)

où m q

- vn

cn Ετ=

(II.3)

on pose : m q

µn

cn

τ= qui défini la mobilité de l'électron

On a alors Ε=

µ - v nn relation liant la vitesse de l'électron au champélectrique appliqué.

En régime de faible champ électrique cette mobilité est indépendante de Ε

. Parcontre elle est fonction du semi-conducteur et du dopage de ce semi-conducteur.

De façon générale on peut écrire :

iL µ1

µ1

µ1 += (II.4)

où µL traduit l'interaction avec le réseau,µ i traduit l'interaction avec les impuretés

10

En fonction de la température, les variations de µL et µ i sont les suivantes:-3/2

L T µ ∝3/2

i T µ ∝La figure II.1 donne la variation de la mobilité en fonction du dopage pour les

électrons et les trous et ce pour Ge, Si, GaAs.

Figure II.1 : Evolution de la mobilité en fonction du dopage

La mobilité des porteurs ayant été définie :- on défini la densité de courant de dérive :

Ε==

µ n q v n q - J nnn (II.5)

où nJ

est la densité de courant du aux électrons de densité volumiquen.

- on défini la même quantité pour les trous :Ε==

µ p q v n q J ppp (II.6)

Dans le cas où les électrons et les trous participent simultanément à laconduction on a :

11

( )Ε+=+=

µ n µ n q J J J pnpn (II.7)

On définit alors la conductivité σ et son inverse la résistivité ρ :

( ) µ n µ n q 1

J

pn +=ρ

=σ=Ε

(II.8)

Bien entendu, dans le cas où un seul type de porteur intervient on faitapparaître soit σn (pour les électrons) soit σp (pour les trous).

Les figures II.2 et II.3 donnent les variations de la résistivité en fonction du dopagepour des semi-conducteurs courants.

Figure II.2:

12

Figure II.3

c) Semi-conducteur soumis à de forts champs électriques

En régime de faible champ électrique on avait Ε=

µ v .

Ceci est vrai tant que τc reste indépendant de Ε

; c'est à dire lorsque la vitessedes porteurs reste bien inférieure à la vitesse thermique moyenne vth.

Lorsque v devient de l'ordre de grandeur de vth, la vitesse cesse d'êtreproportionnelle au champ électrique Ε

et tend vers une valeur limite appelée vitesse de

saturation.Ce phénomène est différent suivant les semi-conducteurs envisagés:

i) Pour le siliciumLa vitesse de dérive passe progressivement d'un régime linéaire à un régime

saturé suivant une loi quasi empirique de la forme :

γγ

ΕΕ+

=/1

0

sat

1

v v (II.9)

avec vsat ≈ 107 cm/s pour les électrons et les trous.E0 est un champ caractéristique qui vaut :

E0 ≈ 7 103 V/cm pour les électrons,E0 ≈ 2 104 V/cm pour les trous

(Silicium pur)

13

γ = 2 pour les électrons,γ = 1 pour les trous

On a en général la relation de définition de E0 suivante :00sat µ v Ε= (II.10)

µ0 étant la mobilité à champ nul.

En fonction de la température on peut utiliser une expression également empirique :

dT/T

0sat

satAe1

v v

+= (II.11)

avec cm/s 10 2.4 v 70sat ≈

A ≈ 0.8Td = 600 °k

Les figures II.4.a et II.4.b montrent les évolutions de la vitesse de dérive en fonctiondu champ électrique pour le Silicium, le Germanium et l ' Arséniure de Gallium et l'évolutionde la vitesse de saturation en fonction de la température pour Si et GaAs.

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Figure II.4 : (a) évolution de la vitesse des porteurs en fonction du champ électrique(b) évolution de la vitesse de saturation en fonction de la température

II- Composants passifs en technologie MOSa) Résistances :

Soit un barreau conducteur de dimensions W; L et T (cf figure II.5).

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Figure II.5 : barreau semi-conducteur homogène

La résistance est donnée par :

TW L

1

TW

L R

σ=ρ= (II.12)

En substituant la conductivité donnée par II.8 on obtient :

WL

T N µ q

1

WL

TW

L

N µ q1

RDnDn

=

== Rÿ (II.13)

La quantité Rÿ est la résistance de la couche d'épaisseur T et s'exprime enohms. Rÿ est appelée "résistance carrée" son unité est souvent donnée en ohms par carré(Ω/ÿ ).

Rÿ T

T N µ q

1

Dn

ρ== (II.14)

Si la couche n'est pas uniformément dopée (cf figure II.6).Dans ce cas, on considère la couche comme une mise en parallèle de plusieurs

couches.La couche d'épaisseur, dx, à la profondeur x a une conductance :

dx (x)N µ LW

q dG Dn

= (II.15)

La conductance totale est :

∫= jx

0 Dn dx (x)N µ qLW

G (II.16)

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Figure II.6 : barreau semi-conducteur non uniformément dopé

Dans les technologies NMOS et CMOS plusieurs types de résistances sont disponibles:

i) Résistances de diffusionLes couches de diffusion formant la source et le drain peuvent être utilisées

comme résistances.

ii) Résistances en poly siliciumUne coupe schématique de ce type de résistances est reportée figure II.7.Ce type de résistance présente l'avantage d'être commandé par la tension de

grille.Ces résistances sont de l'ordre de 20 à 80 Ω/ÿ .Inconvénient : capacité parasite.

iii) "Well" résistancesDans les CMOS les substrats faiblement dopé peuvent servir de résistances, on obtient

des résistances carrées de l'ordre de 10 kΩ/ÿ .

iv) MOS résistancesLe transistor MOS fonctionnant en régime ohmique est souvent utilisé comme

résistance.

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Figure II.7 : Résistance en poly-silicium

b) Capacitési) capacité poly-poly

Une coupe schématique de la capacité poly-poly est représentée sur lafigure II.8

18

figure II.8 : capacité poly-poly

ii) capacité MOS

La capacité MOS est constituée de trois couches (cf figures II.9):- le métal (électrode de grille),- l'oxyde ( couche isolante SiO2),- le substrat , couche de semi-conducteur dopé p ou n.

figure II.9: capacité MOS.

Il faut faire la différence entre la structure MOS idéalisée et la structure MOS réelle.Dans le cas de la structure MOS idéalisée, nous adoptons les hypothèses suivantes :

1) épaisseur de la grille suffisante pour être considérée comme une équipotentielle,2) l'oxyde est un isolant parfait (pas de courant),3) pas de charges dans l'oxyde ni à l'interface oxyde semi-conducteur,4) le semi-conducteur est uniformément dopé,5) le semi-conducteur est épais de telle sorte que le champ électrique E=0 avant

d'atteindre le contact de substrat,6) le contact de substrat est supposé ohmique,7) la structure est unidimensionnelle (x),8) on suppose que ( )φ χM c FE E= + − ∞

Dans le cas de la structure MOS réelle:1) différence des travaux de sortie M-SC non nulle,2) présence d'ions mobiles dans l'oxyde,3) présence de charges fixes dans l'oxyde,4) présence de pièges d'interface.

a) Structure MOS non polarisée

Dans un semi-conducteur les concentrations des porteurs obéissent à la loi :

np ni= 2 (II.17)

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ni est la concentration intrinsèque de porteurs du silicium, qui est une fonctionde la température. A T=300 °K, ni ≈ 1.45 1010 cm-3.

Si le substrat est uniformément dopé avec un accepteur (exemple du Bore) deconcentration NA, alors les concentrations de trous et d'électrons dans le substrat de type psont données par :

pp0 NA≈

np0 nN

i2

A≈ (II.18)

La concentration NA est typiquement de l'ordre de 1015 à 1016 cm-3 (NA >> ni).

Le diagramme des bandes d'énergie pour un substrat de type p est donné figure (II.10).Le gap entre la bande de conduction et la bande de valence pour le silicium estapproximativement 1.1ev. La position du niveau de Fermi EF à l'équilibre est fonction du typede dopage et de sa concentration. Le potentiel de Fermi φF, qui est une fonction de latempérature et du dopage, traduit la différence entre le niveau de Fermi intrinsèque Ei et leniveau de Fermi EF :

φFF iE E

q= −

(II.19)

Figure II.10: diagramme de bandes d'énergie pour un substrat de silicium dopé p.

Pour un semi-conducteur de type p, le potentiel de Fermi est donné par :

φFi

Ap

kTq

nN

= ln (II.20)

Pour un semi-conducteur de type n (dopé avec une concentration de donneurs ND), lepotentiel de Fermi est donné par :

20

φFD

in

kTq

Nn

= ln (II.21)

k est la constante de Boltzmann = 13809. 10 C.V

K = 8.62 10

eVK

-23 -5

kTq

est aussi appelé le potentiel thermodynamique φt, à la température ambiante il

est égal à 0.0259 V.

Remarque: Les équations (II.20) et (II.21) conduisent à un potentiel de Fermi positif pour unsemi-conducteur de type n, et à un potentiel de Fermi négatif pour un semi-conducteur detype p.

qχ est l'affinité électronique c'est la différence de potentiel entre le niveau de la bandede conduction et le vide. Sa valeur est 4.15 eV pour le silicium. L'énergie nécessaire à unélectron pour passer du niveau de Fermi à un état libre est appelée le travail de sortie qφs

donné par :( )q sφ χ = q + E - Ec F (II.22)

Les diagrammes de bandes d'énergie des éléments (pris séparément) composant lastructure MOS sont représentés sur la figure II.11.

Figure 11: diagramme de bandes d'énergie des composants d'une structure MOS.

Le dioxyde de silicium a un gap de 8 eV et une affinité électronique de 0.95 eV.Le travail de sortie qφM pour une grille en aluminium est d'environ 4.1 eV.

Si ces trois éléments constituant une structure MOS idéale sont mis en contact, alorsles niveaux de Fermi vont s'aligner. A cause de la différence des travaux de sortie entre lemétal et le semi-conducteur, une différence de potentiel apparaît dans la structure MOS. Une

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partie de la chute de potentiel a lieu dans l'oxyde. Le reste se produit à la surface du siliciumproche de l'interface silicium-oxyde, ce qui va créer une courbure de bandes dans cette région(cf figure II.12). Le potentiel de Fermi à la surface, appelé potentiel de surface φs, est pluspetit en amplitude que le potentiel de Fermi dans le volume φF.

Les électrons se déplacent de l'élément ayant le travail de sortie le plus faible, verscelui ayant le plus fort travail de sortie.

Figure II.12: diagramme de bandes d'énergie d'une structure MOS sur substrat de type p.

exercice : Soit une structure MOS constituée d'un substrat en silicium dopé p, un isolant endioxyde de silicium et une grille en aluminium. Le potentiel de Fermi à l'équilibre estq eVFpφ = 0 2. . En utilisant les données de la figure 3, calculer la différence de potentiel

dans la structure MOS. On suppose que la capacité MOS ne contient pas d'autres charges dansl'oxyde ou à l'interface oxyde-semi-conducteur. Calculer la tension de bandes plates.

b) La capacité MOS sous polarisation externe

Supposons que le potentiel du substrat est à 0 V.Suivant la polarisation de grille VG, trois régimes de fonctionnement peuvent s'établir :

l'accumulation, la déplétion et l'inversion.b-1) accumulation : VG<0V les trous du substrat de type p, sont attirés vers l'interface

oxyde-semiconducteur. La concentration des porteurs majoritaires près de la surface devientsupérieure à celle du substrat (cf figure II.13).

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Figure II.13 : Vue en coupe et diagramme de bandes d'énergie pour une capacité MOS enrégime d'accumulation.

b-2) déplétion : VG>0V mais faibles valeurs. Le champ électrique est dirigé vers lesubstrat. Le potentiel de surface est positif, il entraîne une courbure de bande vers le bas (cffigure II.14).

Figure II.14 : Vue en coupe et diagramme de bandes d'énergie pour une capacité MOS enrégime de déplétion.

Les trous majoritaires sont attirés vers le substrat et laissent des ions négatifs fixes àleur place. Ainsi une région de déplétion est créée près de la surface. Dans ces conditions depolarisation la région près de la surface est vidée de ses porteurs libres.

L'épaisseur xd de cette région de déplétion peut être calculée en fonction du potentielde surface φs. Supposons que la charge correspondant aux trous libres dans une couche dx

parallèle à la surface soit :dQ = - q N dxA (II.23)

Le potentiel nécessaire pour déplacer la charge dQ d'une distance xd de la surface peutêtre calculée à l'aide de l'équation de Poisson.

23

d sφε ε

= - x dQ

= q N x

dxsi

A

si(II.24)

L'intégration de l'équation (II.24) verticalement (perpendiculairement à la surface)conduit à :

dq N

sF

sφ

εφ

φ∫ ∫ =

x dxA

si0

xd(II.25)

soit φ φεs - =

q N x2F

A d2

si(II.26)

Ainsi l'épaisseur de la zone de déplétion s'écrit :

xq Nd

F = 2 si s

A

ε φ φ−(II.27)

et la densité de charges dans la zone de déplétion qui correspond à la densité d'ionsaccepteurs fixes dans cette région est donnée par :

Q q Nd F= − - q N x = - A A si s2 ε φ φ (II.28)

b-3) inversion : VG>0V mais fortes polarisations, de ce fait la courbure debandes s'accroît encore plus. Eventuellement, Ei devient inférieur à EFP à la surface (cffigure II.15), ce qui signifie que le semi-conducteur devient de type n dans cetterégion. Cette région de type n créée près de la surface est appelée couche d'inversion.De plus, dans cette fine couche, la densité d'électrons est supérieure que celle des trousmajoritaires, puisque le potentiel positif de la grille attire les porteurs minoritaires dusubstrat vers la surface.

Figure II.15 : Vue en coupe et diagramme de bandes d'énergie pour une capacité MOS enrégime d'inversion.

Du point de vue pratique, la surface est dite inversée quand la densité des électronsmobiles à la surface devient égale à la densité de trous dans le volume du substrat (p-type).Cette condition nécessite que le potentiel de surface ait la même grandeur , mais opposée, quele potentiel de Fermi dans le volume φF. Une fois la surface inversée, tout accroissement de la

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tension de grille conduit à une augmentation de la concentration d'électrons libres, et non àune augmentation de l'épaisseur de la couche de déplétion. Dès le début de l'inversionl'épaisseur de la couche d'inversion atteint son épaisseur maximale xdm. En utilisant lacondition φs = -φF, xdm est calculée à l'aide de l'équation (II.19):

xq Ndm

F = 2 si

A

ε φ2(II.20)

La création d'une surface d'inversion conductrice à l'aide d'une tension de grille est lephénomène essentiel pour la conduction du courant dans un transistor MOS.

VG (Volts)

-2 -1 0 1 2 3

Cap

acité

(F)

6.0e-16

8.0e-16

1.0e-15

1.2e-15

1.4e-15

1.6e-15

1.8e-15

f = 10 Hz

W = 1 µm ; L = 0.18 µmTox = 4 nmOxyde SiO2 pur

Grille (φΜS = -0.55 V)

NA = 5 1017 cm-3

Figure II.16 : Evolution de la capacité de la structure MOS d'une technologie à 0.18 µm

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Chapitre III : Le transistor MOS