Chapitre 1 Interconnexions des circuits intégréscsidoc.insa-lyon.fr/these/2006/chhun/8-chapitre_1.pdf · CHAPITRE 1. INTERCONNEXIONS DES CIRCUITS INTÉGRÉS Tableau 1.1 : Évolution

Chapitre 1

Interconnexions des circuits intégrés

Sommaire

1.1 Interconnexions cuivre . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

1.1.1 Réalisation d’une interconnexion cuivre . . . . . . . . . . . . . . . . . . . . . 5

1.1.1.1 Définition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

1.1.1.2 Procédés de fabrication . . . . . . . . . . . . . . . . . . . . . . . . . 6

1.1.1.3 Étapes de fabrication d’une interconnexion cuivre . . . . . . . . . . 8

1.1.2 Caractéristiques des interconnexions . . . . . . . . . . . . . . . . . . . . . . . 10

1.2 Conséquences de la miniaturisation . . . . . . . . . . . . . . . . . . . . . . . 12

1.2.1 Temps de retard à la propagation du signal . . . . . . . . . . . . . . . . . . . 12

1.2.1.1 Evolution de la résistance des lignes . . . . . . . . . . . . . . . . . . 14

1.2.1.2 Evolution de la capacité de couplage . . . . . . . . . . . . . . . . . . 16

1.2.2 Temps de vie des interconnexions . . . . . . . . . . . . . . . . . . . . . . . . . 18

1.2.2.1 Phénomène d’électromigration . . . . . . . . . . . . . . . . . . . . . 18

1.2.2.2 Lieu de l’électromigration . . . . . . . . . . . . . . . . . . . . . . . . 19

1.2.2.3 Objectifs de la thèse . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

1.1 Interconnexions cuivre

1.1.1 Réalisation d’une interconnexion cuivre

1.1.1.1 Définition

Un réseau d’interconnexions est un ensemble de composants passifs permettant de re-

lier les transistors entre eux et à l’extérieur du circuit intégré par le biais de matériaux

conducteurs baignant dans une matrice composée de matériaux diélectriques isolants.

5

CHAPITRE 1. INTERCONNEXIONS DES CIRCUITS INTÉGRÉS

Tableau 1.1 : Évolution des dimensions des interconnexions [ITR03].

Année de mise en production 2003 2005 2007 2009

Génération (largeur de grille minimale) nm 90 65 45 32

Pitch⋆ minimum niveau local nm 240 180 130 100

niveau intermédiaire nm 320 200 140 100

niveau global nm 475 300 210 150

Longueur totale (niveau global exclu) m/cm2 579 1019 1439 2000

Matériau isolant SiOC SiOCH SiOCH SiOCH

(permittivité relative associée) (3,1) (2,5) (2,3) (2)

⋆Le pitch est la somme de la largeur d’une ligne et de l’espace qui la sépare d’une ligne adjacente

Une génération technologique, qui est principalement caractérisée par la largeur de grille

la plus faible, peut être aussi représentée par les dimensions et les matériaux utilisés pour les

interconnexions. Ces caractéristiques sont issues des recommandations fournies par l’Interna-

tional Technology Roadmap for Semiconductors (ITRS) qui est un organisme de collabora-

tion entre industriels, organisations gouvernementales et universités. Le fruit de ses réflexions

se présente sous la forme d’une feuille de route à suivre évaluant les besoins pour l’industrie

des semiconducteurs à court et moyen terme afin d’assurer l’évolution des performances des

circuits intégrés. Le Tableau 1.1 montre ainsi l’évolution des dimensions et des paramètres

physiques du matériau isolant en fonction des générations technologiques considérées.

Les interconnexions s’étalent sur plusieurs niveaux de façon hiérarchisée (Tableau 1.1).

Chaque niveau d’interconnexion a un rôle bien spécifique. Les interconnexions dites locales,

correspondant aux premiers niveaux, connectent les transistors adjacents entre eux, ainsi

que les portes logiques d’un même bloc fonctionnel. De ce fait, leur longueur est faible.

Les interconnexions intermédiaires connectent les différents blocs fonctionnels distribuant

le signal d’horloge. Elles sont plus larges et plus espacées que les niveaux locaux. Enfin,

les interconnexions globales, se situant aux derniers niveaux sont les plus longues ; elles

correspondent aux lignes de bus, d’alimentation et d’horloge. Nous verrons par la suite

l’intérêt de cette hiérarchisation.

1.1.1.2 Procédés de fabrication

Les interconnexions s’étalent donc sur plusieurs niveaux qui sont reliés entre eux par

des vias (Figures 1.1.a et b). La formation d’un niveau d’interconnexions cuivre repose sur

une succession d’étapes élémentaires : dépôt, photolithographie et gravure, remplissage et

aplanissement. Nous ne détaillerons ici que les techniques de dépôt.

Tout d’abord, le dépôt par voie chimique en phase vapeur (CVD - Chemical Vapor De-

6

1.1. INTERCONNEXIONS CUIVRE

(a) Image d’un réseau d’interconnexions prise au mi-croscope électronique à balayage.

(b) Coupe schématique d’un réseau d’intercon-nexions (source : ITRS 2003 [ITR03]).

Figure 1.1 : Illustrations des interconnexions.

position) consiste à déposer un matériau sur un substrat à partir de précurseurs gazeux qui

réagissent à la surface du substrat. Pour fournir l’énergie d’activation nécessaire au déclen-

chement de la réaction chimique qui peut n’être qu’une simple réaction de décomposition, le

substrat est chauffé à des températures élevées, pouvant dépasser le budget thermique toléré

pour préserver les propriétés fonctionnelles des transistors, qui est limité autour de 400oC.

Pour limiter cette élévation de température, le dépôt CVD peut être assisté par un plasma

qui fournit alors l’énergie nécessaire à la réaction chimique (PECVD - Plasma Enhanced

Chemical Vapour Deposition). Le contrôle des conditions liées aux précurseurs gazeux per-

met de modifier et contrôler les propriétés finales du matériau déposé. De plus, comme les

réactions chimiques se passent à la surface du substrat, le matériau formé est relativement

conforme. Le procédé PECVD est principalement utilisé pour le dépôt de diélectriques.

Ensuite, la pulvérisation cathodique fait partie des procédés de dépôt par voie physique

en phase vapeur (PVD - Physical Vapor Deposition). Elle consiste à vaporiser les atomes

d’une cible sous l’effet d’un bombardement plasma. Une partie seulement des atomes se

dépose alors sur la surface du substrat. C’est pourquoi, le dépôt par PVD peut être assisté

par une tension de polarisation vers le substrat permettant d’ioniser tous les atomes libérés,

de les diriger et de les accélérer vers le substrat. Ceci permet de remplir les fonds de tranchées

avec une vitesse de dépôt élevée. Il est possible de déposer de nombreux métaux et alliages,

mais de façon non conforme. Cette technique est principalement utilisée pour le dépôt de la

barrière de diffusion métallique à base de Ta et pour le dépôt d’une couche de cuivre servant

à la croissance électrolytique de cuivre.

Enfin, le dépôt par voie électrolytique (ECD - Electro-Chemical Deposition) consiste à

réduire un métal présent sous forme ionique en solution sur une cathode grâce à l’apport

d’un courant extérieur. Il est possible de modifier les caractéristiques du dépôt en modifiant

7


le courant, la température ou en ajoutant des additifs pour réguler la cinétique des réactions.

Ce procédé de dépôt est utilisé pour le remplissage des lignes et des vias par du cuivre du

fait de son faible coût et de sa cinétique élevée.

1.1.1.3 Étapes de fabrication d’une interconnexion cuivre

Le mode de réalisation d’un niveau d’interconnexion cuivre est fondé sur le procédé dit

« damascène », du nom du travail de décoration qui consiste à graver des motifs dans des ob-

jets puis à les remplir par du métal. Il diffère ainsi de celui de l’aluminium pour lequel le métal

est gravé. Le remplacement de l’aluminium par le cuivre se justifie entre autre par une plus

forte conductivité thermique (σmassifCu = 0, 94 cal/cm2/oC/s et σmassif

Al = 0.5 cal/cm2/oC/s)

et électrique (ρmassifCu = 1, 70 µΩ · cm et ρmassif

Al = 2, 74 µΩ · cm) que l’aluminium [Kit83]. En

contre partie, contrairement à l’aluminium, le cuivre ne génère pas de couche auto-passivante.

Il diffuserait donc aisément dans l’isolant, dégradant les performances des interconnexions

et des transistors, s’il n’était pas entouré par des barrières métalliques et diélectriques.

Nous allons décrire de façon simplifiée les différentes étapes nécessaires à la réalisation

d’un niveau double damascène cuivre en prenant pour exemple une technologie 90 nm et un

schéma d’intégration appelé Trench First Hard Mask (TFHM : gravure en premier lieu de

l’empreinte de la ligne dans le masque dur TiN) [Hin04]. Pour cela, considérons le cas où un

niveau inférieur vient d’être terminé par le dépôt d’une couche de SiCN (Figure 1.2.a)

Étape de dépôt

L’étape suivante consiste à déposer le matériau isolant à faible permittivité diélectrique

(560 nm de SiOC) par PECVD, suivi du dépôt d’un masque dur diélectrique (SiO2) et d’un

masque dur métallique (TiN) (Figure 1.2), qui serviront pour les étapes de photolithographie,

de gravure et de polissage mécano-chimique (CMP - Chemical and Mechanical Polishing).

(a) Empilement du ni-veau inférieur.

(b) Dépôt du SiOC etdes masques durs.

Figure 1.2 : Réalisation d’un niveau d’interconnexion : dépôt du diélectrique à faible per-mittivité et des masques durs.

8


Étape de photolithographie et de gravure

Après révélation d’une résine insolée à travers un masque définissant l’emplacement des lignes

(Figure 1.3.a), le masque dur métallique est gravé. De nouveau, une résine est déposée, insolée

et révélée définissant l’emplacement des vias (Figures 1.3.a-b). Le via est alors gravé, de façon

physique et chimique dans toute la hauteur du matériau isolant, s’arrêtant sur la couche de

SiCN (Figures 1.3.b-c). Une résine est alors déposée afin de protéger le fond des vias durant

l’étape de gravure de la ligne qui suit. Après retrait de la résine restante en fond de via, le

SiCN sous le via est ouvert (Figures 1.3.c-d). Enfin, une étape de nettoyage permet de retirer

les résidus générés durant la gravure.

(a) Dépôt et insolationd’une résine.

(b) Après gravure duTiN, dépôt et insolationd’une autre résine.

(c) Gravure des vias. (d) Gravure des lignes.

Figure 1.3 : Réalisation d’un niveau d’interconnexion : étapes de photolithographie et degravure.

Étape de remplissage

Une couche formée de 15 nm de TaN et une de 10 nm de Ta, jouant le rôle de barrière contre

la diffusion du cuivre, est déposée par PVD sur les parois des cavités formant les vias et

les lignes. Comme le Ta avec le cuivre, le nitrure de Ta présente une forte adhésion avec

le diélectrique à faible permittivité . Ensuite, une couche d’accroche est déposée par PVD

(12 nm de Cu) pour la croissance électrolytique du cuivre. Le remplissage cuivre par ECD à

la fois des vias et des lignes fait la spécificité du procédé double damascène. Un recuit dans

un four (20 min à 400oC) est alors nécessaire pour donner au cuivre sa microstructure finale

(Figures 1.4.a). Un polissage mécano-chimique (CMP) permet de retirer les matériaux en

excès, et d’aplanir la surface jusqu’au masque dur SiO2 servant aussi de couche permettant le

contrôle de fin d’aplanissement. Enfin, une barrière diélectrique (40 nm de SiCN) est déposée

par PECVD sur toute la surface, complétant ainsi la formation d’un niveau d’interconnexion

(Figures 1.4.b).

La réitération de ces étapes permet de fabriquer l’ensemble des niveaux des intercon-

nexions. Il existe bien entendu de nombreuses variantes à ce schéma d’intégration, en fonction

9


(a) Remplissage métal-lique et recuit.

(b) CMP et dépôt d’unebarrière diélectrique.

Figure 1.4 : Réalisation d’un niveau d’interconnexion : dépôt de matériaux métalliques,polissage mécano-chimique et encapsulation supérieure des lignes.

des dimensions et des matériaux utilisés, i.e. selon le niveau ou la génération technologique

considérée. Il en est de même pour les étapes de gravure et de recuit. Par exemple, le via peut

être gravé dans un premier temps de façon partielle, puis c’est avec la gravure de la ligne

que le via va se former dans toute sa hauteur : c’est une architecture dite via partiel. Par

ailleurs, il existe des recuits appelés Hot Plate (HP) qui ne se font plus dans un four, mais

sur un plateau chauffé à 250oC se trouvant dans la machine de dépôt cuivre ECD elle-même.

1.1.2 Caractéristiques des interconnexions

Comme énoncé précédemment, un réseau d’interconnexions a pour vocation de trans-

mettre des signaux entre transistors et entre les transistors et l’extérieur. Il peut se caracté-

riser par un circuit RC. Considérons le cas simplifié de deux lignes adjacentes et parallèles

(Figure 1.5.a). Le circuit RC associé (Figure 1.5.b) permet de rendre compte des paramètres

critiques : la résistance R d’une ligne et la capacité de couplage C sont définies par les

équations 1.1 et 1.2.

R =ρL

wh(1.1)

C =ε0εrLh

s(1.2)

où L est la longueur, w la largeur, h la hauteur et ρ la résistivité de la ligne métallique, s

l’espace séparant les deux lignes, ε0 et εr respectivement les permittivités du vide et relative

du matériau isolant. Selon cette nomenclature, le pitch p est défini par p = w + s.

L’équation différentielle temporelle associée au circuit RC est défini par l’équation 1.3

et sa forme fréquentielle complexe est décrite par l’équation 1.4 avec Ve et Vs qui sont les

tensions d’entrée et de sortie, t et ω le temps et la fréquence.

dVs(t)

dt+ RCVs(t) = Ve(t) (1.3)

10


(a) Caractéristiques des lignes d’interconnexions.(b) Modèle électrique RC des lignes d’intercon-nexions.

Figure 1.5 : Modélisation simple des interconnexions.

Vs(ω)

Ve(ω)=

1

1 + jRCω(1.4)

Une solution de l’équation 1.3 est donnée par l’équation 1.5, en considérant le cas parti-

culier où Ve est un signal créneau de valeur 0 pour t = 0- et E pour t = 0+ (Figure 1.6.a).

Vs = E(1 − e-t

RC ) (1.5)

Soit t50% le temps de retard pris par le signal de sortie par rapport au signal d’entrée tel

que Vs(t50%) = 50% Ve.

t50% = RC ln(2) (1.6)

Le temps de retard pris par le signal de sortie par rapport au signal d’entrée, appelé délai,

est donc directement proportionnel au produit RC, qui par conséquent doit être minimisé.

La Figure 1.6.b représente le gain, défini par l’équation 1.7, en fonction de la fréquence :

Gain = 20 log(∣

∣

∣

∣

Vs

Ve

∣

∣

∣

∣

)

= −10 log(

1 + (RCω)2)

(1.7)

D’après la Figure 1.6.b, le circuit RC est un filtre passe bas, où 1RC

correspond à la

pulsation jusqu’à laquelle la perte du signal de sortie par rapport au signal d’entrée est

inférieure à 3 dB. Par conséquent, le produit RC doit être le plus faible possible pour

permettre l’utilisation de fréquences élevées.

En conclusion, bien que ce modèle très simplifié ne rende pas compte avec exactitude

des propriétés du signal se propageant dans les interconnexions, il donne cependant une

tendance de l’influence de paramètres clefs comme le produit entre la résistance et la capa-

cité de couplage. Ce produit RC dépend de paramètres physiques (ρ et εr) et géométriques

11


0

Tens

ion

(u.a

.)

Temps (u.a.)

Vs(t) Ve(t)=E

t50%

Délai

E

(a) Réponse du circuit RC à un signal créneau.

Gai

n (d

B)

Pulsation (u.a.)

20 log (|Vs / Ve|)

c=1

RC

-3dB

(b) Diagramme de Bode en gain du circuit RC.

Figure 1.6 : Réponses temporelle et fréquentielle du circuit RC.

(dimensions). Il doit être le plus faible possible pour que les interconnexions puissent trans-

mettre un signal avec un retard minimum et à des fréquences élevées. C’est pourquoi, afin

d’optimiser la distribution du signal, les interconnexions s’étalent sur plusieurs niveaux de

façon hiérarchisée, chaque niveau ayant un rôle bien spécifique. Les interconnexions inter-

médiaires qui distribuent le signal d’horloge sont plus larges que les niveaux locaux ce qui a

pour conséquence directe de diminuer la résistance des lignes. Les interconnexions globales,

correspondant aux lignes de bus, d’alimentation et d’horloge, sont aussi beaucoup plus larges

que celles des niveaux inférieures afin de réduire leur résistance.

Néanmoins, la course à la miniaturisation des composants ne joue pas en la faveur d’une

diminution du produit RC. Ce sont alors les paramètres physiques, et donc l’introduction de

nouveaux matériaux dans les interconnexions qui vont permettre de compenser l’augmenta-

tion du produit RC.

1.2 Conséquences de la miniaturisation

1.2.1 Temps de retard à la propagation du signal

Le retard pris par le signal lors de sa propagation dans l’ensemble d’un circuit intégré

est généré à la fois dans sa partie active (transistors) et sa partie passive (interconnexions).

Soit τ le délai accumulé dans un transistor :

τ =C.V

I(1.8)

avec C la capacité totale que l’on peut approximer au premier ordre comme égale à la capacité

de l’oxyde de grille Cox et I :

12

1.2. CONSÉQUENCES DE LA MINIATURISATION

I = µCox(Vg − VT )W

L(1.9)

avec Vg et VT respectivement les tensions de grille et de seuil, W la largeur de grille et L la

longueur de grille. Il vient donc en première approximation que τ ≃ L.

Le délai accumulé dans le partie active, qui correspond à la durée nécessaire à la commu-

tation des transistors, est donc proportionnel à la longueur de grille des transistors. L’aug-

mentation de la densité des transistors décrite par la loi de Moore pour le passage d’une

génération technologique à une autre conduit donc à la réduction du délai dans les transis-

tors (Figure 1.7), accélérant par conséquent la commutation des portes logiques.

500 400 300 200 100

0

5

10

15

20

25

30

35

40

Tem

ps d

e re

tard

(u.a

.)

Noeud technologique (nm)

Retard interconnexions Retard portes logiques Retard total

Figure 1.7 : Illustration des contributions des composants actifs et passifs au temps deretard global du circuit en fonction de la génération technologique en considérant identiquespour chaque génération technologique les matériaux utilisés.

En ce qui concerne les interconnexions, une réduction d’un facteur 0, 7 de la largeur des

lignes et de leur espacement s’effectue lors du passage d’une génération à une autre, alors que

les longueurs des lignes augmentent du fait de la complexité croissante des interconnexions

et du nombre grandissant de blocs fonctionnels à connecter. D’après les Equations 1.1 et 1.2,

cette course à la miniaturisation conduit de façon inéluctable à l’augmentation du délai dans

les interconnexions.

Alors que la contribution des composants actifs diminue à chaque génération technolo-

gique, celle provenant des interconnexions augmente de façon exponentielle, devenant pré-

pondérante dès la génération 180 nm (Figure 1.7). Les interconnexions sont donc devenues

la partie la plus critique d’un circuit intégré en terme de dégradation de la propagation du

13


signal. Nous allons décrire les solutions proposées afin de limiter la dégradation du signal en

considérant tout d’abord la résistance, puis la capacité de couplage.

1.2.1.1 Evolution de la résistance des lignes

Afin de palier à l’augmentation de la résistance lors du passage vers un nouveau nœud

technologique, les matériaux métalliques introduits doivent présenter les résistivités les plus

faibles possibles, comme l’illustre le passage de l’aluminium au cuivre.

Néanmoins, ce passage de l’aluminium au cuivre peut être considéré comme une « révo-

lution » architecturale. En effet, le passage d’une génération à une autre consiste en général

à limiter au maximum les modifications de procédés, de matériaux et surtout d’architecture

d’intégration, afin de limiter les coûts à investir pour cette transition. Or, le remplacement

de l’aluminium par le cuivre a été une rupture majeure en terme d’intégration, nécessitant

le développement d’une nouvelle architecture d’intégration (approche damascène) ainsi que

l’utilisation de procédés spécifiques et l’introduction de matériaux nouveaux comme ceux

utilisés pour jouer le rôle de barrières contre la diffusion du cuivre.

Figure 1.8 : Effet du passage d’une technologie 180 nm à 65 nm sur la surface occupéepar le cuivre dans la section d’une ligne, en gardant une épaisseur de barrière métalliqueconstante de 25 nm.

L’intégration de ces barrières engendre des contraintes supplémentaires. Par exemple, les

barrières métalliques dont la résistivité est bien plus élevée que celle du cuivre, diminue le

volume de cuivre occupé dans une ligne. Dans un cas purement théorique, en considérant une

barrière de 25 nm d’épaisseur déposée de façon continue et conforme sur les flancs et le fond

des lignes, le cuivre correspondrait à 80% de la section d’une ligne aux dimensions proches

de la génération 180 nm et cette proportion diminuerait jusqu’à 45% pour des dimensions

proche de la génération 65 nm, augmentant de ce fait la résistance de la ligne (Figure 1.8).

Bien que cet exemple soit à pondérer par le fait que les barrières métalliques sont moins

14


épaisses sur les flancs que sur le fond des lignes (car le dépôt par PVD est non conforme), il

souligne tout de même l’intérêt de réduire l’épaisseur de ces barrières métalliques. Pour cela,

des procédés permettant de déposer de fines couches continues de barrière tels que le dépôt

de mono-couches atomiques de barrière TaN [Bes04b] (ALD - Atomic Layer Deposition)

sont étudiées ; cette approche permet de maximiser le volume de cuivre dans la ligne et par

conséquent de diminuer le produit RC.

D’autre part, la résistivité du cuivre dans une ligne varie avec ses dimensions [Ste05,

Che98, Sch03]. En effet, elle croît significativement et de façon non-linéaire avec la réduction

de la largeur w des lignes. Ce phénomène, qui s’observe principalement pour les petites

dimensions (largeur de lignes inférieures à 200 nm), correspond à une contribution croissante

de la réflexion des électrons aux joints de grains et aux interfaces. L’équation 1.10 [Ste05]

montre l’évolution de la résistivité avec la largeur efficace we des lignes1 et pour laquelle AR

correspond au facteur de forme2, C à une constante liée à la géométrie des lignes, p à la

spécularité (réflexion aux interfaces entre le cuivre et les matériaux entourant la ligne), d à

la distance entre les joints de grains, R au coefficient de réflexion aux joints de grains, ρ0 à la

résistivité du matériau massif associé au libre parcours moyen des électrons dans le cuivre λ

(λCu=40 nm) et α = λRd(1−R)

. La Figure 1.9, qui traduit cette équation pour une hauteur fixe

de 150 nm, montre que la résistivité du cuivre augmente de 15 % entre les générations 65 nm

et 32 nm, passant de 2, 7 (we=90 nm) à 2, 95 µΩ · cm (we=50 nm) dans le cas théorique où le

cuivre occuperait toute la ligne (w=we). Il est clair qu’en présence d’une barrière métallique,

la largeur efficace de la ligne est plus petite (we<w) et par conséquent, l’augmentation de la

résistivité est accrue.

ρCu = ρ0

(

3

8C(1 − p)

1 + AR

AR

λ

we

+1/3

1/3 − α/2 + α2− α3 ln(1 + 1/α)

)

(1.10)

Bien que le passage du cuivre à un métal moins résistif (pour la gamme de dimensions

considérée) soit une solution logique pour réduire davantage la résistance des interconnexions,

ce changement nécessiterait des investissement colossaux en terme de développement de pro-

cédés et de matériaux, ce qui n’est pas acceptable d’un point de vue industriel. Les techno-

logies cuivre avancées doivent donc faire face à une inévitable dégradation de la résistance

des lignes accompagnée d’une dispersion de la résistivité du cuivre en fonction des motifs.

Comme le délai est proportionnel au produit RC, la capacité de couplage doit compenser

l’augmentation de la résistance pour préserver le délai.

1La largeur efficace d’une ligne correspond à la largeur qu’occupe le cuivre, i.e. la largeur de la lignemoins celle de la barrière métallique : we<w.

2AR - Aspect Ratio : c’est le rapport de la hauteur d’une ligne sur sa largeur.

15


0,01 0,1 1

2

3

4

5

90 nm50 nm

2,7 µ .cm

Rés

istiv

ité (µ

.cm

)

Largeur efficace de ligne (µm)

2,95 µ .cm

Figure 1.9 : Variation de la résistivité du cuivre en fonction de la largeur pour une lignede 150 nm de haut avec R, le coefficient de réflexion aux joints de grains égal à 0,13 et p laspécularité égale à 0,25 [Ste05].

1.2.1.2 Evolution de la capacité de couplage

Matrice isolante

Pour compenser l’augmentation de la capacité de couplage avec la réduction des di-

mensions, de nouveaux matériaux isolants dont la permittivité décroît à chaque nouvelle

génération technologique sont introduits. Ces matériaux sont appelés low-κ ou Ultra-Low-κ

(ULK) avec κ la permittivité relative en notation anglo-saxone fixée par l’ITRS. Le premier

matériau isolant utilisé fût l’oxyde de silicium (εSiO2

r = 4, 2 [Spe04]). Pour réduire sa permit-

tivité, le SiO2 fût dans un premier temps dopé par du fluor (εSiOFr = 3, 8 [Bar00]) puis par

du carbone (εSiOCr = 3, 1 [Ché05]). Pour aller plus loin dans la réduction de la permittivité,

de la porosité est introduite au sein de la matrice isolante formée par la présence de groupe-

ments methyl -CH3 [Cha04], pouvant atteindre une permittivité relative de l’ordre de 2 en

jouant sur la quantité de pores, leur distribution et leur taille (pour le 65 nm, εSiOCHr = 2, 5

[Hum05]).

Du fait de la composition proche de ces matériaux diélectriques à faible permittivité,

l’architecture d’intégration damascène est transposable d’une génération technologique à

une autre. Ceci nécessite bien entendu un développement de procédés et de matériaux, mais

bien moins important et coûteux que dans le cas d’un changement de matériau conducteur.

Barrière diélectrique

La barrière diélectrique, qui compose aussi la matrice isolante, est utilisée pour empêcher

la diffusion du cuivre, qui diffuse dans les diélectriques sous forme ionique [Fuk04, Zub02]. De

ce fait, cette diffusion est favorisée par la présence d’oxygène au sein des diélectriques à faible

16


Tableau 1.2 : Exemple de permittivités de la matrice isolante et de la barrière diélectriqueassociée.

Génération 120 nm 90 nm 65 nm

Matrice isolante SiOF SiOC SiOCH

(permittivité relative associée) (3, 8) (3, 1) (2,5)

Barrière diélectrique SiN SiCN SiCN

(permittivité relative associée) (7) (5) (5)

50

100

150

200

Cap

acité

tota

le (u

.a.)

Noeud technologique (nm)

Avec barrière diélectrique Sans barrière diélectrique

90 65 45

-5%

-9%

-12%

Figure 1.10 : Gain sur le délai pour différents nœuds technologiques en retirant une barrièrede 40 nm de SiCN.

permittivité, comme le SiO2, SiOC ou SiOCH, car l’énergie nécessaire à la formation d’ions

cuivre à partir d’oxyde de cuivre est plus faible que celle nécessaire à partir du cuivre massif

[Fuk04]. C’est pourquoi ces barrières sont typiquement exemptes d’oxygène. Néanmoins,

elles dégradent les capacités de couplage du fait de leur plus forte permittivité que celle de

la matrice isolante utilisée (Tableau 1.2).

Alors que la contribution à la capacité de couplage latérale d’une barrière diélectrique

SiCN de 40 nm était de 5 % pour la génération 90 nm (εSiOCr = 3, 1), elle sera de l’ordre de

de 12 % pour la génération 45 nm (εSiOCHr = 2, 3) (Figure 1.10) [Gos04]. Ce résultat montre

que pour maintenir une faible permittivité effective des interconnexions, l’introduction de

matériaux à faible permittivité nécessite en plus de réduire la contribution de la barrière

diélectrique [Got05], soit en réduisant son épaisseur, soit en réduisant sa permittivité [Shi04],

mais éventuellement au détriment de son efficacité barrière [Vit06]. Enfin, une solution serait

soit de retirer la barrière diélectrique entre les lignes de cuivre, soit de remplacer ces barrières

17


diélectriques par des barrières (diélectriques ou métalliques) localisées uniquement sur les

lignes de cuivre, supprimant ainsi le couplage intra-niveau.

En conclusion, la fréquence de fonctionnement d’un circuit intégré peut être élevée (de

l’ordre de 3 à 4 GHz dans le cas d’un microprocesseur) grâce à la réduction des dimensions

des transistors et à l’introduction de matériaux à très faible permittivité. Cette fréquence

est en soi un critère de performance, mais il devient futile si la durée de vie du circuit

intégré est faible. Nous allons donc voir quel phénomène majeur limite la durée de vie des

interconnexions.

1.2.2 Temps de vie des interconnexions

La durée de vie d’un circuit intégré correspond au temps nécessaire pour la création d’un

défaut critique conduisant à son disfonctionnement. Ce défaut peut apparaître soit dans

la partie active soit dans la partie passive d’un circuit. Nous allons nous focaliser sur le

phénomène considéré comme limitant la fiabilité des interconnexions : l’électromigration.

1.2.2.1 Phénomène d’électromigration

L’électromigration se définit comme un transfert de quantité de mouvement entre le

flux d’électrons du courant électrique et les atomes de cuivre, entraînant leur déplacement

(Figure 1.11) [Hu04b, Lee02]. La migration des atomes est favorisée par la présence de défauts

comme les lacunes, les joints de grains ou les interfaces. Une divergence du flux d’atomes

conduit à la formation d’une cavité au sein de la ligne par l’accumulation de lacunes qui

réduit la section conductrice de la ligne jusqu’à la rompre (Figure 1.12).

La durée de vie des lignes dépend de leurs dimensions, mais également de la micro-

structure du cuivre. Ainsi, dans le cas des lignes larges, la structure du cuivre présente une

alternance de sections polycristallines et monocristallines ; elle est dite quasi-bambou (Fi-

Figure 1.11 : Schéma d’une diffusion lacunaire d’un atome de cuivre sous un flux d’élec-trons.

18


Figure 1.12 : Coupe longitudinale prise au microscope électronique à balayage d’une lignede cuivre après passage d’un fort flux d’électrons montrant deux cavités formées à l’interfacecuivre / barrière diélectrique dans la hauteur de la ligne (après rupture de la ligne).

Figure 1.13 : Différentes configurations microstructurales des lignes en fonction de leurlargeur.

gure 1.13). La diffusion est favorisée dans les structures polycristallines du fait de la présence

de nombreux joints de grains alors qu’elle est plus difficile dans les structures monocristal-

lines, car ces grains dits bloquants localisent les sites de divergence à l’origine des défaillances.

Dans le cas des lignes étroites, la structure du cuivre est dite bambou car la taille d’un grain

correspond à la largeur de la ligne. La matière est donc contrainte de diffuser en volume

et/ou aux interfaces. Ces deux types de structures se retrouvent donc dans les générations

avancées d’interconnexions.

1.2.2.2 Lieu de l’électromigration

L’énergie d’activation correspond à l’énergie nécessaire à la migration du cuivre selon

un type de chemin de diffusion. D’après le Tableau 1.3, comme elle est la plus faible pour

les interfaces, la migration du cuivre se fait donc préférentiellement entre le cuivre et ses

parois extérieures (barrières métallique et diélectrique). Dans le cas particulier d’une barrière

19


Tableau 1.3 : Énergie d’activation liée au chemin de diffusion des atomes de cuivre sousun flux d’électrons dans une ligne.

Chemin de diffusion Énergie d’activation (eV)Cuivre massif [Phi85] 2, 15

Joints de grains [Bur70, Gup95, Sur94] 1, 2 ; 0, 92 ; 0, 85Interfaces [Arn03] 0, 8 ; 1 ; 1, 06

métallique TaN/Ta présentant un contact entre le cuivre et le tantale, la durée de vie des

interconnexions, limitée par ce phénomène d’électromigration, est corrélée à l’adhésion entre

le cuivre et la barrière diélectrique supérieure [Llo02, Lan03] ; cette interface est donc le

chemin de diffusion préférentiel où ont lieu les phénomènes d’électromigration (Figure 1.12).

En conclusion, le choix d’un matériau diélectrique ou métallique pour la barrière supé-

rieure du cuivre afin d’optimiser la qualité de l’interface cuivre / barrière, est un élément

important pour la fiabilité des interconnexions.

1.2.2.3 Objectifs de la thèse

Avec la réduction des dimensions des interconnexions, la barrière diélectrique contre la

diffusion du cuivre devient un élément critique en termes de propagation du signal et de

fiabilité.

Pour obtenir un gain sur les performances de propagation du signal, il est nécessaire de

localiser des barrières (métalliques ou diélectriques) uniquement sur les lignes de cuivre. Pour

cela, deux approches sont possibles :

– Une barrière diélectrique est déposée de façon standard par PECVD (Figure 1.4.b).

La partie qui se trouve entre les lignes de cuivre peut être gravée par des étapes de

photolithographie et de gravure supplémentaires. Cependant, cette méthode requiert

un parfait alignement du masque définissant les sections à graver par rapport aux lignes

sous-jacentes ; dans le cas contraire, les lignes ne sont pas parfaitement recouvertes de

barrières, ce qui permet au cuivre de diffuser. Or une telle précision d’alignement

n’existe pas, ce qui rend cette technique impossible d’un point de vue industriel ;

– Après l’étape de CMP, des « barrières auto-positionnées » peuvent être introduites en

remplacement de barrières diélectriques standards et continues, sans nécessiter d’étapes

de photolithographie ni de gravure supplémentaires :

– Formation d’une barrière par un traitement de surface sélectif uniquement sur le

cuivre [Gos04, Chh05] ;

– Formation d’une barrière métallique localisée sur les lignes de cuivre (du W [Ash04,

Sai04], d’un alliage ternaire à base de Co [SD01] de Ni [Osa02] ou encore du MnSiO

[Hsu05]).

Pour améliorer la durée de vie des interconnexions, la surface du cuivre doit présenter une

20


meilleure adhésion avec le matériau qui l’encapsule. Deux solutions sont alors envisageables :

– L’introduction d’un traitement de surface du cuivre [Lin05, DG05, Chh06] ou d’un

matériau métallique [Sai04, Hu04b] entre le cuivre et la barrière diélectrique ;

– Le remplacement de la barrière diélectrique par une barrière auto-positionnée (diélec-

trique ou métallique) permet en plus de diminuer la permittivité effective des inter-

connexions [Gos03, Chh04].

L’objectif de cette thèse est d’évaluer deux procédés dits auto-positionnés, le premier

fondé sur le traitement de la surface du cuivre par des étapes de siliciuration et de nitrura-

tion, appelé procédé CuSiN (pCuSiN), le second, sur le dépôt auto-catalytique d’un alliage

ternaire à base de cobalt, de tungstène et de phosphore et/ou de bore, appelé CoWP/B.

Ces matériaux issus des procédés auto-positionnés seront évalués en terme d’efficacité bar-

rière afin de déterminer le mode d’intégration le plus approprié. En effet, si un matériau

auto-positionné ne s’avère pas être une barrière, alors il ne peut pas être intégré en tant

que barrière auto-positionné mais doit être encapsulé par un diélectrique jouant le rôle de

barrière, pour former un empilement dit hybride. La compatibilité et l’influence de l’intro-

duction de ces procédés sur les performances électriques et de fiabilité seront discutées et

évaluées. L’étude du procédé CuSiN se focalise sur deux aspects : (i) la compréhension et la

détermination des mécanismes de formation d’une couche de CuSiN et (ii) son intégration.

En ce qui concerne le CoWP/B, matériau inhabituel dans les interconnexions cuivre, il s’agit

(i) d’évaluer sa compatibilité avec les matériaux et les procédés utilisés pour la fabrication des

interconnexions cuivre, (ii) de déterminer les étapes critiques qui pourraient empêcher son

intégration et enfin, (iii) de proposer des solutions architecturales et/ou de développement

de procédés pour faciliter son intégration.

21

Documents

Chapitre 1 Interconnexions des circuits intégréscsidoc.insa-lyon.fr/these/2006/chhun/8-chapitre_1.pdf · CHAPITRE 1. INTERCONNEXIONS DES CIRCUITS INTÉGRÉS Tableau 1.1 : Évolution