Chapitre III : Circuits logiques combinatoires · Le multiplexage / démultiplexage temporel peut être réalisé avec les deux composants 74153 (MUX) et le 74155 (DMUX). Notons qu’il

Chapitre III : Circuits logiques combinatoires

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III.1 Définitions

- Un circuit combinatoire est défini par une ou plusieurs fonctions logiques. C’est un circuit

dont les sorties sont des combinaisons des entrées.

- Dans un circuit combinatoire, chaque évènement (combinaisons de 0 et 1) dans les

entrées correspond une configuration unique des sorties.

L’objectif primordial recherché dans ce chapitre est l’étude des principaux circuits logiques

combinatoires utilisés dans les systèmes numériques.

III.2 Circuits combinatoires élémentaires

III.2.1 Multiplexeur

Un multiplexeur est un circuit combinatoire ayant 2n entrées, n entrées de sélection (adresses)

et une seule sortie. Le MUX sélectionne l’une des 2n entrées afin de l’aiguiller vers la sortie.

Le choix de sélection se fait par le mot de longueur n des fils de sélection. L’entrée

correspondante à ce mot passe en sortie. Il est dit MUX 2n vers 1

Par exemple, pour un multiplexeur 2 vers 1 (2 →1), on a :

- Deux entrées d’informations E0 et E1

- Une entrée de sélection (adresse) A pour choisir l’une des deux entrées et la mettre en

sortie

- Une sortie S

La table de vérité du multiplexeur 2→1 est donnée ci-dessous :


2

A E1 E0 S :Sortie

0 0 0 0

0 0 1 1

0 1 0 0

0 1 1 1

1 0 0 0

1 0 1 0

1 1 0 1

1 1 1 1

- Si l’entrée de sélection A est à l’état logique 0, c’est l’entrée d’information E0 qui est

aiguillée vers la sortie S ; Si l’entrée de sélection A est à l’état logique 1, c’est

l’entrée d’information E1 qui est aiguillée vers la sortie S.

L’équation de la sortie S est :

S= �̅� 𝐄𝟏̅̅̅̅ E0 + �̅�E1E0 + AE1𝐄𝟎̅̅̅̅ + AE1E0

Simplifions cette expression en utilisant le tableau de Karnaugh

E1E0→ 00 01 11 10

A↓

0

0 1 1 0

1 0 0 1 1

On a deux groupements de deux 1 adjacents :

- Groupement des deux 1 adjacents en rouge : �̅�E0


3

- Groupement des deux 1 adjacents en vert : AE1

En faisant l’union de ces deux mintermes, l’expression simplifiée de la sortie S est :

S = �̅� × E0 + A×E1

Le multiplexeur 2 vers 1 (2 →1) peut être implanté directement à l’aide de portes logiques

ET, OU et des inverseurs. On utilise :

- 02 portes AND2 (ET à 2 entrées)

- 1 porte OR2 (OU à 2 entrées)

- 1 Inverseur

Pour un multiplexeur 4→1, schématisé ci-dessous, on a :

- 04 entrées d’informations : E0 , E1 , E2 ,E3

- 02 entrées de sélection : A et B

- 01 Sortie S

La table de vérité du multiplexeur 4→1 est la suivante :

A B Entrée

sélectionnée

0 0 E0

0 1 E1

1 0 E2

1 1 E3

L’équation de la sortie S est donnée ci- dessous :

S = �̅� �̅� E0 + �̅�BE1 + A �̅�E2 + ABE3


4

Ils existent des multiplexeurs en circuits intégrés :

- 74153 (2 MUX : 4→1)

- 74157 (4 MUX : 2→1)

Le circuit intégré du multiplxeur74153 est conçu avec 02 multiplexeurs (double MUX).

Le multiplexeur 74153 possède les broches suivantes :

- 1C0, 1C1 ,1C2 ,1C3 sont les entrées du premier multiplexeur et 2C0, 2C1 , 2C2 ,2C3 ,

les entrées du second multiplexeur ( le chiffre 2 désigne le second multiplexeur).

- A, B sont les adresses ou entrées de sélection des 4 informations 1C0, 1C1 ,1C2 ,1C3

- 1G est une entrée de validation (active à l’état bas)

- Vcc est la tension d’alimentation fixée à 5V

- GND est la masse du circuit intégré

- 1Y est la sortie du circuit intégré 74153

Le fonctionnement du circuit 74153 est décrit par la table de vérité suivante :

Entrées Sortie

A B 1C0 1C1 1C2 1C3 1G Y

× × × × × × 1 0

0 0 0 × × × 0 0

0 0 1 × × × 0 1

0 1 × 0 × × 0 0

0 1 × 1 × × 0 1

1 0 × × 𝟎 × 0 0

1 0 × × 1 × 0 1

1 1 × × × 0 0 0

1 1 × × × 1 0 1


5

Le multiplexeur est validée par la mise à zéro de la broche 1G (active à l’état bas)et le

symbole (×) désigne un état indifférent (0 ou 1).

Applications des multiplexeurs

Les multiplexeurs sont très utilisés dans la téléphonie, la conversion parallèle/série et la

génération des fonctions logiques, comme par exemple la réalisation d’une porte XOR à

l’aide d’un multiplexeur (voir TD).

- Conversion parallèle / série

Considérons un mot de n bits. Il peut être transmis soit sur un fil unique, bit après bit

(transmission série) soit sur plusieurs fils à la fois, un fil par bit (transmission parallèle). La

conversion parallèle / série est effectuée par un multiplexeur On envoie en entrées les n bits

du mot à transmettre. En sortie, on obtient la série des n bits de ce mot

III.2.2 Démultiplexeur

Le démultiplexeur est l’inverse du multiplexeur, c’est-à-dire redistribuer sur plusieurs sorties

les informations issues d’une même source.

Le démultiplexeur possède une seule entrée d’information dont la valeur est dirigée vers une

sortie parmi les n sorties du démultiplexeur(DMUX). Une adresse codée permet de

déterminer vers quelle sortie sera dirigée la donnée présente sur l’unique entrée. Le DMUX

présente aussi une ou plusieurs entrées de validation. Il est dit DMUX 1 vers 2n (1→2n)

Le schéma ci-dessous illustre un démultiplexeur ayant une (01) entrée de donnée ou

d’information E, quatre (04) sorties S0, S1,S2, S3 et deux (02)entrées d’adresses A0 et A1 :

Le fonctionnement du DMUX est donné par la table de vérité suivante :


6

A1 A0 S0 S1 S2 S3

0 0 E 0 0 0

0 1 0 E 0 0

1 0 0 0 E 0

1 1 0 0 0 E

- Pour la combinaison d’adresses A1= 0 et A0 = 0, l’entrée E est transmise vers la

sortie S0


sortie S1


sortie S2


sortie S3.

Les équations de sortie du DMUX 1 vers 4 sont :

S0 = 𝐀𝟎̅̅ ̅̅ . 𝐀𝟏̅̅ ̅̅ . 𝐄

S1 =𝐀𝟏̅̅ ̅̅ . 𝐀𝟎. 𝐄

S2 = A1. 𝐀𝟎̅̅ ̅̅ . 𝐄

S3 = A1.A0.E

Le DMUX n’est valide que lorsque la broche G est mise à 0 (active à l’état bas)

Le double démultiplexeur en circuit intégré 74155 possède les broches suivantes :

- 1C : Entrée d’information

- Y0, Y1, Y2, Y3 : 4 sorties pour chaque DMUX.

- G : Broche de validation qui doit être mise à 0


7

- A, B sont les adresses ou entrées de sélection

- Vcc est la tension d’alimentation fixée à 5V

- GND est la masse du circuit intégré 74155

L’utilisation des deux fonctions de multiplexage et démultiplexage est très fréquente en

téléphonie ou l’utilisation de plusieurs lignes en parallèle est très couteuse. Pour la

transmission en série sur une même ligne à partir de la station émettrice, on utilise un

convertisseur parallèle / série (MUX : attribuer la ligne à une source d’information

donnée) et à la station réceptrice, on utilise un convertisseur série/parallèle (DMUX :

aiguiller l’information vers le récepteur convenable).

Le multiplexage / démultiplexage temporel peut être réalisé avec les deux composants

74153 (MUX) et le 74155 (DMUX). Notons qu’il faut relier la sortie Y du multiplexeur à

l’entrée d’information C du démultiplexeur et les adresses des deux composants

ensembles (Les adresses A de faible pondération ensemble et les adresses B de forte

pondération ensembles)

La figure suivante représente le schéma d’un multiplexage / démultiplexage temporel

utilisant un mot de 16 bits (informations) et 4 bits d’adresses (bits de sélection)

III.2.3 Décodeur

Le décodeur est un circuit combinatoire qui a n entrées d’adresses et 2n sorties dont une

seule sortie est active. Il active l’une des 2n sorties selon un code. Le code représente le

numéro codé en binaire de la sortie à activer.

Exemple : Décodeur 2→ 4 sorties

- A , B sont les entrées d’adresses avec A : MSB

- Y0, Y1, Y2 ,Y3 sont les sorties du décodeur


8

La table de vérité d’un décodeur 2→ 4 est

A B Y0 Y1 Y2 Y3

0 0 1 0 0 0

0 1 0 1 0 0

1 0 0 0 1 0

1 1 0 0 0 1

Il y a une correspondance entre un code d’entrée en binaire et une sortie ; Par exemple si

on a le code 112 = 310 en entrée, c’est la sortie Y3 qui est active. Les sorties du décodeur

sont actives à l’état haut.

Les sorties du décodeur sont régies par les quatre équations suivantes :

Y0 = �̅�. �̅�

Y1 = �̅�.B

Y2 = A.�̅�

Y3 = A.B

La table de vérité d’un décodeur 2→4 dont les sorties sont actives à l’état bas (état

logique 0) est :

𝐆 A B 𝐘𝟎̅̅̅̅ 𝐘𝟏̅̅̅̅ 𝐘𝟐̅̅̅̅ 𝐘𝟑̅̅̅̅

1 × × 1 1 1 1

0 0 0 0 1 1 1

0 0 1 1 0 1 1

0 1 0 1 1 0 1

0 1 1 1 1 1 0


9

L’entrée 𝐆 (validation) est active à l’état bas.

On remarque facilement que si l’entrée de donnée du DMUX 74155 est mise à 1, l’ensemble

de ce circuit se conduit comme un décodeur. Le décodeur est souvent assimilé à un

démultiplexeur qui ne possède pas d’entrée d’information.

En fonction du nombre de lignes d’entrée d’un décodeur, les entrées d’un code binaire

peuvent être des codes à 2 bits, à 3bits ou à 4 bits. On a donc des décodeurs 2→4,3→8 ou

4→16

Applications du décodeur

Parmi les diverses applications du décodeur, on cite :

- Décodeur d’adresses : il est largement utilisé pour décoder l’emplacement de

mémoire particulier dans le système de mémoire d’un ordinateur. Un décodeur est un

dispositif essentiel à l’entrée de l’unité arithmétique et logique (ALU) de l’unité

central de l’ordinateur.

- Décodeur d’instructions : Il sert à décoder les instructions d’un programme afin

d’activer les lignes de commandes dans un CPU (microprocesseur).

- Décodeur binaire à décimal (BCD) : Les décodeurs sont utilisés pour obtenir le

chiffre décimal correspondant à une combinaison d’entrée spécifique. Un nombre

BCD a besoin de 4 chiffres pour la représentation des chiffres décimaux de 0 à 9. La

table de vérité du décodeur BCD / Décimal est illustrée dans le tableau ci-dessous.

-

Entrées : BCD Sorties : Décimales

D C B A 0 1 2 3 4 5 6 7 8 9

0 0 0 0 1 0 0 0 0 0 0 0 0 0

0 0 0 1 0 1 0 0 0 0 0 0 0 0

0 0 1 0 0 0 1 0 0 0 0 0 0 0

0 0 1 1 0 0 0 1 0 0 0 0 0 0

0 1 0 0 0 0 0 0 1 0 0 0 0 0

0 1 0 1 0 0 0 0 0 1 0 0 0 1

0 1 1 0 0 0 0 0 0 0 1 0 0 0

0 1 1 1 0 0 0 0 0 0 0 1 0 0

1 0 0 0 0 0 0 0 0 0 0 0 1 0

1 0 0 1 0 0 0 0 0 0 0 0 0 1


10

Les codes 10, 11, 12, 12, 13,14, et 15 ne sont pas utilisés. Pour les codes utilisés compris

entre 0000 et 1001(0 à 9), le décodeur est capable de décoder et d’activer la sortie

correspondante.

Le circuit intégré 74LS42 est un exemple de circuit intégré décodeur BCD / Décimal.

III.2.4 Le codeur (encodeur)

Le codeur est un circuit logique qui possède 2n voies d’entrées (dont une seule est active) et n

voies de sorties. L’entrée active est à la valeur logique 1, les autres sont désactivées. Les

valeurs d’une entrée sont traduites en sortie dans un code de n bits. Un codeur est illustré ci-

dessous :

On a 2n entrées (Input) et en sortie un code binaire sur n bits.

Prenons l’exemple d’un codeur ou n = 2, c’est-à-dire 4 entrées (I0, I1 ,I2 ,I3) et deux sorties S0

et S1 qui sont la représentation binaire de l’entrée active. La table de vérité de ce codeur est

donnée par le tableau ci-dessous :

Entrées Sorties

Codage 1 parmi 2n Nombre binaire de n

bits

I3 I2 I1 I0 S1 S0

0 0 0 1 0 0

0 0 1 0 0 1

0 1 0 0 1 0

1 0 0 0 1 1


11

Lorsqu’une entrée sur les 4 est active, les 2 sorties affichent la valeur correspondante au

numéro de l’entrée dans le code binaire choisi. Les équations des deux sorties sont :

S0 = I1 + I3

S1= I2 + I3

S0 et S1 représentent des sorties de deux portes OR

On a vu le cas où une seule entrée du codeur est active à la fois, prenons l’exemple ou les

deux entrées I1 et I2 sont actives simultanément ; Les deux sorties S1 et S0 présentent donc le

nombre 11 qui ne correspond pas au code de l’une ou l’autre des deux entrées. C’est le code

qui représente l’activation de l’entrée I3

Remarque : Le codeur ne fonctionne convenablement que si une seule entrée est activée à la

fois. Si deux entrées sont actives à la fois, le résultat du codage ne correspond à aucune des

deux entrées. La solution réside dans le codeur de priorité.

III.2.4.1 Codeur de priorité

Le codeur de priorité fixe un ordre de priorité sur les entrées. Il réalise le codage du numéro le

plus élevé (priorité à l’entrée de poids le plus élevé) dans le cas ou plusieurs entrées sont

actionnées. La table de vérité du codeur de priorité est donnée par le tableau suivant :

I3 I2 I1 I0 S1 S0

1 × × × 1 1

0 1 × × 1 0

0 0 1 × 0 1

0 0 0 1 0 0

Le circuit code le numéro le plus élevé.

- Pour l’entrée I3 → S1 = 1 et S0 = 1



12



Le circuit intégré 74148 TTL est un exemple de codeur de priorité possédant :

- Huit(8) entrées (I0̅, I1̅, I2̅, I3̅̅̅̅ , I4̅, I5̅̅̅̅ , I6̅, I7̅) et une (1) entrée de validation 𝐄𝐈 ̅̅̅̅ (enable

input).Toutes ces entrées sont actives à l’état bas.

- Trois (3) sorties A0̅̅̅̅ , A1̅̅̅̅ , A2̅̅ ̅̅ et deux (2) sorties supplémentaires 𝐄𝐎̅̅ ̅̅ et 𝐆𝐒.̅̅ ̅̅ Toutes ces

sorties sont actives à l’état bas.

Principe de fonctionnement du codeur de priorité 74148

- Si 𝐄𝐈 ̅̅̅̅ = 𝟏 , le codeur n’est pas validé et toutes les sorties sont à 1et ce ∀ les entrées.

- Si 𝐄𝐈 ̅̅̅̅ = 𝟎 , le codeur est validé et donne en sortie le code correspondant à l’entrée

prioritaire qui se trouve à l’état bas.

- Si 𝐄𝐈 ̅̅̅̅ = 𝟎 et toutes les entrées II sont à 1(pas d’informations sur les entrées) alors la

sortie 𝐄𝐎̅̅ ̅̅ est à 0

- Si 𝐄𝐈 ̅̅̅̅ = 𝟎 et 𝐆𝐒.̅̅ ̅̅ = 𝟎, on a au moins une information sur une entrée.

La table de vérité du codeur de priorité 74148 est illustrée ci-dessous :

Entrées Sorties

𝐄𝐈 ̅̅̅̅ 𝐈𝟎̅̅ ̅ ,𝐈𝟏̅̅̅ 𝐈𝟐̅̅̅ 𝐈𝟑̅̅̅ 𝐈𝟒̅̅ ̅ 𝐈𝟓̅̅̅ 𝐈𝟔̅̅ ̅ 𝐈𝟕̅̅̅ 𝐀𝟐̅̅ ̅̅ 𝐀𝟏̅̅ ̅̅ 𝐀𝟎̅̅ ̅̅ 𝐆𝐒.̅̅ ̅̅ 𝐄𝐎̅̅ ̅̅

1 × × × × × × × × 1 1 1 1 1

0 0 × × × × × × × 0 0 0 0 1

0 1 0 × × × × × × 0 0 1 0 1

0 1 1 0 × × × × × 0 1 0 0 1

0 1 1 1 0 × × × × 0 1 1 0 1

0 1 1 1 1 0 × × × 1 0 0 0 1

0 1 1 1 1 1 0 × × 1 0 1 0 1

0 1 1 1 1 1 1 0 × 1 1 0 0 1

0 1 1 1 1 1 1 1 0 1 1 1 0 1

0 1 1 1 1 1 1 1 1 1 1 1 1 0

III.2.5 Le comparateur


13

Le comparateur est un circuit permettant de comparer deux mots A et B de n bits chacun. Ils

possèdent trois sorties : supérieure > , 𝐢𝐧𝐟é𝐫𝐢𝐞𝐮𝐫𝐞 < 𝐨𝐮 é𝐠𝐚𝐥𝐞 =

III.2.5.1 Comparateur 1 bit

- Si A> B , la sortie A > B passe à l’état 1,les 2 autres sorties sont à 0

- Si A< B , la sortie A < B passe à l’état 1,les 2 autres sorties sont à 0

- Si A=B , la sortie A = B passe à l’état 1,les 2 autres sorties sont à 0

La table de vérité du comparateur à deux chiffres binaires est représentée ci-dessous :

A B A>B A<B A= B

0 0 0 0 1

0 1 0 1 0

1 0 1 0 0

1 1 0 0 1

Les équations des trois sorties sont :

S1 (A= B) = AB+ �̅��̅� = 𝐀 ̅𝐁 + 𝐀𝐁 ̅̅̅ ̅̅ ̅̅ ̅̅ ̅̅ ̅̅ ̅̅ = 𝐀 ⊕ 𝐁̅̅ ̅̅ ̅̅ ̅̅ ̅

S2 (A>B) = 𝐀�̅�

S3 (A<B) = �̅�B

Pour l’implantation de ce comparateur on a besoin:

- 2 AND2 (portes AND à deux entrées)

- 2 Inverseurs

- NOR2 (porte NOR à deux entrées) .

D’où le logigramme du comparateur 1 bit illustré par la figure suivante :


14

III.2.5.2 Comparateur 2 bit

Symbole

Le circuit fait la comparaison entre deux mots A et B de deux bits chacun. La table de

vérité de ce comparateur à 2 bits est la suivante :

Entrées Sorties

Mot B Mot A S1 S2 S3

b1 b0 a1 a0 A= B A>B A<B

0 0 0 0 1 0 0

0 0 0 1 0 1 0

0 0 1 0 0 1 0

0 0 1 1 0 1 0

0 1 0 0 0 0 1

0 1 0 1 1 0 0

0 1 1 0 0 1 0

0 1 1 1 0 1 0

1 0 0 0 0 0 1

1 0 0 1 0 0 1

1 0 1 0 1 0 0

1 0 1 1 0 1 0

1 1 0 0 0 0 1

1 1 0 1 0 0 1

1 1 1 0 0 0 1

1 1 1 1 1 0 0


15

Equations des trois sorties du comparateur à 2 bits

- S1 (A= B) = 1 , si on a : a0 = b0 et a1 = b1; En utilisant la table de vérité, on a:

S1 (A= B) = a0̅̅ ̅.a1̅̅ ̅.b0̅̅̅̅ .b1̅̅̅̅ + a0.a1̅̅ ̅.b0.b1̅̅̅̅ + a0.a1.b0.b1 + a0̅̅ ̅.a1.b0̅̅̅̅ .b1

S1 (A= B) = a1̅̅ ̅. b1̅̅̅̅ (a0̅̅ ̅. b0̅̅̅̅ + a0. b0) + a1. b1 (a0̅̅ ̅. b0̅̅̅̅ + a0. b0)

S1 (A= B) = (a0̅̅ ̅. b0̅̅̅̅ + a0. b0) × (a1̅̅ ̅. b1̅̅̅̅ +a1. b1)

S1 (A= B) = (a0 ⊙ 𝐛𝟎)× (𝐚𝟏⊙ b1)

Ou : ⊙ représente le NON OU EXCLUSIF

- S2 (A>B) = 1 , si a1>b1 ou si (a1 = b1 et a0>b0

S2 (A>B) = a1. 𝐛𝟏̅̅ ̅̅ + 𝐚𝟎𝐛𝟎̅̅̅̅ + 𝐚𝟏⊙ b1

- S3 (A<B) = 1 , si a1<b1 ou si (a1 = b1 et a0<b0)

S3 (A<B) = 𝐒𝟏 + 𝐒𝟐̅̅ ̅̅ ̅̅ ̅̅ ̅̅ ̅̅ ̅

Comparateur en circuit intégré : Série TTL 7485

C’est un comparateur de deux mots de 4 bits : A (A0, A1, A2, A3) et B (B0, B1, B2, B3). On a :

- A = B si A3 = B3 et A2 = B2 et A1 = B1 et A0 = B0

- A > B si A3 > B3 ou (A3 = B3 et A2 > B2) ou (A3 = B3 et A2 = B2 et A1 > B1) ou (A3

B3 et A2 = B2 et A1 = B1 et A0 > B0..

- A<B : Inversement

Le circuit intégré du comparateur 7485 possède 16 broches :

- Huit broches pour les mots d’entrée : 4 broches pour le mot A et 4 broches pour le

mot B.

- 3 broches de sortie : A > B , A<B ,A = B

- 3 broches d’entrée (A > B , A<B , A = B ) qui permettent de cascader les

comparateurs 7485

- Les broches 8 et 16 représentent respectivement la masse et l’alimentation à 5V du

circuit intégré.


16

III.2.6 L’additionneur

III.2.6.1 Demi-additionneur

C’est un additionneur 2 bits binaires. Il prend en compte en entrée ces deux bits et délivre

en sortie leur somme S et la retenue C (carry). Il ne tient pas compte de la retenue

précédente.

Table de vérité

-

:

Les équations des sorties du demi-additionneur sont :

A et B sont des variables booléennes, on a :

S= �̅�B+�̅�A = A⊕ 𝐁

C = AB

Le circuit du demi-additionneur peut être schématisé par le logigramme suivant :

A B S : Somme C : Retenue

0 0 0 0

0 1 1 0

1 0 1 0

1 1 0 1


17

Le logigramme est composé d’une porte XOR pour la somme S et d’une porte AND pour

la retenue C (carry)

III.2.6.2 Additionneur complet

Il permet de prendre en compte la retenue entrante C-1

Table de vérité

On fait intervenir la retenue Ci comme une troisième entrée, en plus des variables logiques

d’entrée A et B.

A B Ci Somme : S Retenue : Ci+1

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

Equations des sorties S et Ci+1

On utilise le tableau de Karnaugh pour trouver les équations simplifiées de la somme S

des deux variables logiques A et B et la retenue C correpondante.

Equation de Ci+1

AB→ 00 01 11 10

Ci↓

0

0 0 1 0

1 0 1 1 1


18

On a trois regroupements de 1 adjacents

- Groupement de deux 1 adjacents en rouge : AB

- Groupement du 1 en vert : �̅�BC-1

- Groupement du 1 en bleu : AB̅C-1

On fait l’Union de ces groupements :

Ci+1= AB +A̅B Ci + AB̅ Ci = AB + Ci (A̅B + AB̅)

Ci+1 = AB + Ci (A⊕ 𝐁)

Equation de S

AB→ 00 01 11 10

Ci↓

0

0 1 0 1

1 1 0 1 0

- Groupement du seul 1 en rouge : �̅�B𝐂i

- Groupement du seul 1 en marron : A�̅�𝐂i

- Groupement du seul 1 en vert : ABCi

- Groupement du seul 1 en bleu : �̅��̅�Ci

On fait l’Union de ces groupements :

S = A̅BC̅i + AB̅C̅i + ABCi + A̅B̅Ci

S = Ci (AB +A̅B̅ ) + C̅i(A̅B + AB̅)

S = Ci ( A⊙B) + C̅i(A⊕ B)

S = Ci (A ⊕ B̅̅ ̅̅ ̅̅ ̅̅ ) + C̅i(A⊕ B)

S = Ci ⊕ (A⊕ 𝐁)

Le circuit de l’additionneur peut être schématisé par le logigramme suivant :


19

Additionneur en circuit intégré : 74LS183

III.2.7 Demi-soustracteur

La table de vérité d’un demi-soustracteur (il ne tient pas compte d’une éventuelle retenue

provenant des bits de poids inférieurs) est représentée ci-dessous :

D : Sortie du soustracteur qui représente la différence entre deux nombres binaires A et B.

D = A – B et C , la retenue issue de la soustraction binaire.

A B D :

Différence

C :

Retenue

0 0 0 0

0 1 1 1

1 0 1 0

1 1 0 0

Equations des deux sorties D et C

- Equation de la sortie D

D = �̅�B +A�̅� = A⊕ 𝐁


20

- Equation de la retenue C

C= �̅� ×B

Le logigramme du circuit soustracteur est composé des portes logiques suivantes :

- 1 porte OU EXCLUSIF à deux entrées

- 1 porte AND2

- 1 Inv

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Chapitre III : Circuits logiques combinatoires · Le multiplexage / démultiplexage temporel peut être réalisé avec les deux composants 74153 (MUX) et le 74155 (DMUX). Notons qu’il