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MINISTERE DE L’ENSEIGNEMENT SUPERIEUR ET DE LA RECHERCHE SCIENTIFIQUE UNIVERSITE FERHAT ABBAS - SETIF UFAS (ALGERIE) MEMOIRE Présenté à la Faculté des Sciences de LIngénieur Département dElectronique Pour lobtention du diplôme de MAGISTER Option : contrôle Par MOUSSAOUI MOURAD Thème: Soutenu le: 26/01/2009, devant la commission d’examen: JURY : Mr. Zegadi Ameur Professeur à luniversité de Sétif Président Mr. Khellaf Abdelhafid Professeur à luniversité de Sétif Rapporteur Mr. Amardjia Nourredine Maître de conférence à luniversité de Sétif Examinateur Mr. Bourouba Naceredine Maître de conférence à luniversité de Sétif Examinateur Mr. Chemali Hamimi Maître de conférence à luniversité de Sétif Invité CONTROLEUR FLOU TESTABLE

CONTROLEUR FLOU TESTABLE - univ-setif.dz · La complexité croissante des circuits intégrés, associée à une augmentation du rapport entre le nombre de composants logiques et le

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  • MINISTERE DE LENSEIGNEMENT SUPERIEUR ET DE LA RECHERCHE SCIENTIFIQUE

    UNIVERSITE FERHAT ABBAS - SETIF

    UFAS (ALGERIE)

    MEMOIRE

    Prsent la Facult des Sciences de LIngnieur Dpartement dElectronique

    Pour lobtention du diplme de

    MAGISTER

    Option : contrle

    Par

    MOUSSAOUI MOURAD Thme:

    Soutenu le: 26/01/2009, devant la commission dexamen: JURY : Mr. Zegadi Ameur Professeur luniversit de Stif Prsident

    Mr. Khellaf Abdelhafid Professeur luniversit de Stif Rapporteur

    Mr. Amardjia Nourredine Matre de confrence luniversit de Stif Examinateur

    Mr. Bourouba Naceredine Matre de confrence luniversit de Stif Examinateur

    Mr. Chemali Hamimi Matre de confrence luniversit de Stif Invit

    CONTROLEUR FLOU TESTABLE

  • RRRRRRRReeeeeeeemmmmmmmmeeeeeeeerrrrrrrrcccccccciiiiiiiieeeeeeeemmmmmmmmeeeeeeeennnnnnnnttttttttssssssss

    Avant tout, je remerci Dieu le tout puissant qui ma donn le courage, la volont ainsi que la patience, pour terminer ce travail. Tout d'abord, j'adresse ma gratitude et mes profonds remerciements Mr A. KHELLAF et Mr H. CHEMALI davoir accepter de diriger ce travail et de mavoir bien orient. Je remercie Vivement Mr A. ZEGADI d'avoir accepter de prsider le jury de cette thse. Je tiens exprimer ma profonde reconnaissance Mr N. BOUROUBA et Mr N. AMARDJIA de m'avoir fait l'honneur d'accepter d'tre membres du jury de ce mmoire. Je tiens enfin remercier galement tous les enseignants, collgues et amis, au prs des quels j'ai trouv un excellent esprit de coopration.

  • DDDDDDDDEEEEEEEEDDDDDDDDIIIIIIIICCCCCCCCAAAAAAAACCCCCCCCEEEEEEEESSSSSSSS

    A mes trs chers parents pour leurs sacrifices et leurs soutiens, enfin pour tout,

    A toute ma famille,

    A tous ceux qui me sont chers,

    A tous mes amis(es),

    Enfin tous qui de prs ou de loin ont contribu la ralisation de ce travail

    A vous tous joffre ce modeste travail,

    Moussaoui.M

  • Rsum

    La conception dun contrleur flou testable 2 entres 1 sortie sur FPGA est effectue, en

    utilisant le langage de description de matriel "VHDL", sur une plateforme de conception de Xilinx

    ISE7.1i couple directement avec le simulateur ModelSim de Mentor Graphic.

    Ce contrleur est synthtis sous forme dun "IP Core" (Intellectual Property) o les exigences

    de rapidit de traitement et contraintes de testabilit sont fortement considres. En plus, notre

    architecture prend en charge la reconfiguration trs convoite et cible dans les applications

    modernes. Les rsultats de synthse et de simulation obtenus et consigns dans ce mmoire

    montrent la bonne stratgie de dveloppement suivie d'une part et attestent le degr lev de

    matrise des techniques de conception d'autre part.

    L'implantation du contrleur sur diffrentes "FPGA" a montr son bon comportement global

    et une nette satisfaction des exigences de vitesse et de souplesse d'exploitation imposes et

    recherches dans les applications industrielles modernes.

    La validation du contrleur dvelopp a ncessit un passage par une phase de vrification

    exhaustive des diffrents modules qu'ils le constituent d'une part et d'une exprimentation d'autre

    part. En effet, une application trs complexe du type freinage dun mtro a fait l'objet de cette

    exprimentation.

    Le contrleur dvelopp pourrait reprsenter un embryon intelligent autour duquel il est

    possible de btir une bonne stratgie de commande de processus dans les systmes embarqus.

    Mots cls : Logique floue, Test, VHDL, IP.

  • GLOSSAIRE

    FLC Fuzzy Logic Controller.

    FLIPS Fuzzy Logic Inference Per Second.

    WARP Weight Associative Rule processor.

    CAD Computer aided design.

    TTM Time To market.

    DUT Device Under Test.

    ATE Automatic Test Equipment.

    ATPG Automatic Test Pattern Generation.

    DFT Design For Testability.

    BIST Built In Self Test.

    LFSR Linear Feedback Shift Register.

    MISA Multiple Input Signature Analyser.

    MISR Multiple Input Shift Register.

    BS Boundary Scan.

    BSR Boundary Scan Register.

    TAP Test Access Port.

    IP Intellectual Property.

    VHDL Very High speed integrated circuits Hardware Description Language.

    FPGA Field Programmable Gate Array.

    ASIC Application Specific Integrated Circuit.

    CLB Configurable Logic Bloc.

    IOB Input Output Bloc.

    LUT Look-Up Tables.

  • SOMMAIRE ________________________________________________________________________

  • Introduction gnrale

    01

    Chapitre I Logique et processeurs flous

    I. 1. Introduction

    I. 2. Concept de base de la logique floue

    I. 2. 1. Ensembles flous

    I. 2. 2. Fonction dappartenance

    I. 2. 3. Variables linguistiques

    I. 3. commande floue

    I. 3. 1. Structure du contrleur flou

    I. 3. 2. Avantages et inconvnients de la commande floue

    I. 3. 3. Approche mthodologique

    I. 3. 3. 1. La fuzzification

    I. 3. 3. 2. Base de connaissance de lexpert

    I. 3. 3. 3. La dfuzzification

    I. 3. 4. Surface de dcision floue

    I. 4. Implmentation des Contrleurs Flous

    I. 4. 1. Introduction

    I. 4. 2. Processeur Flou Analogique

    I. 4. 3. Processeur Numrique

    I. 4. 4. Processeur Numrique Spcialis

    I. 5. Performances des contrleurs flous

    I. 6. Choix dimplmentation

    I. 7. Contraintes dimplmentation

    I. 8. Conclusion

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    Chapitre II Test des systmes lectroniques

    II. 1. Introduction

    II. 1. 1. Dfinitions

    II. 1. 2. Les diffrentes phases de test

    II. 1. 3. Cot dun circuit dfectueux

    II. 1. 4. Choix des Vecteurs de Test

    II. 1. 5. Techniques de Test Utilises

    II. 2. Test Industriel

    II. 2. 1. Dfinition

    II. 2. 2. Phases de test

    II. 2. 3. Plan de Test

    II. 2. 4. Equipement de test

    II. 2. 5. Analyse des donnes de test

    II. 3. Modlisation des dfauts physiques

    II. 3. 1. Introduction

    II. 3. 2. Types de dfauts Physiques

    II. 3. 3. Modles de fautes utiliss

    II. 5. 4. Les fautes de collages multiples

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  • II. 4. Simulation de Fautes

    II. 4. 1. Description

    II. 4. 2. Simulation logique

    II. 4. 3. Technique de Simulation Logique

    II. 4. 4. Algorithme de simulation de faute

    II. 5. Gnration automatique des vecteurs de test

    II. 5. 1. Description

    II. 5. 2. Mthodes de gnration

    II. 5. 3. Dtection de fautes

    II. 5. 4. Algorithme pour la gnration dterministe

    II. 5. 5. Mesure de testabilit

    II. 6. Conception en Vue de Test

    II. 6. 1. Description

    II. 6. 2. Mthode de DFT

    II. 6. 2. 1. Chemin de test Scan Path

    II. 6. 2. 2. Boundary scan

    II. 6. 2. 3. La technique BIST Built In Self Test

    II. 7. Conclusion

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    Chapitre III

    Conception dun contrleur flou testable

    III. 1. Introduction

    III. 2. Conception dun Contrleur flou - IP Soft

    III. 2. 1. Langage et outils de conception

    III. 2. 2. Modle et partitionnement du contrleur

    III. 2. 2. 1. Description

    III. 2. 2. 2. Architecture du processeur flou

    III. 2. 2. 3. Description des diffrents blocs du contrleur

    III. 3. Implmentation du contrleur flou

    III. 3. 1. Introduction

    III. 3. 2. Bloc de fuzzification

    III. 3. 3. Bloc d'infrence et rgles

    III. 3. 4. Bloc de dfuzzification

    III. 3. 5. Module "contrleur"

    III. 4. Synthse du contrleur avec dautres types de FPGA

    III. 5. Comment tester le fonctionnement dun contrleur flou

    III. 6. Test du contrleur flou (DFT)

    III. 7. Injection de fautes

    III. 8. Conclusion

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  • Chapitre IV

    Application, Contrle de freinage dun mtro

    IV. 1. Introduction

    IV. 1. 1. Le frein en chemin de fer

    IV. 1. 2. Principe du freinage

    IV. 1. 3. Actionnement des freins

    IV. 2. Contrle du freinage

    IV. 2. 1. Prsentation du contrleur

    IV. 2. 2. Conception du contrleur

    IV. 2. 2. 1. Bloc de fuzzification

    IV. 2. 2. 2. Bloc d'infrence

    IV. 2. 2. 3. Bloc de dfuzzification

    IV. 2. 2. 4. Assemblage du contrleur flou

    IV. 3. Types de freins

    IV. 4. Qualit de freinage

    IV. 5. Exemples et rsultats de simulation

    IV. 6. Freinage linaire du train

    IV. 7. Surface de freinage

    IV. 8. Conclusion

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    Conclusion gnrale

    Bibliographie

    Annexes

    101

    102

  • INTRODUCTION GENERALE ________________________________________________________________________

  • Introduction gnrale

    Les avances technologiques, de ces dernires annes, ont permis la mise au point de produits

    trs adapts aux diffrentes applications qui contribuent au bien tre de l"homme et qui ciblent

    essentiellement sa scurit. Nanmoins, les cots de dveloppement restent trs levs vis--vis

    des produits large consommation. Les plateformes de dveloppement des curs IP constituent

    la nouvelle stratgie qui devrait optimiser les mthodes de conception. En effet, cette ouverture

    contribuera invitablement apporter de nouvelles solutions et maintenir des volutions

    continuelles de l'lectronique. Ces tches dsormais, ne sont plus confines entre les mains des

    grandes compagnies uniquement, offrent des alternatives de conception de valeur.

    Aujourdhui, il est possible de raliser des circuits intgrs numriques extrmement

    complexes base de plusieurs centaines de milliers de portes logiques grce ces plateformes de

    conception assiste par ordinateur (CAD) [1].

    La plupart des circuits de par leur complexit, peuvent tre affects par des dfauts lis la

    technologie et aux processus de fabrication. Ces dfauts peuvent prsenter des mal-

    fonctionnalits permanentes ou temporaires.

    La complexit croissante des circuits intgrs, associe une augmentation du rapport entre

    le nombre de composants logiques et le nombre de broches, a fait augmenter de manire

    importante la difficult de tester correctement ces circuits. Par consquent, le test des circuits

    intgrs devient de plus en plus complexe.

    Aprs llimination de toutes les erreurs de conception, le bon fonctionnement du circuit

    dpend alors essentiellement de la qualit du procd technologique de fabrication. Pour sassurer

    du bon fonctionnement, il est ncessaire de tester le circuit. Compte tenu de la complexit

    toujours croissante des circuits intgrs actuels, des techniques de conception en vue du test (DFT)

    sont utilises pour augmenter la testabilit dun circuit intgr et rduire son cot et son temps de

    conception "Time To Market" [2].

    Les applications modernes sont complexes et difficiles modliser. Le caractre non linaire et

    le manque de prdiction juste des vnements ont pouss les concepteurs exploiter la logique

    floue qui est de naissance dveloppe dans ce sens.

    Le systme flou peut rsoudre un problme indpendamment de la connaissance de la

    relation entres-sorties [3]. Nous avons tudi dans ce travail la possibilit dimplmenter un

    processeur flou trs rapide et capable de prendre en charge non seulement la non-modlisation du

    systme contrler mais aussi les exigences de testabilit, de reconfiguration et limplantation

    sous format dun IP soft, IP hard ou mixte.

    Comme dans certains champs d'application, les dispositifs lectroniques utiliss pour la

    dtection, la reconnaissance, lidentification et le stockage des vnements doivent tre aussi

    rapides que possibles, et doivent tre conus avec une forte immunit au bruit, avec faible

    consommation d'nergie et de hautes performances en termes de fiabilit, de robustesse et de

    flexibilit.

    1

  • Introduction gnrale

    Nous proposons dans ce travail une alternative pour la prise en compte des contraintes

    fonctionnelles cites ci dessus par une conception dun contrleur o il est question de rechercher

    des solutions travers la souplesse architecturale dun ct et loptimisation des fonctions

    traiter dautre part. Une rduction substantielle du temps de traitement est obtenue grce une

    identification intelligente des rgles actives.

    En ce qui concerne limplmentation technologique du contrleur flou prsent dans ce

    mmoire, les circuits programmables FPGA (Field programmable Gate Arrays) sont utiliss pour la

    phase prliminaire de dveloppement. Les technologies numriques ont t choisies au lieu

    d'analogiques car elles laissent aux concepteurs un choix ouvert dutilisation des cellules standard.

    Avec ces cellules numriques, le concepteur de l'lectronique se sent beaucoup plus capable de

    concevoir de grandes et complexes architectures [4].

    La conception et la synthse du contrleur flou ont t effectues sous une plateforme de

    Xilinx ISE7.1i utilisant VHDL (Very High Speed Integrated Circuit, Hardware Description Langage) et

    un simulateur ModelSim de Mentor Graphic.

    Cette thse traite essentiellement le dveloppement dun produit numrique testable sur une

    plateforme travaillant haut niveau. Le premier chapitre est ddi une prsentation gnrale de

    la logique floue et de l'implmentation des systmes flous.

    Le deuxime chapitre donne une description de la testabilit et des diffrentes techniques de

    test des systmes lectroniques.

    Le troisime chapitre met l'accent sur la conception et la ralisation d'un produit capable

    d'apporter des dcisions dans un dlai trs court, rpondant aux contraintes de vitesse et test sous

    forme dun contrleur flou 2 entres-1 sortie. On notera que la vitesse maximale du circuit flou

    dvelopper devrait rpondre aux exigences des applications traiter moyennant une optimisation

    de frquence et un traitement parallle de diffrentes tches.

    Les rsultats de la synthse du contrleur flou et ses tests appropris sont aussi prsents

    dans ce chapitre ainsi quune explication dtaille de larchitecture utilise et des diffrentes

    mthodes impliques.

    Dans le dernier chapitre, notre contrleur flou est appliqu un systme de freinage dun

    mtro (train) pour amliorer et apporter plus de souplesse lopration de freinage.

    Une conclusion situe notre contribution dans le domaine de limplantation de contrleurs

    flous et prsente les perspectives pour une meilleure prise en charge des oprations de test.

    2

  • CHAPITRE I ________________________________________________________________________

    Logique et processeurs flous

  • Chapitre I Logique et processeurs flous

    I.1. Introduction

    La thorie des sous-ensembles flous est assez rcente, en 1965 quand L.A.ZADEH a propos

    pour la premire fois le concept de sous-ensembles flous pour pallier de la modlisation aux

    incertitudes des modles classiques. Cette thorie permet la graduation dans lappartenance dun

    lment une classe, cest dire quun lment peut appartenir plus ou moins fortement cette

    classe [5].

    Le champ dapplication de la logique floue est vaste et on le retrouve dans :

    Aide la dcision, au diagnostic (domaine mdical, orientation professionnelle)

    Base de donnes (objets flous et/ou requtes floues)

    Reconnaissance de formes.

    Agrgation multicritre et optimisation

    Commande floue de systmes

    I.2. Concept de base de la logique floue

    I.2.1. Ensembles flous

    Soient U: Lunivers du discours.

    A: un sous-ensemble de U.

    Soit X un espace de points x, un ensemble flou A dans X est un ensemble dfini par sa fonction

    dappartenance A(x) qui associe chaque lment x X un nombre rel appartenant lintervalle

    [0,1] :

    A(x) : X [0,1] Remarque : un sous ensemble classique est un cas particulier dun sous ensemble flou.

    I.2.2. Fonction dappartenance

    Dans un domaine discret ou continu X = {xi / i=0,1,.n}, un ensemble flou A peut tre dfini

    par un ensemble de pairs : degrs dappartenance/ lment :

    cas discret : A= A (xi)/ xi, (x X) cas continu: A= [ A(x)]/x

    Dans le domaine continu, les ensembles flous sont dfinis analytiquement par leurs fonctions

    dappartenance [6].

    Un exemple dun sous-ensemble flou est montr Figure I.1

    3

  • Chapitre I Logique et processeurs flous

    Si (x) =0,30 on dit que x appartient lensemble flou A avec un degr dappartenance (valeur de vrit) de 30% degr, Un ensemble flou est totalement dtermin par sa fonction

    dappartenance.

    I.2.3. Variables linguistiques

    Le concept de variable linguistique joue un rle trs important dans le domaine de la logique

    floue. Une variable linguistique comme son nom le suggre, est une variable dont les valeurs sont

    des mots ou des phrases au lieu de nombre ; par exemple, distance est une variable linguistique

    et ses valeurs sont : proche, moyenne, loigne, etc. lensemble des valeurs quelle peut prendre

    est appele lensemble de termes. Considrons par exemple la variable distance dfinie sur

    lensemble des entiers positifs et caractrise par les ensembles flous : proche, moyen et loign

    [7].

    Logique floue est base sur des variables floues dites variables linguistiques valeurs linguistiques dans lunivers du discours U.

    Chaque valeur linguistique constitue alors un ensemble flou de lunivers du discours. Exemple: considrons le cas de la temprature comme variable linguistique (figure I.2).

    Univers du discours : Gamme de temprature de 0C 200C.

    Variable linguistique : La temprature.

    Valeurs linguistiques :: Trs froid, Froid, Tempr, Chaud et Trs Chaud.

    4

    1 .5 1 .5 5 1 .6 1 .6 5 1 .7 1 .7 5 1 .8 1 .8 5 1 .9

    0

    0 .2

    0 .4

    0 .6

    0 .8

    1

    p a r t it io n f lo u e d e l'u n iv e rs d u d is c o u rs

    T a i l le (m )

    P e tit M o ye n G ra n d

    Figure I.1 : Sousensembles flous et fonction dappartenance

    Figure I.2 : Variables linguistiques (Froid, tempr )

  • Chapitre I Logique et processeurs flous

    Exemple : considrons le cas o la vitesse dun train est une variable (figure 1.3).

    Lunivers de discours : est de 0 100 km/h. La variable linguistique : La vitesse Les valeurs linguistiques : lente , moyenne , rapide .

    Lente a t choisie pour les vitesses infrieures 30 km/h, rapide pour les vitesses

    suprieures 80 km/h et moyenne est une solution intermdiaire.

    I.3. commande floue

    Un systme flou ne traite pas une relation mathmatique bien dfinie, mais utilise des

    infrences avec plusieurs rgles se basant sur des variables linguistiques.

    Il apprcie les variables d'entres de faon approximative (faible, leve, loin, proche), fait de

    mme pour les variables de sorties (freinage lger ou fort) et dicte un ensemble de rgles

    permettant de dterminer les sorties en fonction des entres.

    I.3.1. Structure du contrleur flou

    La structure conventionnelle dun contrleur flou est prsente Figure I.4, elle est compose

    de quatre blocs distincts dont les dfinitions sont donnes ci-dessous [6] [8].

    5

    Fuzzification Dfuzzification Infrences

    Raisonnement flou

    Procd

    Base de connaissances

    Commande Mesures

    Commande floue Mesures floues

    Figure I.4 : Structure de base dun systme flou.

    Figure I.3 : Exemple de fonctions dappartenance.

    1 Lente Moyenne Rapide

    Km/h 0 30 40 55 70 80

    vitesse

  • Chapitre I Logique et processeurs flous

    Principe

    Lapproche des problmes par la logique floue est diffrente de celle adopte, a priori, dans

    une dmarche scientifique, elle est beaucoup plus pragmatique que dterministe. La dcision en

    logique floue est base sur la notion dexpertise, qui permet de quantifier le flou partir de

    connaissances acquises antrieurement.

    Il nest pas ncessaire davoir un modle entres/sorties dune voiture pour pouvoir la

    conduire de manire satisfaisante.

    La commande floue a pour but de traiter des problmes de commande de processus partir

    uniquement de connaissances de comportement que les spcialistes du procd doivent formuler

    sous forme linguistique (floue). En commande floue, la connaissance des diverses fonctions de

    transferts nest pas ncessaire

    Exemple - Commande de vhicule autonome (Figure I.5).

    - Commande de temprature dune serre

    - Rgulation de niveau complexe

    - Commande avec capteur imprcis (Camera)

    I.3.2. Avantages et inconvnients de la commande floue

    Les diffrents avantages et inconvnients sont : Avantages

    1. La thorie est simple et sapplique des systmes complexes. 2. Pas de modles mathmatiques requis du procd asservir. 3. Robustesse de la commande floue vis vis des incertitudes. 4. Possibilits de commande auto-adaptative aux variations du procd.

    Inconvnients

    1. Technique de rglage essentiellement empirique. 2. Performances dpendent de lexpertise. 3. Il nexiste pas de thorie gnrale qui caractrise rigoureusement la stabilit, la

    robustesse (Difficults de certification dans le transport, espace).

    I.3.3. Approche mthodologique

    3 modules pour un rgulateur logique floue (RLF) (figure I.6). :

    1. La fuzzification des entres et sorties.

    6

    Pas moteur

    Vhicule

    autonome

    Cap/chausse

    Angle volant

    Vitesse

    Position

    Figure I.5 : Contrleur de vhicule autonome.

  • Chapitre I Logique et processeurs flous

    2. Linfrence floue selon une base de rgle. 3. La dfuzzification des sorties.

    I.3.3.1. La fuzzification

    Elle transforme les variables physiques en valeurs floues au travers de variables linguistiques

    (grand, petit) [6]. La fuzzification est la procdure qui interface ltat non flou du systme au domaine flou, dans cette tape la variable non floue x est conditionne par les fonctions

    dappartenance pour obtenir les valeurs floues A (x) Correspondantes.

    Les systmes logique floue traitent des variables floues et fournissent des rsultats et des

    variables de sorties elles-mmes floues, la fuzzification est ltape qui consiste en la quantification

    floue des valeurs relles dune variable (figure I.7).

    Comment fuzzifier ?

    Pour fuzzifier, il faut donner :

    1. Lunivers du discours : Plage de variations possibles de lentre considre. 2. Une partition en classes floues de cet univers. 3. Les fonctions dappartenances de chacune de ces classes.

    Il faut fuzzifier les entres et les sorties du processus flou. La fuzzification des variables est une

    phase dlicate du processus mis en oeuvre par la logique floue. Elle est souvent ralise de

    manire itrative et requiert de l'exprience.

    7

    Etude systmique du systme

    Fuzzificateur

    Formaliser lexpertise

    Choisir la mthode dinfrence

    Dfuzzificateur

    Tester, ajuster et valider la commande

    Figure I.6: Approche mthodologique dun rgulateur logique floue

    Interface de fuzzification

    "Pierre est petit" un degr de 75% Pierre mesure 1m62

    "Pierre est grand" 0% "Pierre est moyen" 25%

    Figure I.7 : Bloc de fuzzification

  • Chapitre I Logique et processeurs flous

    Tableau I. 1 : Ensemble flou standard.

    Exemple : Un exemple de fuzzification continue est illustr sur la figure I.8, pour une seule

    variable x, avec des fonctions d'appartenance trapzodales. Ainsi x1 = 0,2 devient aprs

    fuzzification le sous-ensemble flou x1 = (0 0,8 0,2).

    Figure I.8: Fuzzification continue avec trois fonctions d'appartenance

    Cependant la forme de ces sous-ensembles est dfinie par :

    Les fonctions dappartenance MF Les positions des fonctions dappartenance Les chevauchements des fonctions dappartenance

    Il convient aussi de respecter certaines rgles :

    forme des MF doit tre convexe. Les sous-ensembles dentres (souvent des trapzes) doivent se chevaucher

    partiellement afin quil ny ait pas des zones indtermines, tandis que pour ceux de

    sorties (souvent des triangles) cette prcaution nest pas ncessaire.

    Eviter dimbriquer plus de deux sous-ensembles, sinon il ya des problmes dinstabilit.

    I.3.3.2. Base de connaissance de lexpert

    La base des connaissances analyse et traite par lexpert comprend :

    Les donnes rparties en partitions floues orchestres par des fonctions dappartenance.

    La base des rgles qui rgit la stratgie de commande de lexpert (SI- ALORS ). Dans cette partie seront abords successivement la partition floue, la base des rgles et

    leurs proprits [5] [9].

    8

    Grand Positif GP

    Moyen Positif MP

    Petit Positif PP

    Environ Zro EZ

    Petit Ngatif PN

    Moyen Ngatif MN

    Grand Ngatif GN

  • Chapitre I Logique et processeurs flous

    A. Base de rgles

    Les systmes logique floue utilisent une expertise exprime sous forme dune base de rgles

    du type: Si.Alors

    Si (Condition sur entres) Alors (Action sur sortie)

    Exemple : Si la pression est leve alors ouvrir un peu la vanne

    Ces rgles sont nonces partir des connaissances du procd par lexpert.

    Dfinition

    Si lon considre n univers de discours Ui pour les entres du RLF et que chaque univers Ui est

    partitionn en mi classes floues, alors le nombre maximal de rgles est :

    Trs vite, le nombre de rgles peut devenir important.

    On peut ne pas considrer certaines configurations de sous-ensembles flous impossibles

    obtenir par le processus.

    Exemple: Commande automatique de freinage

    La rgle (Si Vitesse importante ET Distance lobstacle est nulle) nest pas considrer.

    Laugmentation de la sensibilit obtenue par une partition plus fine des entres aboutit un

    accroissement important du nombre de rgles dfinir par lexpert.

    Lorsque toutes les rgles sont du type: Si ( ) ET ( ) ET ( ) Alors ( ), la base de rgles scrit sous

    forme dune matrice dinfrence.

    Tableau I. 2: Exemple de matrice d'infrence (5x5)

    B. Infrence floue

    Dfinition

    Cest le mcanisme qui applique les oprations dinfrence partir des rgles, le moteur

    dinfrence est le vritable cerveau du contrleur flou, lopration consiste admettre une

    9

    1

    n

    m a x ii

    r m=

    =

    GN MN GP

    MEZ MP MP

    GN MN EZ MP GP EZ

    MN EZ MP MN MP GP GN

    e2

    GP MP EZ MN GN

    Entre e1 Sortie

  • Chapitre I Logique et processeurs flous

    proposition en vertu de sa liaison avec dautres propositions tenues pour vraies partir de la

    base des rgles fournie par lexpert et des sous-ensembles flous (figure I.9).

    Exemple :

    Si Temps est beau ET Moment est dbut matine Alors Moral est haut.

    Principe du raisonnement approximatif

    Plus la condition sur les entres est vraie plus l'action prconise pour les sorties doit tre

    respecte.

    SI la temprature est trs basse ALORS Chauffer fort

    La conclusion dune rgle floue est lappartenance dune variable floue de sortie Chauffer

    une classe floue fort .

    Cette appartenance dpend de :

    1. La classe floue de sortie considre. 2. Le degr de validit de la prmisse (x0). 3. La mthode dimplication choisie.

    Mthodes dimplication

    Activation des rgles

    R1 : Si (X1 est A11) et (X2 est A12) alors Y est B1

    R2 : Si (X1 est A21) et (X2 est A22) alors Y est B2

    R3 : Si (X1 est A31) et (X2 est A32) et (X2 est A33) alors Y est B3

    .

    Une rgle est active ds quelle a une prmisse ayant une valeur de vrit non nulle.

    Plusieurs rgles peuvent tre actives simultanment et prconisant des actions avec

    diffrents degrs de validits; ces actions peuvent tre contradictoires.

    Il convient dagrger les rgles pour fournir une appartenance de la variable floue de sortie

    une classe floue consolide

    10

    Figure I.9: Infrence floue

  • Chapitre I Logique et processeurs flous

    Composition de rgles

    On considre que les rgles sont lies par un oprateur OU.

    On considre un moteur dinfrence (figure I.10) 4 rgles qui fournit pour sa sortie la tension

    S1, les rsultats suivants :

    Figure I.10 : Moteur dinfrence

    C. Mthodes dinfrences

    Parmi les principales mthodes dinfrence, on peut citer :

    La mthode dinfrence Max-Min. La mthode dinfrence Max-Prod. La mthode dinfrence Som-Prod.

    I.3.3.3. La dfuzzification

    La dfuzzification transforme les rsultats du mcanisme dinfrence en grandeurs physiques,

    linterface de dfuzzification a pour objectif de transformer la sortie en valeurs non floues

    permettant ainsi la commande effective du systme [8] [10]. Plusieurs mthodes peuvent tre

    envisages dont la mthode de la hauteur et ses variantes ou celle de barycentre qui sont

    couramment les plus utilises.

    Les trois principales mthodes sont:

    A. Centre de gravit de la surface (COG)

    Toutes les valeurs de lunivers du discours de la sortie interviennent dans le calcul, o ils sont

    pondrs par leur degr de vraisemblance, Il sagit de calculer le centre de gravit de la fonction

    dappartenance de la variable de sortie, o il suffit de calculer labscisse Ucg de la courbe

    prsente sur la figure I.11.

    Labscisse U du centre de gravit peut tre calcule par la fonction ( )

    ( )

    =

    =m

    1i ii

    m

    1i iii

    u

    uu dans le cas

    discret (Mthode de Sugeno). Le calcul du centre de gravit permet bien dobtenir une seule valeur

    pour la grandeur de sortie mais a ncessite un calcul important.

    Figure I.11 : Mthodes de Dfuzzification

    11

    ( ) ( ) { }iB B

    y MAX y i indices des rgles actives =

    Moteur

    dinfrence

    4 rgles

    R1

    R2

    R3

    R4 moyenne =0.3 petite =0.7 petite =0.6

    grande =0.1

  • Chapitre I Logique et processeurs flous

    B. Moyenne des maxima

    Cest la moyenne des valeurs de sorties les plus prconises, cette approche est intuitive car

    elle choisit le point avec la plus forte possibilit, c.--d. fonction d'appartenance maximale (figure

    I.11). Il se peut qu'il existe plusieurs points, alors, on calcule la moyenne des maximas. Cette

    mthode ne tient pas compte de la forme des sous-ensembles flous, mais elle est trs simple du

    point de vue calcul.

    C. Bissection de la surface.

    Le rsultat est donn par labscisse qui coupe la surface en 2 parties gales (figure I.11).

    En commande floue, la mthode de dfuzzification par COG est gnralement utilise, elle

    prend en compte linfluence de lensemble des valeurs donnes par la solution floue. La

    dfuzzification MM est plutt utilise lorsquil sagit de discriminer une valeur de sortie (Ex:

    reconnaissance de formes).

    I.3.4. Surface de dcision floue [5]

    Cette forme de nonlinarit en trois dimensions, mise en uvre par le contrleur flou, est

    appele parfois "la Surface de Contrle," elle est affecte par tous les paramtres principaux du

    contrleur flou.

    Exemple :: Systme de notation flou (figure I.12).

    On choisit :

    Figure I.12: Exemple dun systme de notation floue.

    Exemple de base de rgles

    If (Rsultat est excellent) then (Evaluation est excellente)

    If (Rsultat est moyen) then (Evaluation est moyenne)

    If (Rsultat est mdiocre) then (Evaluation est mdiocre)

    If (Rsultat est moyen) and (Mthode est mdiocre) then (Evaluation est mauvaise)

    Considrons, par exemple, la surface de contrle pour ce systme de notation flou qui a abouti la

    rponse montre dans la Figure I.13

    12

    Systme

    dinfrences

    floues

    Rsultats obtenus (sur 20)

    Mthodes utilises (sur 20)

    Prsentation (sur 20)

    Evaluation du travail (sur 20)

  • Chapitre I Logique et processeurs flous

    Figure I.13 : Surface de dcision floue

    Caractristique de la surface floue

    Dcision selon un systme dinfrence flou. Non linaire (figure I.13). Plus proche du comportement humain.

    I.4. Implmentation des Contrleurs Flous

    I.4.1. Introduction

    On envisage les descriptions gnrales et les recommandations ainsi que les instructions sur la

    faon dont on peut construire de vrais contrleurs flous, dailleurs le processus de conception ainsi

    que limplmentation des contrleurs flous constitue la partie la plus passionnante du

    dveloppement [11].

    La manire la plus simple et la plus habituelle pour limplmentation dun contrleur flou est

    de le raliser sous forme dun programme excut par un processeur. Cependant, un grand

    nombre d'applications de contrle flou exigent le traitement de donnes en temps rel pour

    poursuivre lvolution du dispositif externe. Par exemple, le contrle de la vitesse d'une

    automobile ou la commande dun moteur lectrique sont caractriss par leurs trs grandes

    vitesses, de ce fait limplmentation du contrleur flou sous forme logiciel ne peut pas tre

    considre comme une solution approprie ce type d'application.

    Les conditions d'implmentation matrielle sont :

    Rapidit : Excution grande vitesse (Rponse du contrleur flou) Faible complexit : La complexit faible signifie que les algorithmes pour le traitement flou,

    la fuzzification et le dfuzzification doivent tre trs simples et exigent lallocation despace

    mmoire rduit.

    13

  • Chapitre I Logique et processeurs flous

    Flexibilit leve : La flexibilit signifie la capacit du matriel tre employ avec succs dans diffrentes applications et configurations.

    Ces conditions sopposent lune contre lautre [12]. Ainsi il n'est pas facile de choisir la bonne

    manire, il faut faire un compromis entre ces facteurs, tels que le cot de fabrication (trs

    important pour les contrleurs flous de consommation) ou bien le cot de conception (important

    dans la recherche et le dveloppement).

    Ces dernires annes, il y a eu un intrt croissant pour le dveloppement d'un matriel

    efficace, pour contrleur flou, capable de faire face aux conditions des applications en temps rel.

    Togai et Watanabe ont dvelopp leur tour le premier processeur flou en 1985 [13], plus tard

    Yamakawa a dvelopp son processeur flou en utilisant pour la premire fois des techniques

    analogiques.

    Depuis, plusieurs processeurs utilisant diffrentes techniques dimplantation ont t

    proposes [14]. Les classes dimplmentation matrielle sont rsumes au tableau I.3 :

    Tableau I. 3 : Avantages et inconvnients des diffrentes techniques

    CLASSE

    DIMPLEMENTATION

    MATERIELLE

    AVANTAGE

    INCONVENIENT

    Processeur numrique.

    Flexibilit concernant des outils Hardware et software.

    Basse performance.

    Processeur numrique

    spcialis.

    Croissance des performances. Cot lev. Complexit leve. Manque de flexibilit

    Processeur analogique.

    Cot Bas. Consommation dnergie Basse.

    (haute performance)

    Basse prcision. Manque de flexibilit

    On peut voir que n'importe quel type de processeur flou a ses cts positifs et ngatifs, c'est

    pourquoi nous discuterons brivement tous.

    I.4.2. Processeur Flou Analogique

    Au cours de ces dernires annes, les circuits analogiques ont attir une attention particulire

    Comme tant une bonne solution pour limplmentation des contrleurs flous. Pour des

    applications spcifiques dans lesquelles le nombre dentres et de sorties est faible, il peut savrer

    intressant deffectuer le traitement de faon analogique. En effet, cette faon de procder

    permet une solution qui ncessite un nombre de transistors nettement moins lev que la solution

    numrique. Pour de petits systmes quelques milliers de transistors suffisent.

    14

  • Chapitre I Logique et processeurs flous

    L'un des inconvnients de cette mthode est son manque de flexibilit (voir Tableau I.3). Elle

    convient aux applications avec des rgles d'infrence fixes, et le processeur ne peut s'adapter son

    environnement par des mthodes d'apprentissage.

    Cette implmentation est caractrise par la plus grande vitesse de fonctionnement ainsi que

    la petite consommation d'nergie. Son efficacit fonctionnelle est beaucoup plus importantes que

    celle du numrique en raison de la possibilit dexploitation des petites gammes dappareils

    analogiques pour une grande varit de traitement linaire et non linaire, mais gnralement le

    traitement flou ne ncessite pas une grande prcision, do lutilisation des circuits analogiques

    reste aussi un bon choix.

    L'ensemble du systme flou est divis en deux parties en fonction de leurs activits, qui sont :

    la puce rule pour les infrences floues (FP9000), et la puce defuzzifier pour la dfuzzification

    (FP9001), ces deux divisions fonctionnelles facilitent la configuration du systme [15] [16].

    Le moteur dinfrence flou est implment selon une architecture parallle o les consquents

    de toutes les rgles sont dfinis et programms en interne, agrges par un "ou" analogique et

    combines pour produire une valeur de sortie dfuzzifier. Le traitement interne la fois dans

    FP9000 et FP9001 est effectu dans un mode analogique, mais une interface numrique a t

    introduite dans la dernire version afin de dfinir, modifier (criture) et lire les paramtres de

    chaque rgle floue rapidement.

    La puce Rule se compose dun bloc dantcdents, d'un bloc de consquent et dun bloc

    mmoire de rgles pour stocker lensemble des rgles floues, jusqu' quatre rgles floues peuvent

    tre stockes et traites simultanment.

    Pour dcrire les variables d'entre floues, uniquement les fonctions S et Z sont permises

    comme fonctions dappartenance (figure I.14).

    Figure I.14: Formes standards des Fonctions dappartenances.

    Un codage de trois bits peut fournir sept combinaisons possibles (le code 000 n'est pas

    assign) NL, NM, NS, Z, PS, PM et PL pour la dfinition des valeurs des consquents dans l'univers

    du discours. Le bloc consquent effectue une opration maximum (t-conorm). La mmoire des

    rgles comporte une interface numrique pour la dfinition et l'application des rgles floues, c'est

    une mmoire deux tages se composant de 24 registres de 8 bits.

    15

  • Chapitre I Logique et processeurs flous

    Le bloc de defuzzification accepte des sous-ensemble flous de forme singletons , un de

    chaque consquent. Ces singletons ont pour but daugmenter la vitesse de calcule et de diminuer

    la complexit des circuits. Ils calculent la valeur de sortie crisp output par la mthode du centre

    de gravit. Le contrleur implment avec 13 rgles floues est conu avec ses circuits analogiques

    fonctionnant en mode de tension. Le circuit final est enfin implment en technologie CMOS de

    2.4 microns (figure I.15). [12].

    .

    Figure I.15: Contrleur flou reconfigurable.

    I.4.3. Processeur Numrique

    De nos jours, la plupart des contrleurs flous sont implments comme programmes sous

    forme Software sur les processeurs et les microprocesseurs [16][17].

    Les processeurs numriques sont aujourdhui les plus utiliss, il remplace facilement ceux

    conu sous forme software o le besoin dun traitement rapide est ncessaire. Lexemple d'un tel

    processeur est le FC110-DFP (Digital Fuzzy Processor) de Togai, le FC110 est un processeur flou VLSI

    (Very Large Scale Integration) qui a t fabriqu par Togai InfraLogic en technologie CMOS pour les

    applications temps rel. Larchitecture du FC110-DFP ressemble celle des micro-contrleurs, ce

    qui lui permet dtre programm de la mme faon. Cela signifie que sa programmation repose sur

    un jeu dinstructions en assembleur, la partie qui avantage ce processeur par apport aux autres

    processeurs est la puissance de son unit arithmtique et logique. Le schma bloc du FC110-DFP

    est donn la figure (I.16) [12] [18].

    Figure I.16 : Schma bloc de FC110-DFP.

    16

  • Chapitre I Logique et processeurs flous

    I.4.4. Processeur Numrique Spcialis (Type Co- Processeur)

    La recherche sur l'quilibre entre les performances et le cot a men a dvelopper diffrentes

    architectures avec un appui spcifique, et plusieurs coprocesseurs d'acclration ddis la

    commande floue ont t proposs. Le matriel ddi peut tre considr comme une meilleure

    solution en termes de performance, mais il peut seulement couvrir une partie limite des

    applications. Malgr la basse flexibilit, le matriel spcialis peut reprsenter un choix efficace, en

    particulier pour les applications qui exigent un grand nombre de rgles. Le matriel flou spcifique

    nous permet dans beaucoup de cas d'atteindre un meilleur rapport cot-performances en raison

    de l'exploitation du paralllisme dans le traitement flou et l'introduction des units spciales [18]

    [19].

    Un processeur flou spcialis est habituellement consdr comme un Coprocesseur,

    Lexemple d'un tel processeur est le VY86C570, ce dernier est un co-processeur flou fabriqu par

    Togai InfraLogic en technologie Advanced CMOS. Il est bas sur un coeur 12 bits de technologie

    FCA (Fuzzy Computational Acceleration). Le nombre des entres, le nombre des sorties et le

    nombre des rgles floues (jusqu 200 rgles) sont limits par la taille de 4 Kmots de 12 bits dune

    mmoire interne RB (Rule Base). La mmoire RB est accessible par le processeur hte pour le

    chargement du projet flou. Pour des projets flous plus importants (plus de 200 rgles), une

    mmoire externe (de taille 64 K mots de 12 bits maximum) peut tre ajoute. Cela permet

    daugmenter le nombre des entres et sorties jusqu 1024 et le nombre de rgles plus de 1000.

    Le VY86C570 fonctionne jusqu 20 Mhz ce qui permet deffectuer lvaluation dun nombre

    important de rgles pouvant atteindre 800,000 rgles par seconde.

    Le VY86C570 est capable dexcuter de simples calculs flous aux trs complexes systmes avec

    des vitesses trs leves, La figure I.17 donne le schma bloc du VY86C570.

    Figure I.17: schma bloc du VY86C570.

    Exemple :

    Le tableau I.4 prsente quelques caractristiques relles des deux processeurs flous, un d'une

    conception japonaise qui est le FP-3000 (processeur flou de nouvelle gnration de grande vitesse,

    17

  • Chapitre I Logique et processeurs flous

    appliqu dans diffrents produits d'Omron), et un dune conception europenne qui est le

    WARP (Weight Associative Rule Processor) par SGS-Thomson.

    Tableau I.4 : Caractristique principales de certains processeurs flous.

    Caractristiques principales FP-3000, Omron WARP, SGS-Thompson

    - Nb de rgles traitant les Entres

    - Nb de rgles traitant les Sorties

    - Nb de Fonctions

    dappartenance possible pour

    chaque entre.

    - Nb de Fonctions

    dappartenance possible pour

    chaque sortie

    - Nb de Forme de Fonction

    dappartenance.

    - Nb de rgles

    - Temps de traitement

    - Rsolution de donnes

    8

    4

    7

    7

    4 Formes

    - Single mode : 29

    - Expanded mode: 128/groupe

    avec 3 groupes.

    - 20 Rgles avec 5 E et 2 S

    avec la mthode du

    dfuzzification du centre de

    gravit, le temps est valu

    650 s

    - Unsigned /12 bits

    16

    16

    16

    128

    Toutes les formes

    Jusqu 256

    32 Rgles avec

    5 E et 1 S, le temps est

    valu 1.85 s

    ( 1.5 MFLIPS)

    8 bits

    I.5. Performances des contrleurs flous

    Les performances et la rapidit dun systme flou peuvent tre mesures par les paramtres

    suivants :

    Le nombre de rgles par seconde FLIPS (Fuzzy Logic Inference per Second). Le nombre de sorties par seconde. Le temps de rponse du systme reprsentant la priode de la commande.

    I.6. Choix dimplmentation

    Limplmentation matrielle de la logique floue peut seffectuer de plusieurs faons :

    Les composants de type FPLA (Fuzzy Programmable Logic Array). Les tables de transcodage (look-up tables). Les microcontrleurs classiques. Les microcontrleurs contenant, en plus des instructions classiques, des instructions

    spciales concernant la logique floue.

    Les composants flous de type ASIC (Application Specific IC) capables de fonctionner sans un processeur hte.

    18

  • Chapitre I Logique et processeurs flous

    Les processeurs ou coprocesseurs flous numriques. Les processeurs ou coprocesseurs flous analogiques.

    I.7. Contraintes dimplmentation

    Le choix dune solution particulire dpend de plusieurs paramtres :

    Le cot de limplmentation. La simplicit de la ralisation. La structure et la complexit du projet flou utilis dans lapplication. La contrainte de rapidit (dpendant du temps de rponse de lapplication).

    Le choix repose gnralement sur un compromis entre les paramtres prcdents. Par

    exemple, pour une application floue ne ncessitant pas une frquence leve de commande, une

    solution base sur un micro-contrleur classique est idale vu le cot bas de sa ralisation. Par

    contre, si cette application ncessite une frquence leve de commande, cette solution nest plus

    valable. Dans ce cas, cest la simplicit de lapplication floue qui joue le rle important. Si

    lapplication est simple, une solution de type tables de transcodage est possible, sinon

    lutilisation dun processeur flou ddi ou un composant ASIC devient invitable. Cest alors le cot

    et la possibilit de la ralisation qui vont guider le choix final.

    I.8.Conclusion

    Dans ce chapitre, nous avons explor les solutions matrielles possibles pour raliser un

    composant flou.

    Selon les techniques de conception, les contrleurs peuvent tre classs en deux catgories :

    numrique et analogique, l'approche numrique fournit une grande facilit de conception o les

    processeurs flous numriques offrent une plus grande flexibilit de configuration et de

    programmation. Leur cot est encore assez lev et leur rapidit est encore limite par la

    dfuzzification. Les processeurs flous analogiques exploitent directement les proprits des

    lments de base de l'lectronique. Ils sont de ce fait plus compacts et trs rapides, mais

    manquent de flexibilit (inconvnient majeur).

    19

  • CHAPITRE II ________________________________________________________________________

    Test des systmes lectroniques

  • Chapitre II Test des systmes lectroniques

    II.1. Introduction

    II.1.1. Dfinitions

    Le test est le processus qui permet de dterminer si le circuit est correct ou dfectueux. Un

    circuit peut tre dfectueux parce que soit il ne rpond pas aux spcifications du cahier des

    charges suite aux erreurs de conception (test fonctionnel), soit il ne correspond pas au circuit

    conu donc il y'a erreur de fabrication d un dfaut physique et on parlera alors de test structurel

    [20].

    Test Fonctionnel : Son but est de dterminer si le circuit fabriqu ralise bien les fonctions

    dfinies dans le cahier des charges. Ce test permet de vrifier le comportement du circuit en

    prsence derreur afin den modifier la conception du circuit.

    Test Structurel : Le but est de dterminer si le circuit fabriqu ne prsente pas de dfauts

    physiques [21]. On distingue trois types de ce test :

    Test de Continuit : Pour dtecter les dfauts grossiers lis la continuit. Test Logique : Test numrique des fonctions du circuit.

    (Ce test exploite les modles de faute).

    Test paramtrique (Caractrisation) : il est utile pour la dtermination de paramtres lectriques et permet de dterminer les limites de fonctionnement du circuit. Le caractre

    analogique de ce test est dlicat, lent et couteux.

    II.1.2. Les diffrentes phases de test :

    Les diffrentes phases de test sont donnes ci-dessous

    Test sur Wafer (Dfauts dus au processus de fabrication). Test du circuit encapsul (Dfaut dus aux processus dencapsulation). Test du circuit dans la carte. Test de la carte dans le systme.

    II.1.3. Cot dun circuit dfectueux [22]

    La figure II.1 montre le cot des oprations de test durant la vie dun circuit :

    Figure II.1: Cot dun circuit dfectueux

    20

  • Chapitre II Test des systmes lectroniques

    II.1.4. Choix des Vecteurs de Test

    La production des vecteurs de test est une tape importante du processus du test. Les

    techniques de gnration sont :

    Vecteurs Exhaustifs (Tous les tests possibles). Vecteurs Alatoires. Vecteurs Fonctionnels (Les mmes vecteurs appliqus dans la phase de conception). Vecteurs de Test dpendant dun modle de fautes.

    II.1.5. Techniques de Test Utilises [23]

    Elles se divisent en plusieurs groupes :

    Utilisation de la simulation de fautes avec les vecteurs de test fonctionnels Utilisation dun gnrateur automatique de vecteurs de test Utilisation des techniques de conception en vue de test DFT, Afin damliorer la testabilit

    du circuit.

    La technique de test dpend essentiellement de la phase dapplication du test proprement dit.

    Figure II.2: Fabrication des Circuits.

    II.2. Test Industriel

    II.2.1. Dfinition

    Ce test consiste en lapplication de vecteurs de test sur les entres dun circuit sous test (DUT)

    et den analyser les sorties, afin de dtecter les dfauts ventuels de fabrication. Les types de test

    industriel sont:

    Test Fonctionnel: ce test vrifie les fonctionnalits logiques du circuit. Test de production (Fabrication ou Structurel): test des dfauts physiques du circuit. Test de caractrisation: pour dterminer les limites fonctionnelles du circuit, il doit tre

    effectu sur plusieurs circuits et plusieurs lots pour considrer les rsultats statiquement

    valides.

    21

  • Chapitre II Test des systmes lectroniques

    II.2.2. Phases de test

    Trois principales phases sont gnralement considres :

    Phase de conception

    Cette tape comprend :

    1. Modlisation. 2. Simulation. 3. Synthse. 4. Analyse des dlais. 5. Placement routage. 6. Gnration de test de production (DFT).

    Phase de prototypage

    Pendant cette phase, les tests cibls sont :

    1. Test de spcification (Test fonctionnel). 2. Test de caractrisation. 3. Test Pire-Cas "Worst-case".

    Phase de production :

    Les dfauts de fabrication sont dtects pendant cette phase en effectuant les tests suivants :

    1. Test de continuit. 2. Test structurel. 3. Test de caractrisation (Des chantillons). 4. Test sur Wafer. 5. Test aprs encapsulation.

    Figure II.3: Test de production.

    II.2.3. Plan de Test

    Le plan de test est la liste des tests et des procdures effectuer pour vrifier la qualit du

    circuit sous le Test (DUT).

    22

  • Chapitre II Test des systmes lectroniques

    II.2.4. Equipement de test [20]

    Les lments exploiter pour appliquer un test sont :

    Testeur: Cest la machine qui permet de gnrer les vecteurs et de comparer les rsultats de test.

    Wafer Prober: Cest la machine robotise qui permet de manipuler et de placer les "dies" sous des sondes connectes au testeur.

    Handler: Cest la machine robotise qui manipule les circuits encapsuls pour le testeur. PIB (Probe Interface Board): Cest la carte interface entre le testeur et les sondes. DIB (Device Interface Board): Cest la carte interface entre le testeur et le circuit intgr

    encapsul.

    II.2.5. Analyse des donnes de test

    Cest le processus par lequel on examine le rsultat de test. Cest une opration fondamentale

    car sans lanalyse des donnes relatives au test il serait difficile de considrer toute volution

    II.3. Modlisation des dfauts physiques

    II.3.1. Introduction

    Gnration des tests Application des tests

    Figure II.4: Test des Circuits.

    Pourquoi les modles de fautes :

    La modlisation des dfauts physiques en tats logiques sert rduire la complexit du test.

    Modliser les dfauts physiques au niveau comportemental permettra aussi deffectuer des tests

    trs tt dans la phase de conception dun circuit (rduire le Time To Market) (Figure II.4). Il ya une

    indpendance vis vis des technologies utilises [1][2].

    Dfinitions

    Dfaut : pannes physiques qui affectent le circuit

    Fautes (Pannes) : reprsentation des dfauts au niveau logique selon un modle de fautes.

    23

  • Chapitre II Test des systmes lectroniques

    Modle de Fautes : Modles utiliss pour reprsenter les dfauts physiques au niveau logique

    dans le but de faire des simulations.

    II.3.2. Types de dfauts Physiques

    Il existe plusieurs types de dfauts :

    Dfauts catastrophiques : (CC, CO). Dfauts paramtriques : Dviation dun paramtre en dhors des spcifications. Dfauts permanents : dfauts toujours prsents. Dfauts temporaires : dfauts prsents sous certaines conditions.

    II.3.3. Modles de fautes utiliss

    Les modles les plus utiliss sont :

    Modle de collages "Stuck-at". Modle de collages au niveau de transistor. Modle de court-circuit "Bridging Faults". Modle de circuit-Ouvert "Stuck open Faults". Modle des dfauts de dlais. Modle de fautes spcifique aux mmoires. Modle de fautes pour les circuits configurables.

    II.3.4. Les fautes de collages multiples

    Cest le mme modle que pour les collages, deux ou plusieurs signaux peuvent tre colls au

    mme temps, la technique dite IFA Inductive faulte Analysis ou extraction Inductive des

    fautes est la technique qui permet dextraire les fautes les plus probables dun circuit partir de

    son Layout.

    II.4. Simulation de Fautes

    II.4.1. Description [2]

    La simulation de fautes permet de modliser et de simuler le circuit avec les fautes (Circuit

    fautif) dans le but de dterminer le taux de couverture (TC), la gnration du dictionnaire des

    fautes et de rduire le nombre de vecteurs de test ncessaire pour la gnration automatique du

    test.

    24

  • Chapitre II Test des systmes lectroniques

    Figure II.5: Test des circuits - Simulation de fautes.

    II.4.2. Simulation logique

    Cest le programme qui permet de modliser et de simuler le circuit tester (DUT : Divice

    Under Test), il permet donc de vrifier les spcifications du circuit, et dvaluer dautres

    alternatives de conception, et il permet aussi de rduire le temps de conception (figure II.5).

    a. Niveaux de simulation Plusieurs niveaux de simulation sont possibles, le niveau comportemental ou fonctionnel et

    le niveau structurel sont les plus exploits.

    b. Modlisation fonctionnelle des portes logiques Cette opration utilise les tables de vrit, les BDD (Binary Decision Diagram), la table

    dtats et les fonctions.

    II.4.3. Technique de Simulation Logique

    Plusieurs techniques sont dveloppes. Les plus utilises sont :

    Simulation compile Simulation a vnements dirigs

    II.4.4. Algorithmes de simulation de fautes

    Ces algorithmes permettent de dterminer toutes les fautes dtectables par chaque vecteur

    de test. [1]

    25

  • Chapitre II Test des systmes lectroniques

    II.5. Gnration automatique des vecteurs de test ATPG - Automatic Test

    Pattern Generation

    II.5.1. Description

    Cest le programme qui permet de dterminer des vecteurs de test spcifiques pour dtecter

    des fautes donnes, donc une qualit de vecteur de test amliore et un cot de test rduit (voir

    figure II.5) [1][20].

    II.5.2. Mthodes de gnration

    Plusieurs mthodes de gnration de vecteurs de test peuvent tre cites :

    1. Gnration manuelle: Les vecteurs de test sont crits manuellement (expert). 2. Gnration pseudo-alatoire: les vecteurs de test sont choisis alatoirement. 3. Gnration exhaustive: Utilisation de tous les vecteurs de test possibles. 4. Gnration dterministe (automatique): pour chaque faute non dtecte on gnre

    un vecteur de test qui la dtecte.

    On calcule le taux de couverture avec un simulateur de fautes. Lavantage cest que le taux de

    couverture est maximum avec un cot minimum, par contre son inconvnient rside dans la

    complexit de son algorithme.

    II.5.3. Dtection de fautes

    Trouver un vecteur de test T qui dtecte la faute F revient trouver le vecteur de test T qui:

    1. Active la faute F partir des entres primaires (PIs). 2. Propage la faute F jusquaux sorties primaires (POs).

    a. Activation des fautes Cest le processus qui permet de ramener le circuit dans ltat o la faute produit une erreur

    dans le circuit, pour le modle des collages, la valeur oppose du collage sur le signal en question

    est considre.

    b. Propagation des fautes Cest le processus qui permet de propager la faute travers toutes les portes du circuit

    jusquaux sorties primaires.

    Dtection de fautes = activation + propagation

    II.5.4. Algorithme pour la gnration dterministe [24]

    Il existe plusieurs algorithmes dATPG :

    Algorithme D. Algorithme PODEM Path Oriented DEcision Making. Algorithme FAN.

    26

  • Chapitre II Test des systmes lectroniques

    II.5.5. Mesure de testabilit

    Les coefficients quon affecte un nud pour quantifier la difficult le tester sont de trois

    types :

    a) Contrlabilit : Quantifie la difficult contrler le signal. b) Observabilit : Quantifie la difficult propager le signal. c) Testabilit : Quantifie la difficult tester le signal.

    II.6. Conception en Vue de Test (DFT)

    II.6.1. Descriptions

    Cest le processus qui intgre la testabilit du circuit dans la phase de conception, par lajout

    de matriel et la modification de la conception du circuit dans le but damliorer la testabilit

    (mthodes : ad hoc, Scan, Bist, JTAG) [2][24].

    Figure II.6: Reprsentation dun circuit squentiel.

    La DFT occupe une place importante dans la conception des circuits intgrs pour les raisons

    suivantes :

    Amliore le niveau de qualit des circuits (Augmenter le TC). Facilite le test des circuits complexes. Diminue le cot test en diminuant le cot de gnration et dapplication du test. Diminue le temps de dveloppement des tests (Rduire le TTM).

    II.6.2. Mthode de DFT [25]

    Il nexiste pas une mthodologie unique pour rsoudre tous les problmes de test, comme il

    nexiste pas de technique valable pour tous les circuits, par contre il existe deux familles de

    techniques de DFT savoir les mthodes ad hoc et les mthodes structures (Chemin de Scan,

    Boundary-Scan, BIST), la description de ces dernires mthodes est donne ci-dessous.

    27

  • Chapitre II Test des systmes lectroniques

    II.6.2.1. Chemin de test Scan Path

    a. Description

    Cest la mthode qui permet de rendre une machine tats finies FSM testable en

    contrlant et observant les tats internes de la machine.

    La technique du Scan path consiste transformer un circuit squentiel ( Figure II.9) en un

    circuit pseudo-combinatoire( Figure II.10). Le circuit est donc reconfigur afin de le rendre pseudo

    combinatoire, cest dire combinatoire lorsque ncessaire. Le test des circuits combinatoires

    est bien moins complexe que celui des circuits squentiels. Cette technique permet donc de

    transformer le problme afin de le simplifier. Ainsi un circuit scann prsente deux modes

    de fonctionnement : un mode de fonctionnement normal et un mode de test. Dans le mode

    fonctionnel, le circuit fonctionne normalement alors quen mode de test toutes les bascules

    du circuit sont connectes pour former un long registre dcalage [1][2][24].

    Pourquoi le Scan ?

    Limitation de la technique des points de test (Nombre levs de Pins additionnels dentres sorties).

    Complexit des circuits squentiels. Ncessite dinitialiser les circuits. ATPG complexe et coteux. Faible taux de couverture.

    Comment ?

    Chaque lment mmoire du circuit est modifi pour pouvoir le configurer en mode dcalage shift register .

    Le mode dcalage est utilis pour contrler et observer le contenu des lments mmoires contrler et observer les tats .

    Avantages :

    Le problme de test des circuits squentiels devient combinatoire (utilisation de lATPG combinatoire).

    Amlioration de la testabilit des circuits squentiels (Qualit : TC).

    Inconvnients :

    Les additifs sont pondrs en termes de:

    Cot. Surface additionnelle (Mux et routage). Pins additionnels (Pis/Pos). Dgradation de performances (Dlai de propagation). Augmentation du temps dapplication des tests (Plusieurs cycle dhorloge pour un

    vecteur de test).

    28

  • Chapitre II Test des systmes lectroniques

    b. Fonctionnement du Scan

    La structure gnrale dun circuit squentiel sous forme de machine dtats [26].

    Figure II.7: Structure gnrale dun circuit squentiel.

    Le circuit squentiel est transform en circuit combinatoire :

    Chanage des bascules (Elments mmoires). Chaque entre de bascule est considre comme une sortie primaire. Chaque sortie de bascule est considre comme une entre primaire.

    Le test du circuit est effectu en deux phases :

    Test de bascules chanes. Test de la partie combinatoire.

    Figure II.8: Structure de la technique Scan Path.

    29

  • Chapitre II Test des systmes lectroniques

    c. Modes de Scan

    Les diffrents modes de Scan sont

    - Scan complet. - Scan parallle. - Scan partiel. - Scan en mode de reconfiguration.

    II.6.2.2. Boundary scan

    a. description

    La technique du Scan path tant lorigine de la mthode du boundary scan (BS),

    utilise la notion de chemin de balayage tant pour lobservabilit que pour la contrlabilit des

    points internes dun circuit squentiel. Cest dure que les bascules du circuit sont relies en

    registre dcalage pour permettre lopration de dcalage des donnes en vue de linjection de

    vecteurs et de la rcupration de rponses aux squences de test appliques [1][4].

    La complexit des circuits intgrs, et la miniaturisation des cartes lectroniques limitent

    l'accs aux nuds internes des circuits et il y a eu recours la technique Boundary scan. Le

    standard IEEE 1149.1 explique la technique Boundary scan pour le test de cartes [24][27].

    Figure II.9: Carte "boundary scan".

    La figure II.9 montre l'utilisation de la technique du "boundary scan", on remarquera que pour

    chaque broche une cellule "boundary scan" est rajoute. De manire semblable la technique du

    "scan path", toutes les cellules BS seront connectes en srie pour former dans un premier temps,

    le chemin de balayage du circuit et, ensuite, le chemin de balayage de la carte. Il devient donc

    possible d'accder aux donnes du test par l'intermdiaire de broches d'entres et de sorties BS

    tant au niveau des circuits qu'au niveau de la carte.

    30

  • Chapitre II Test des systmes lectroniques

    Figure II.10 : Architecture gnrale dun circuit Boundary Scan.

    Les figures II.10 et figure II.11 montrent larchitecture gnrale de la norme IEEE 1149 [28].

    Cette architecture comprend un registre d'instruction, un registre bypass un registre boundary

    scan BSR (en gris), des registres de donnes optionnels et une interface de test connue sous le nom

    de TAP. Le BSR (Boundary Scan Register) est une srie de cellules reliant l'entre la sortie du

    circuit. Un chemin de balayage est structur entre TDI et TDO. Cette architecture autorise le TAP

    choisir de dcaler les donnes travers les deux types de scan selon quelles soient instructions ou

    donnes.

    31

  • Chapitre II Test des systmes lectroniques

    Figure II.11 : La circuiterie du Boundary Scan.

    b. Cellule boundary scan :

    La figure II.12 montre un exemple de cellule BS ; cette cellule opre selon diffrents modes :

    Mode normal : Mode_control = 0 et les valeurs passent de IN OUT.

    Mode de Scan : Les cellules du boundary scan sont connectes pour raliser le registre de boundary scan. La premire cellule est alimente par TDI et la dernire cellule

    fournit les informations TDO. Dans ce mode ShiftDR = 1 et les impulsions dhorloges

    sont appliques clockDR.

    Mode de capture : Avec ShiftDR = 0, les donnes prsentes sur IN peuvent tre captures dans le registre scan chaque top dhorloge sur ClockDR.

    Mode de mise jour : Une fois une valeur est stocke dans QA par scan ou par capture, elle peut tre applique sur OUT en positionnant Mode_control 1 et en appliquant un

    top dhorloge sur UpdateDR (Voir figureII.12).

    32

  • Chapitre II Test des systmes lectroniques

    Figure II.12 : Exemple de cellule boundary scan

    c. Les diffrents modes de test au niveau carte [29] :

    La disponibilit de ces cellules au long du primtre du circuit fait qu'il est possible de raliser

    trois types de test diffrents au niveau de la carte: le test externe, le test interne et le test

    d'chantillonnage. Ces trois tests sont dcrits ci-dessous:

    Le test externe permet de tester les interconnexions entre les circuits supportant la norme

    1149 et ventuellement de la logique externe. Dans ce mode, les vecteurs de test sont fournis par

    les cellules BS de l'interface de sortie des circuits et capturs par les cellules BS de l'interface

    d'entre des circuits.

    Le test interne permet dobtenir une contrlabilit et une observabilit quasi compltes des

    circuits supportant la norme IEEE 1149. La logique interne du circuit est commande par les

    cellules dentre du BS et les rponses sont observes par les cellules de sortie BS. Le circuit peut

    aussi contenir des dispositifs de test interne et/ou des possibilits de test intgr ; et dans ce cas,

    les oprations de test interne sont effectues durant ce mode.

    Le troisime type de test est Le test par chantillonnage. Il permet de capter la vole des

    donnes en entre et en sortie des circuits. Ce test n'affecte pas le fonctionnement du systme, il

    permet de vrifier la vitesse d'opration normale du systme les interactions et les performances

    dynamiques des diverses parties qui composent la carte.

    d. Le port TAP et son contrleur [30]:

    Une carte conue base du standard BS IEEE 1149.1 contient un bus de test "TAP : test access

    port" (figure II.11) constitu de 4 signaux au minimum (un cinquime signal peut tre utilis pour

    initialiser la circuiterie de test).

    TDI (Serial Test Data Input) : entre srie d'instructions et de donnes de test;

    TDO (Serial Test Data Output) : sortie srie d'instructions et de donnes de test. Il s'agit d'une

    broche trois tats commande par le signal ENABLE;

    TCK (Test ClocK) : horloge de test, indpendante de l'horloge du systme (SCK);

    TMS (Test Mode Select) : signal d'ordonnancement d'tat du contrleur TAP.

    33

  • Chapitre II Test des systmes lectroniques

    TRST (Test ReSeT input) : signal de reset asynchrone (optionnel).

    Le TAP est une machine tats finis dont les signaux TMS et TCK sont les entres et les signaux

    de contrle internes sont les sorties (Figure II.13)(Figure II.14). Le diagramme d'tats de ce

    contrleur comporte 16 tats comme le montre la Figure II.13.

    Figure II.13 : Diagramme d'tats du contrleur TAP.

    34

  • Chapitre II Test des systmes lectroniques

    Figure II.14: Interconnexions du contrleur TAP

    e. Les registres :

    Le registre d'instruction :

    Ce registre est utilis pour spcifier les oprations excuter (figure II.15), et la slection des

    registres de donnes. Au dbut du cycle de dcalage dune instruction, il sera charg avec l'tat du

    test prcdent. Ensuite, cet tat sera dcal vers TDO en mme temps qu'arrivera la nouvelle

    instruction par TDI.

    Figure II.15: Le registre d'instruction.

    Il est compos au moins de deux bits, les deux premiers bits qui sont "01"exploits pour

    dtecter des dfauts lors du dcalage dans le chemin de balayage de la carte.

    35

  • Chapitre II Test des systmes lectroniques

    Les registres de donnes :

    Registre boundary scan : il est constitu d'un 'enchanement de plusieurs cellules BS chacune

    connecte une broche de l'interface d'entre ou de sortie du circuit. Ces cellules BS peuvent tre

    connectes des broches de donnes, de contrle ou mme d'horloge.

    Registre bypass : C'est un registre de dviation compos d'un bit, qui relie directement TDI

    TDO si on veut exclure un circuit de la carte lors du test.

    Registre d'identification (optionnel) : il est dfini par la norme IEEE Std 1149.1 pour identifier le

    fabriquant et d'autres informations spcifiques au circuit (figure II.18).

    Les registres utilisateurs (optionnels) : Les registres de l'utilisateur sont des registres de

    donnes spcifiques permettant l'accs toutes les ressources de test et de logique interne du

    circuit. Ces ressources peuvent tre un "scan path" interne ou des registres du type autotest

    intgr ("built-in self-test"). Mis part les dcalages, toute autre opration sur ces registres doit

    passer par l'tat "Run-Test/Idle" du contrleur TAP.

    II.6.2.3. La technique BIST Built In Self Test

    a. Description

    Le test dun circuit ncessite lapplication de squences de test sa logique interne et

    lobservation et lanalyse des rponses obtenues. Des techniques connues sous le nom de test

    intgr ont ts proposes afin dinclure directement dans le circuit toutes ou parties des fonctions

    ralises par le testeur (figure II.17).

    36

    Identificateur du fabriquant 11-1 bits

    1

    LSB MSB

    Version 31-28 bits

    N de la pice 27-12 bits

    Fixe

    Figure II.16: Structure du registre d'identification

    Unit de contrle de test

    Circuit sous test

    G

    n

    rate

    ur

    de

    ve

    cte

    ur

    de

    te

    st

    An

    aly

    seu

    r d

    e s

    ign

    atu

    re

    Figure II.17: Schma de principe dune structure test intgr

  • Chapitre II Test des systmes lectroniques

    Dune manire gnrale, les diffrentes architectures de test intgr mettent en uvre un

    gnrateur de vecteurs de test (GVT), un analyseur de la rponse (subdivis en un compacteur (AS)

    et un comparateur), et de la logique de contrle. Ces diffrents modules sont ajouts la logique

    fonctionnelle comme lments additionnels qui ne contribuent pas lexcution de sa fonction

    mais exclusivement pour des fins de test [1] [24].

    Deux formes de structure de BIST existent l'une srie, et l'autre parallle (figure II.18).

    Figure II.18: Le test intgr parallle

    b. Gnration de vecteurs de test [2]

    Les techniques de gnration intgres de vecteurs dpendent naturellement de lapproche

    adopte pour le test du CI : pseudoalatoire, exhaustive (pseudoexhaustive), dterministe ou

    mixte (combinant alatoire et dterministe).

    Avec le test pseudoalatoire, le taux de couverture est fonction de la longueur de la

    squence applique. Plus la squence applique est longue, plus son taux de couverture

    sapproche du maximum, la longueur ncessaire pour l'atteindre est lie au circuit sous test.

    c. Le LFSR (Linear Feedback Shift Register)

    Un LFSR est un registre dcalage, dont quelques sorties sont combines en une configuration

    de XOR pour former un mcanisme de rtroaction. Un LFSR peut tre form en plaant des OU-

    exclusifs aux sorties de deux ou plusieurs bascules D, et de rinjecter le signal dans l'entre des

    bascules (figure II.19).

    De tels circuits sont cycliques du fait que si on agit sur le signal dhorloge plusieurs

    reprises ils parcourent une squence dtats fixe.

    37

  • Chapitre II Test des systmes lectroniques

    Figure II.19 : Exemples de LFSR.

    La gnration de squences de vecteurs alatoires seffectue en utilisant des LFSR

    autonomes dont la forme la plus gnrale est reprsente la figureII.20, les constantes

    binaires "ci" impliquent la prsence (ci = 1) ou labsence (ci = 0) de connexions.

    Une squence de nombre a0, a1, ..., am, ... peut tre associe un polynme appel

    fonction gnratrice G(x) par la relation:

    G(x) = a0 +a1x +a2x2 + . . . . . + amxm +. . . . .

    38

    a. LFSR XOR externe.

    b. LFSR XOR interne.

    Figure II.20: Les diffrents types de LFSR

  • Chapitre II Test des systmes lectroniques

    Exemple :

    V1 V2 v3 V4 v5 v6 v7 v8 v9 v10 v11 v12 v13 v14 v15

    Q0 1 0 0 0 1 0 0 1 1 0 1 0 1 1 1

    Q1 0 0 0 1 0 0 1 1 0 1 0 1 1 1 1

    Q2 0 0 1 0 0 1 1 0 1 0 1 1 1 1 0

    Q3 0 1 0 0 1 1 0 1 0 1 1 1 1 0 0

    Figure II.21: Exemple de LFSR quatre tages

    Caractristique d'un LFSR :

    Si ltat initial dun LFSR est a-1 = a-2 = ... = a-(n1) = 0 et a-n = 1, alors la squence {am} du LFSR est priodique avec une priode gale k tel que P(x) divise (1-x

    k).

    Si la squence gnre par un LFSR n tages est de longueur 2n1, elle est appele squence de longueur maximum.

    Le polynme caractristique associ une squence de longueur maximum est appel polynme primitif.

    Un polynme irrductible est un polynme qui ne peut tre factoris. Un polynme irrductible satisfait les deux conditions suivantes :

    o il a un nombre impair de termes (le terme 1 inclus). o si il est de degr suprieur 3 alors P(x) doit se diviser en (1+xk), avec k=2n1.

    Un polynme primitif est irrductible, si le plus petit entier positif k qui permet au polynme de se diviser en 1+x

    k est tel que k=2n1 avec n degr du polynme.

    LFSR modifi :

    On peut gnrer les vecteurs de test exhaustivement en utilisant un LFSR de priode

    maximum modifi de manire pouvoir atteindre l'tat nul (figure II.22).

    Figure II.22: LFSR modifi

    d. Analyse de signature [20]:

    La dtection d'une faute ncessite la comparaison des sorties du circuit sous test avec les

    rponses de circuit exempt d'erreurs, pour cela il faut rduire l'information traiter. Une

    multitude de techniques de compression existe, dont une seule peut satisfaire les contraintes

    39

    V1 V2 v3 V4 v5 v6 v7 v8 v9 v10 v11 v12 v13 v14 v15 v16

    Q0 1 0 0 0 0 1 0 0 1 1 0 1 0 1 1 1

    Q1 0 0 0 0 1 0 0 1 1 0 1 0 1 1 1 1

    Q2 0 0 0 1 0 0 1 1 0 1 0 1 1 1 1 0

    Q3 0 0 1 0 0 1 1 0 1 0 1 1 1 1 0 0

  • Chapitre II Test des systmes lectroniques

    imposes par le test avec une probabilit de masquage 12

    12m

    nm

    (n nombre de bascule et m-1 le

    degr du polynme caractristique).Cette technique est base sur la division polynomiale. Une

    squence d'information correspondant un polynme Z(x) est comprime grce un autre

    polynme P(x). Le rsultat (le quotient ou le reste) de cette division est appel signature.

    Compression srie :

    C'est un LFSR, auquel on ajoute une entre qui reprsente la sortie d'un circuit sous test

    (figure II.23).

    Figure II.23: Exemple d'un analyseur de signature

    Compression parallle MISA (Multiple Input Signature Analyser)

    Lorsqu'on veut analyser plusieurs sorties ou entres d'un circuit en mme temps, il est

    intressant de faire de la compaction parallle, dans ce cas le circuit utilis est un LSFR entres

    parallles (MISR : Multiple Input Shift Register), (figure II.24).

    La structure du MISR est identique celle du LSFR sauf qu'elle accepte plusieurs entres

    analyser. Cette structure permet la compression simultane de plusieurs squences de sortie

    diffrentes du circuit sous test.

    L'application d'une fentre de signature permet de limiter le nombre de bits de la donne qu'il

    faut prendre en considration durant la compaction. En effet deux signaux "START" et

    "stop"(dpart et arrt) permettent respectivement l'ouverture et la fermeture de cette fentre.

    Figure II.24: Analyseur de signature parallle.

    40

  • Chapitre II Test des systmes lectroniques

    Association Boundary scan BIST

    Dans cette technique les cellules BS sont remplaces par des lments appels "template"

    capables d'tre configurs en cellules BS, en plus les lments adjacents aux PINs d'entres

    forment un registre pouvant tre configur en PRPG (Gnrateur de vecteurs de test pseudo-

    alatoire) et Les lments de sortie peuvent tre configurs en MISR ou en LFSR (figure II.25).

    Figure II.25 : Modle structurel pour BIST avec BS

    La premire tape dans la procdure du test est de configurer le registre d'entre comme

    PRPG capable de gnrer 2s-1

    squences de s bits (o s est le nombre de cellules d'entre).La

    squence de test chaque moment est de r = (n + m) bits, les n premiers bits sont les entres

    primaires du circuit tandis que les m derniers bits sont le rsultat du SCAN-IN du contenu des

    dernires bascules du gnrateur aux m bits du registre scan. Les rponses des sorties primaires

    sont appliques au registre de sortie qui est configur en MISR. Le contenu du registre scan sera

    dcal vers le registre de sortie configur cette fois en LFSR, dans le mme temps le gnrateur

    dcale les nouveaux m bits dans le registre scan, aprs ceci, un nouveau cycle de test commence.

    Finalement la signature est observe au niveau du connecteur pour comparaison et diagnostic.

    II.7. conclusion

    Nous avons prsent dans ce chapitre un bref aperu sur les diffrentes techniques de

    conception en vue de test DFT. Les mthodes les plus employes actuellement sont celles de

    balayage avec le Scan path, le boundary Scan et lauto test Bist. Lintgration toujours pousse a

    fait que la tendance est focalise sur lintgration du test au sein des circuits pour accomplir de

    meilleures testabilits.

    41

  • CHAPITRE III ________________________________________________________________________

    Conception dun contrleur flou testable

  • Chapitre III Conception dun contrleur flou testable

    III. 1. Introduction

    Il sagit de concevoir un contrleur flou testable implant sur un FPGA en utilisant une

    plateforme de dveloppement exploitant le langage de description matriel VHDL [31] [32].

    Le contrleur tudi dans ce travail est bas en partie sur larchitecture dveloppe par A.

    Gabrielli dans [33][34][35] o nous avons apport les modifications conformment aux consignes

    inscrites dans le cahier des charges.

    Les tapes suivies pour la concrtisation de notre circuit sont dfinies ci-dessous:

    Dveloppement d'un programme VHDL rpondant aux exigences du cahier de charge sous une plate forme de Xilinx synthtisant le contrleur et vrification de son fonctionnement.

    Etude et mthode d'insertion d'un mcanisme de test au contrleur au niveau comportemental.

    Les spcifications du contrleur concevoir sont :

    Le contrleur doit satisfaire les rgles de "Design for test" [2]. Il doit assurer une flexibilit et une lisibilit de sa description fonctionnelle, et son

    architecture doit tre adaptable et compatible aux applications du contrle par la logique

    floue.

    III. 2. Conception dun Contrleur flou - IP Soft

    III. 2. 1. Langage et outils de conception

    Le choix dun langage spcifique est gnralement li plusieurs conditions, au niveau

    dabstraction et au champ dapplication. Il permet dexprimenter et de matrialiser les diffrentes

    ides pour une exploitation future. Le langage que nous allons choisir doit ncessairement

    permettre de faire des descriptions de haut niveau en plus des descriptions structurelles. Ainsi,

    notre choix sest port sur le VHDL qui permet de dcrire le