Département Informatique Logique combinatoire & Logique séquentielle Laurent JEANPIERRE D’après le cours de Pascal FOUGERAY IUT de CAEN – Campus 3

Département Informatique

Logique combinatoire & Logique séquentielle

Laurent JEANPIERRE <[email protected]>

D’après le cours de Pascal FOUGERAY

IUT de CAEN – Campus 3

Département Informatique 2

Contenu du cours

Logique combinatoire Comparateur Additionneur Décodeur Multiplexeur UAL

Logique séquentielle Bascules Compteurs Registres


Circuit logique combinatoire

Circuit logique Portes logiques Algèbre de Boole

Les sorties ne dépendent que des entrées

Se lit « de gauche à droite »(Pas de boucles)


Contenu du cours




Le comparateur

Compare 2 mots binairesS = 1 si identiquesS = 0 si différents


Contenu du cours




Le demi-additionneur

Somme de 2 bits

X+ Y= R S

X Y R S

0 0 0 0

0 1 0 1

1 0 0 1

1 1 1 0

R


L’additionneur complet ½ additionneur : pas de retenue propagée On décompose X+Y + Rp = (R1S1) + Rp = R1(S1+Rp) = RfSf

Entrées X + Y S1 + Rp Final

X Y Rp R1 S1 R2 S2 Rf Sf

0 0 0 0 0 0 0 0 0

0 0 1 0 0 0 1 0 1

0 1 0 0 1 0 1 0 1

0 1 1 0 1 1 0 1 0

1 0 0 0 1 0 1 0 1

1 0 1 0 1 1 0 1 0

1 1 0 1 0 0 0 1 0

1 1 1 1 0 0 1 1 1


Additionneur CompletAdditionneur n bits

R1

Rp1


Contenu du cours




Le décodeur

Traduit Binaire lignes physiques


Ex: Décodage d’adresses

Processeur, 8Ko de RAM (0000h-1FFFh)13 lignes d’adresses

Puces mémoire de 2Ko (000h-8FFh)11 lignes d’adressesLigne « Chip Select » (CS)

RAM 0 RAM 1 RAM 2 RAM 3

Décod2>4


Contenu du cours




Le multiplexeur

Multiples informations canal uniqueSélection aiguillage : commande codéeEx : Multiplexeur 4 bits


Multiplexeur (2)


Multiplexeur / Démultiplexeur

Compteurh

h

s0 s1

s0 s1Compteur

Ex : Transmission série


Contenu du cours




Unité Arithmétique & Logique

Cœur du microprocesseurOpérations simples sur mots binaires

Inversion (NON)ET/OUAddition

Les UAL modernes font bien plus…


L’UAL (2)


Une UAL 1 bit


Contenu du cours




Logique séquentielle

Circuit logique Portes logiques Algèbre de Boole

Les sorties dépendent : des entrées des sorties précédentes

Présence de « boucles » dans le circuit

Entrées EntréesSorties SortiesCircuitCombinatoire

CircuitSéquentiel


Exemple :

E S1

S2

E S1t S2t S1t+1 S2t+1

0 0 0 1 1

0 0 1 1 1

0 1 0 1 1

0 1 1 1 1

1 0 0 1 0

1 0 1 1 0

1 1 0 0 1

1 1 1 0 1

Transitoire !

Instable !Instable !

Instable !

Instable !

Transitoire !Transitoire !


t

Circuit synchrone / asynchrone

Présence de signaux transitoires Introduction d’une HORLOGELes résultats seront « justes » au prochain

coup d’horlogeAlors le circuit est dit synchrone

4 temps différents


Contenu du cours




Les bascules bistables

Point - mémoire 1 bit2 états stables : 0 et 1Caractéristiques :

1-2 entrées (+horloge si synchrone)2 sorties complémentaires Q et Qn entrées prioritaires de positionnement

asynchrone


La bascule RS

2 variantes (actives à 0 / 1)


Bascule RS (2)

Q\Q \q 0 1Final

R\ S\q 0 1 0

00 1\1 1\1 1\1 1\1 Err.

11\1 1\1 1\0 1\0 1\0

11\1 0\1 0\0 1\0 mém

0 1\1 0\1 0\1 1\1 0\1


Bascule RS (3)

Q\Q \q 0 1Final

R\ S\q 0 1 0

00 1\1 0\1 0\0 1\0 mém

11\0 0\0 0\0 1\0 1\0

10\0 0\0 0\0 0\0 Err.

0 0\1 0\1 0\0 0\0 0\1


La bascule RST ou RSH


La bascule D

Bascule de base : R=S=1 interdit S = ⌐R = D


La bascule JK

La plus utilisée : SJ, RKJ=K=1 bascule « flip-flop »

J K Q Q Effet

0 0 q q Mémoire

0 1 0 1 Mise à 0

1 0 1 0 Mise à 1

1 1 q q Bascule


Contenu du cours




Les compteurs

Circuit logiques capables de compter ou décompter de 1 à chaque impulsion

Réalisés avec des basculesPeuvent être

Pré - chargeables (remplis à la main)Synchrones

(toutes sorties valides en même temps)Asynchrones

(des effets transitoires sont présents)


Décompteur modulo 8

Synchrone ou non ?


Décompteur modulo 8 (2)


Décompteur modulo 8 (3)

Dans la réalité…Décalages dus à un système asynchrone (chaque porte induit un délai)


Compteur modulo 4 synchrone


Générateur pseudo - aléatoire « Rappel » mathématique :

un polynôme primitif de degré n génère 2n-1 valeurs différentes

La valeur 0 bloque le générateur

Ordre Polynôme Période Ordre Polynôme Période

1 1 + x 1 29 1 + x2 + x29 29 536 870 911

3 1 + x + x3 7 31 1 + x3 + x31 2 147 483 647

4 1 + x + x4 15 33 1 + x13 + x33 8 mégas

5 1 + x2+ x5 316 972 593

x6972593 + x3037958 + 1

102 098 959

(©1993)


Générateur aléatoirePremier modèle (Gallois)

L’entrée d’une bascule est La sortie de la précédente la somme modulo 2 (XOR) de la précédente

et de la dernière bascule

1 +1*X +0*X2 +X3


Générateur aléatoireSecond modèle (Fibonacci)

L’entrée de la première bascule est la somme modulo 2 (XOR) de certaines bascules

1*X4 +1*X+0*X2 +1+0*X3


Contenu du cours




Les registres à décalage

Circuits logiques synchronesComposés de bascules en sérieMémorise un mot binairePermet des décalages

Mot original 0 1 0 1

Décalage à gauche (x2) 1 0 1 0

Décalage à droite (/2) 0 0 1 0


Registres à décalage (2)

Ex : Décalage à droite

Mémoire coûteuse et peu pratique (1 porte pour chaque bit, n broches par mot mémoire)

Documents

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