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Digital Design (introduction to) – 3A ISMIN – 1h30.

Examen – Lundi 16 octobre 2017. Une attention particulière sera portée au soin lors de la correction et de la notation (écrire proprement, utiliser plusieurs couleurs, entourer les résultats avec une règle, etc.) Aucun document n’est autorisé calculatrice autorisée. 3 pages, 3 exercices : note sur 28 ramenée sur 20. Le sujet étant long, on pourra considérer comme facultatives les questions b) et c) de l’exercice 3.

Exercice 1 – Circuits séquentiels – 8 pts.

1. Donner le schéma d’un élément mémoire de type verrou (D latch). Vous expliquerez son fonctionnement.

2. Donner le schéma d’une bascule D. Vous identifierez précisément les verrous maitre et esclave et illustrerez leurs modes de fonctionnement en fonction des états du signal d’horloge. Vous mettrez également en évidence la différence de fonctionnement d’une bascule D et d’un verrou.

On considère la figure 1 qui donne une vue de principe de l’architecture interne d’un circuit intégré numérique séquentiel (la patatoïde marqué sigma représente un bloc de logique combinatoire).

Figure 1 – Architecture interne d’un circuit numérique séquentiel. On donne Dclk2q = 0.5 ns, DpMax = 8 ns, Tsetup = 0.3 ns et Tskew ~ 0 ns.

3. Définissez l’ensemble des grandeurs temporelles notées sur la figure 1 : Tclk, Dclk2q, DpMax, Tsetup et Tskew.

4. A quelle fréquence maximale ce circuit peut-il fonctionner sans violation des contraintes temporelles, sachant que l’on souhaite disposer d’une marge (ou slack) de 1 ns. Vous rappellerez l’équation de la contrainte temporelle de setup.

DFF

n n

DpMax

n

Tclk skewT Tsetup+ −

D Qdata n

clk

D Q

DFF

Dclk2q

2

Exercice 2 – Design d’une porte logique – 5 pts.

On considère la fonction logique d’équation :

€

Z = A + B . C a. Dessiner le schéma au niveau transistor d’une porte logique CMOS implémentant

cette fonction (privilégier le design permettant de limiter la capacité au niveau du nœud de sortie Z).

b. Dimensionner les transistors de cette porte de façon à avoir des temps de propagation similaires à ceux de l’inverseur de base de la technologie CMOS 0,35 µm étudiée en TP. On rappelle les dimensions des transistors de l’inverseur de base dans cette technologie : LPMOS = LNMOS = Lmin = 0,35 µm ; WPMOS = 0,8 µm ; WNMOS = 0,5 µm.

c. Dessiner le diagramme bâtons et le layout de la porte logique (vous représenterez au minimum les masques correspondant à la métallisation de niveau 1, au polysilicium de grille, aux diffusions, aux contacts diffusion – métal : MET1 / POLY1 / DIFF / CONT). Vous chercherez à réaliser un layout le plus compact possible.

Exercice 3 – Calcul de temps de propagation – 15 pts.

On considère la porte de transmission de la figure 2 (partie gauche) réalisée au moyen d’un transistor NMOS. L’évolution de ses tensions d’entrée (vin) et de sortie (vout) est représentée pour une transition d’une état bas (gnd) vers un état haut (VDD), le NMOS étant passant (vG = VDD). On note Cload la capacité de charge équivalente de la porte de transmission ramenée sur sa sortie.

Fig. 2 – Porte de transmission NMOS.

Pour cet exercice on considère un transistor NMOS réalisé en technologie 0,35 µm chargé par une capacité Cload = 1 pF et tel que LNMOS = 0,35 µm, WNMOS = 1,5 µm. On rappelle également les principaux paramètres de cette technologie : VDD = 3,3 V, k’n = 175 µA/V2, Vtn0 = 0,46 V (tensions de seuil en l’absence d’effet de substrat, i.e. vSB = 0 V). On prendra également γ = 0,5 V1/2 (le coefficient d’effet de substrat de cette technologie) et 2Øf = 0,6 V le paramètre technologique associé dans l’équation :

€

Vtn =Vtn0 +γ . vSB + 2Φ f − 2Φ f⎛ ⎝ ⎜ ⎞

⎠ ⎟ .

C

VDD

vG =

vin

vout

iD

vout

VDD/2

VDD

vin

gnd

B

t

tload

3

a. Calcul du tpLH

On considère que l’entrée vin passe instantanément de 0V à VDD à l’instant initial. • Rappeler la définition du tpLH (reprendre et compléter les graphes des tensions).

Reprendre également le schéma de la porte de transmission en plaçant correctement le drain et la source du NMOS afin de faciliter votre réflexion.

• Comment le body effect (l’effet de substrat) est-il pris en compte dans la mise

en équation du comportement d’un NMOS ? Quelles sont les conséquences de

ce phénomène sur une porte de transmission NMOS ?

• Quel est le régime de fonctionnement du NMOS à l’instant t = 0+ (début de la

charge de Cload) ? Donner l’expression littérale de la tension de sortie maximale

(VOH) atteinte par vout.

• Donner l’expression littérale du courant iD(0+) (le courant de charge juste

après la transition de vin), puis calculer la valeur numérique correspondante.

• Donner l’expression littérale du courant iD(tpLH) (le courant de charge à

t = tpLH), puis calculer la valeur numérique correspondante.

• Exprimer et calculer le courant moyen iD, Moy lors de la charge de t = 0+ à

t = tpLH en considérant que le courant évolue de façon linéaire sur cet intervalle

de temps.

On fera l’hypothèse que le calcul du tpLH peut s’effectuer avec une bonne approximation en considérant que le courant de charge est constant et égale à iD, Moy sur l’intervalle de temps de t = 0+ à t = tpLH.

• Donner l’expression littérale du temps de charge d’une capacité Cload par un

courant constant iD, Moy correspondant à variation de tension ΔV.

• En déduire l’expression littérale de tpLH en fonction de Cload, VDD, et iD, Moy.

Calculer la valeur de tpLH.

b. Calcul du tpHL

Définir le tpHL de cette porte de transmission (vous dessinerez la porte de transmission et les tensions d’entrée et de sortie de façon à illustrer votre propos).

• Le NMOS est-il affecté par le body effect lors d’une transition de sa sortie

d’un niveau haut vers un niveau bas ?

• Dans quels régime de fonctionnement de trouve le NMOS lors des différentes

étapes de la décharge de Cload ?

Calculer le tpHL en vous inspirant de la méthode utilisée à la question a.

c. Calcul du temps de propagation tp.

Calculer le temps de propagation tp de cette porte de transmission.