EMI Intro SSA v12 - HEIG-VD

Copyright ©2013 EMI, REDS@HEIG-VD Titre présentation, p 1

UnitUnitéé dd’’enseignement : Systenseignement : Systèèmes smes sééquentiels avancquentiels avancéés (SSA)s (SSA)

IntroductionIntroductionunitunitéé SSASSA

Etienne Messerli

Institut REDS, HEIG-VD

Le 14 février 2013

Titre présentation, p 2Copyright ©2013 EMI, REDS@HEIG-VD

Etienne Messerli, EMI Etienne Messerli, EMI ……

•Professeur à la HEIG-VD depuis octobre 1995

�Unité préparatoire de systèmes numériques: UPN

�Unité de systèmes numériques 2ème année: BSL (partie 1)

�Unité de systèmes numériques 2ème année: SSA (partie 2)

�Unité d'architecture des ordinateurs 1ère année: ARO1

�Unités à choix 3ème année:- CSF (Conception de systèmes numériques sur FPGA)

�Module master: ReCo (Reconfigurable Computing),

�Unité de théorie des circuits 1ère année: TCL1


Formation, expFormation, expéérience professionnellerience professionnelle

• Diplômé de l ’EPFL, Lausanne, 1986

• Diplômé de l'EIG, Genève, 1980

• Depuis 10.1995: Professeur à l'EINEV, EIVD, puis HEIG-VD

• 10.1992-09.1995: Chargé de cours à l'EINEV

• 03.1987-09.1995: CYBELEC, Yverdon-les-Bains

• 07.1986-12.1986: Voyage Irlande, étude anglais

• 07.1980-06.1982: Brown-Boveri & Cie, Baden


CoordonnCoordonnéées EMIes EMI

• Etienne Messerli

• Acronyme: EMI

• Bureau: B53, niveau B, aile ouest

• E-mail: [email protected]


ActivitActivitééss

Répartition de mes activités :

- 40% Enseignement

- 60% autres missions HES, soit :

�directeur de l'institut REDS

�président du Comité participatif de la HEIG-VD

�chef de projets Ra&D

�cours de formation continue :

→université INSA, Rennes, France


Domaines : mots clDomaines : mots cléés s ……

Conception de systèmes numériques complexes

VérificationOutils EDA

Library IEEE;use IEEE.Std_Logic_1164.all;entity Flip_Flop is

port (D : in Std_Logic;Clock : in Std_Logic;Q : out Std_Logic);

end Flip_Flop;architecture Comport of Flip_Flop isbeginprocess(Clock)beginif Rising_Edge(Clock) then

Q <= D;end if;

end process;end Comport;

VHDLMéthodologie

FPGA

VHDL-SystemVerilog


…… domaines : mots cldomaines : mots clééss

High-speed serial links :

IP-Core: PCI, AES, ARM9

Soft-Processor:

Optical link up to 100 Giga

Pipeline Co-DesignHigh performance

Titre présentation, p 8Copyright ©2013 EMI, REDS@HEIG-VD p 8QCRYPT – E. Messerli

QCryptQCrypt: : 100Gbit/s Encryption & Quantum Security100Gbit/s Encryption & Quantum Security

high-speed Quantum Key Distribution

40..100Gb/s enCryption and decryption

the impossibility of “Q cloning” is one of the best established facts in Science

highest security for the next-generation communication speed

10111100

00110101

11101010

00110001

10111100

00110101

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00110001


QcryptQcrypt System: Fast System: Fast EnEnCryptCryptionion

• User side: 10Giga Ethernet channels through 10 SPF+

optical modules

• Client side: 100Gbps channel using WDM optical module

feeds with 10 high-speed serial links @ 10Giga

• All synchronization and channels splitting made into the FPGA


PCB: 24 layers, 52 high-speed serial links, 10 power supplies

FPGA main power supply: 0,95V @ 40Amp

Communication links: 8x SFP+ & 2x XFP @ 10Giga

1x CXP & 1x CFP @ 100Giga

22x High-speed serial @ 6.5Giga

QcryptQcrypt System: Fast System: Fast EnEnCryptCryptionion


• Several clock domain, need FIFOs� 257.8125 MHz for transceiver

� 160 MHz for PCS

• Variable data width� input 512 bits, scrambling 64, transceiver 40 bits

• BlockSync� to detect bloc (66 bits) alignment with control bits

� need to analyse min 66 blocs !

p 11QCRYPT – E. Messerli

QcryptQcrypt EnEnCryptCryptionion: : Structure of PCSStructure of PCS--RXRX


UnitUnitéé SSASSA

• Dotation cours et labo :

Semestre Cours Labo

Printemps 4 3

• Contrôle continu durant l'année (cours et labo)

• Examen unité d'enseignement : écrit commun


Relation Relation éétudiants tudiants �� professeurprofesseur

• Nommer un délégué de classe qui est le porte parole

de l'ensemble des étudiant(e)s

• Son rôle est de transmettre, de manière anonyme,

tous les messages de la classe au professeur

• Je communique à la classe ma réponse,

si nécessaire j'ouvre une discussion


DDééroulement du coursroulement du cours

Vu le nombre de 4 étudiants, je soulève le débat

pour connaitre vos idées pour le déroulement du cours.

Traditionnel: cours est décomposé en 2 parties :

• 50% présentation de la théorie et d'exemples.

• 50% exercices (analyse, élaboration, correction, …)

� Correction par étudiant ou professeur au tableau noir

� Un étudiant fait un corrigé et me le transmet

Je le corrige et je fais des copies pour toute la classe


DDééroulement du laboratoireroulement du laboratoire

Vu le nombre de 4 étudiants, il est possible de prévoir

un projet pour l'ensemble de la classe.

Proposition:

� Réalisation d'un SoPC avec le processeur MU0 intégré

dans la carte REPTAR.

� Autre proposition ?

Les évaluation pourront être faites par interrogation,

présentation aux camarades, journal, ..


DDééroulement du coursroulement du cours

Le cours est décomposé en 2 parties :

• 50% présentation de la théorie et d'exemples.

• 50% exercices (analyse, élaboration, correction, …)

� Correction par étudiant ou professeur au tableau noir

� Un étudiant fait un corrigé et me le transmet

Je le corrige et je fais des copies pour toute la classe


Conseils pour travaillerConseils pour travailler

• Prendre des notes

• Travailler la matière régulièrement

�conseillé de lire support de cours entre deux cours

• Faire les exercices d’une séance à l’autre

�Permet de comprendre la matière au fur et à mesure

�Nécessite un travail personnel

• Préparer des questions pour le cours suivant


Support et documentation de coursSupport et documentation de cours

• Copie des PowerPoint

• Cours "Numération et Arithmétique" et

"Systèmes logiques séquentiels synchrones, MSS

complexes"

• Exemples

déjà distribué unité BSL :

• Manuel VHDL, synthèse et simulation

• Introduction aux logiciels de Mentor Graphics


Evaluation (contrôle continu)Evaluation (contrôle continu)

• environ 7 à 9 Tests�durée environ 30 minutes

�plusieurs petites questions ou un exercice complet

• En moyenne un test tous les 15 jours

• Documents autorisés :

�Polycopiés et documentations fournies

�Exercices et notes personnelles

�Calculatrice

• Moyenne du cours : moyenne calculée sur n-1 Tests


Absence lors des Absence lors des éévaluationsvaluations

• Absence lors d'un test :

�Rattrapage possible si absence justifiée, soit:→Absence officielle comme CR, PC, convocation, ..

→Maladie avec certificat

�Dans les autres cas:→le test est sanctionné de la note 1,0

→utilise le JOKER de pouvoir supprimer une note


Note finale de l'unitNote finale de l'unitéé SSASSA

• Formule pour le calcul de la note finale de l'unité

d'enseignement SSA :

Note finale = cours * 0.3 + labo * 0.2 + examen * 0.5


Logiciels et langage de descriptionLogiciels et langage de description

• HDL Designer (+ ModelSim, Precision, Quartus)

�Logiciels permettant un flow complet pour réaliser un

circuit logique programmable

(description, simulation, synthèse, intégration)

�Logiciels utilisés au laboratoire

• Pour l ’ensemble du cours, nous utiliserons le langage

de description de matériel

VHDL


Objectif gObjectif géénnééral du coursral du cours

Traduire une description d ’un système(cahier des charges textuel)

en

un système numérique

A réaliser ?

Entrées Sorties


The Name of the Game The Name of the Game ((WakerlyWakerly, p22), p22)

Objectif pratique de la conception numérique

• Correspondre au fonctionnement

• Assurer les performances demandéespuis

• Minimiser les coûts de production

• Mettre le produit sur le marché dans un délai

raisonnable


Objectif unitObjectif unitéé d'enseignementd'enseignement

• Voir fiche de l'unité d'enseignement :

Systèmes séquentiels avancés (SSA)


PrPrééparation pour paration pour

• Conception de systèmes numériques pour

Projet de diplôme Bachelor

• Unités d'enseign. ASP, IEM, PTR, ..

• Programmation en langage évolués

• Applications avec microcontrôleurs, DSP, systèmes embarqués (ARM), ...

• Poursuite formation par un Master