Journées VLSI - FPGA - PCB

Claude Colledani

Portefeuille Cadence Marché 2014

• 1 lot propriétaire– Allegro, Incisive– Virtuoso, Vérification

• 1 lot locatif– Asic numériques– Compléments

• Marché 2014– 6 mois de discussion

• Aspects juridiques • Aspects techniques

– Important: Tous les outils ne sont pas systématiquement proposés par Cadence

– 80% des outils restent dans la continuité

SPB Allegro Signal Power Integrity, Board SFV Incisive System Functionnal Verification CIC Virtuoso Custom ICDFM Assura/PVS Design for ManufacturingICD Encounter Digital IC

Flot SPB - Signal / Power / Board

• PCB Allegro– Design EntryNew– Simulation AMS– Routage New– PDF Publisher

• Intégrité Signal et Puissance – Sigrity New

• Partionnement FPGA– FPGA System Planner Update

• Packaging– Package Designer (GDS import)

• Bibliothèques– Edition de composants: Librarian– Gestion de bibliothèques: ADW New

Flot SPB - ALLEGRO - • Evolution de l'offre, réorganisation en options Sélectionner/Déselectionner les options pour ne pas bloquer les licences inutilement

• Design Entry HDL-Xl (PX3500) et Design Entry CIS (PS2010) deviennent 1 seul Allegro Design Authoring (PS2000)– Design Authoring High Speed Option (PS1410)

• Electrical Constraints Sets; Physical, Spacing Constraints; Same Net Spacing; High-Speed Model Assignment; SigXp Topology Editor; Allegro Viewer Plus; Component Revision Manager

Flot SPB - ALLEGRO - • PCB Design HDL (PX3700) devient PCB Designer (PA3100), plus

– Design Planning Option• Plan spatial feasibility analysis and feedback; Generate topological plan;

Convert topological plan to traces (CLINES)

– PCB High-Speed Option• Auto-interactive Delay Tuning; Constraint Manager: Electrical rule set (relection, timing, crosstalk);

Constraint-driven flow using electrical rules; Electrical constraint rule set (ECSets) / topology apply; Formula and relationship-based (advanced) constraints; Backdrilling; Die2Die pin delay, dynamic phase control, Z-axis delay; Return path management for critical signals

– Miniaturization Option• Constraint Manager: HDI rule set; Micro-via and associated spacing, stacking, and via-in-pad rules;

Constraint-driven HDI design flow; Manufacturing rule support for embedding components; Embedd components on inner layers; HDI micro-via stack editing; Dynamic shape-based filleting, line fattening, and trace filleting; Hug contour routing (Flex); Support for cavities on inner layers

– PCB Team Design Option• Concurrent Team Design - layer-by-layer partitioning; CTD - functional block partitioning; CTD -design -

team design dashboard; CTD - soft nets; Edit constraints in a partition; Manage netclasses in a partition

– PCB Routing Option • 256-layer autorouting; DFM rules-based autorouting; Automatic trace spreading; ATP

generation; Layer-specific rules-based autorouting

Flot SPB - Power & Signal Integrity - • PCB SI GXL (PA5630) devient SIGRITY

– Sigrity Power Integrity – Sigrity Signal Integrity

• Un vif intérêt manifesté par la communauté– Ecole numérique IN2P3 2012– Session webex avril 2014 10 laboratoires > 30 personnes

• Formation annoncées du me 25 au ve 27 juin 2014– Intervenant Srdjan Djordjevic, prêt à étudier les projets des utilisateurs

• Formation IN2P3 spécifiques possibles si suffisamment de participants

Gestion de Bibliothèques - • Bibliothèque IN2P3 de composants

– Un système centralisé Synchro et saisie faite auLAL

• Seuls 9 labos se synchronisent – Utilisation de bibliothèques locales– Duplication des composants– PAS de STANDARD au sein de l'Institut

• Transition bibliothèques de composants CC-IN2P3– Un système ouvert + réactif (NFS) et progressif– Possibilité de rajouter des composants par d'autres labos

• DANS LA COHERENCE

– Avec de nouveaux bibliothécaires identifié dans les labos• Travaillent en réseau et son responsables de leurs composants

• Il faudra malgré tout se mettre d'accord sur un standard de saisie sinon il n'y aura difficilement de convergence

Gestion de Bibliothèques

Après la mutualisation des outils, la mutualisation des bibliothèques. Basée sur un outil industriel?

Allegro Design Workbench • Une surcouche dans Allegro Schéma / layout

– Identification des composants selon des critères industriels de conception• Cycle de vie, tarif, lots de composants par projet

• Basé sur des informations standardisées dans la BD de composants• Une configuration ajustable, une mise œuvre progressive

– Gestion de la seule bibliothèque– Une utilisation optionnelle du mode surcouche

• Une nouvelle étape dans la mise en oeuvre de bibliothèques communes aux laboratoires– Identifier d'un groupe de bibliothécaires en charge de la gestion– Mettre en place des formations

ASIC -1-

• FLOT CIC - Custom IC - Virtuoso– Schematic XL– Layout XL et GXL– Analog Design Environment XL / GXL– MMSIM Spectre, APS, Ultrasim, AMS– Power System -VPS-

• Distributed power consumption, Power-rail IR drop, Power-rail electromigration, Signal-net electromigration analysis, Signoff

• FLOT Vérification DFM Simplification– Physical Verification System -PVS- DRC & LVS

• Exécute ASSURA• Accepte les règles Calibre

– QRC L et XL (i.e: 100 / 300)

ASIC -2-

• FLOT SFV - System Functional Verification simplification– Incisive Enterprise Simulator - XL uniquement

• VHDL, Verilog, SystemVerilog Design Constructs, Code Coverage, Assertion Simulation• CPF Low Power Simulation, SystemC, TLM, SystemVerilog Testbench Constructs, Fun, Specman/e, …

• FLOT ICD - IC Digital– VDIO (50 kCells)– Encounter RTL Compiler XL (Synthesis)– Conformal Constraint Designer

• Développement et analyses des contraintes de timing pour Synthèse et STA

– Encounter Digital Implementation System (P&R)– VOLTUS remplace Encounter Power System

• Power consumption, IR drop, and electromigration,Power grid analysis and optimization

– TEMPUS remplace Encounter Timing System• Muti-Mode Multi-Corner• Delay calculation, STA, SI analysis, Statistical timing analysis, On-chip variation analysis

2001 2003 2005 2007 2009 2011 2013

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400Formation Cadence

Demande initiale labos Mis en œuvre Personnels formésAnnées

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Formations• Bilan 2013

– Demandé: 304 jours / 140 personnels– Atteint: 138 jours / 60 personnels

• Situation 2014 à ce jour – Demandé: 364 jours / 150 personnels– A réaliser: 130 jours / ~60 personnels– Affecté: 166 jours / ~55 personnels – Atteint: 25 jours

• Grippage d'un système qui a toujours fonctionné– Peu de réponses aux annonces Cadence– Peu de stages réalisables par Cadence parmi ceux identifiés prioritaires– Raisons

• Situation générale déprimée dans l'industrie• Conséquences des stages sur sites• Réduction budgets labos ?

• Les stages Cadence sont identifiés dans les formation CNRS– Demandes de formation à mettre dans les dossier de carrière– Les DR peuvent payer les frais de mission

• Marché formation à renégocier pour janvier 2015

‒ Actions• Annonce de stages identifiés "IN2P3"• Réattribution des priorités au sein des labos• Ouverture précoce des stages non prioritaires• Formation pour des outils du nouveau marché

• Allegro, FSP, Sigrity, Voltus, Tempus, PVS