Le Langage de Description VHDL

T. BLOTIN Lyce Paul-Eluard 93206 SAINT-DENIS

SOMMAIREI. Le VHDL pour qui, pourquoi, quand, comment ?A. Le VHDL ! ............................................................................................. 1 B. Pourquoi un langage de description ? ....................................................... 1 C. Les limites actuelles .................................................................................. 2

II. Structure dune description VHDL.A. Entit et architecture................................................................................... 3 B. Package, package body et configuration .................................................... 5 C. Description comportementale et structurelle ................................................. 7

III. Les instructions concurrentes et squentiellesA. La ncessit d'utiliser des instructions concurrentes ................................. B. Les instructions squentielles ................................................................ B. 1. Les process ............................................................................. B. 2. Les boucles et instructions if, then, else, elsif, for, case ......... B. 3. Les vecteurs de signaux ........................................................... B. 4. La dclaration GENERIC ........................................................ 9 12 12 13 17 18

IV. Les fonctions et procduresA. Rle, principe et fonctionnement ............................................................. 19 B. Dclaration des fonctions et procdures au sein de package .................... 22

V. Les types prdfinis ou non, surcharge des oprateurs, fonction de rsolutionA. Les types prdfinis et les oprateurs associs ......................................... B. Dfinition de types et surcharges des oprateurs ......................................... C. Fonction de rsolution d'un type ............................................................... D. Le package IEEE standard logic 1164 ...................................................... 24 26 28 31

VI. Les attributsA. Prsentation des attributs, leurs rles ........................................................... 32 B. Dfinition d'un attribut .............................................................................. 34

VII. Synthse d'une description VHDLA. Fonctions combinatoires ........................................................................... 35 B. Fonctions squentielles ............................................................................... 36 C. Synthse d'un diagramme d'tats ................................................................. 39

T. BLOTIN

LYCEE PAUL ELUARD 93206 SAINT-DENIS

Langage de description VHDL

I. Le VHDL pour qui, pourquoi , quand, comment ?A. Le VHDL ! VHDL VHSIC Hardware Description LanguageDvelopp dans les annes 80 aux tats-Unis, le langage de description VHDL est ensuite devenu une norme IEEE numro 1076 en 1987. Rvise en 1993 pour supprimer quelques ambiguts et amliorer la portabilit du langage, cette norme est vite devenue un standard en matire d'outils de description de fonctions logiques. A ce jour, on utilise le langage VHDL pour : F concevoir des ASIC, F programmer des composants programmables du type PLD, CPLD et FPGA, F concevoir des modles de simulations numriques ou des bancs de tests.

B. Pourquoi un langage de description ?L'lectronicien a toujours utilis des outils de description pour reprsenter des structures logiques ou analogiques. Le schma structurel que l'on utilise depuis si longtemps et si souvent n'est en fait qu'un outil de description graphique. Aujourd'hui, l'lectronique numrique est de plus en plus prsente et tend bien souvent remplacer les structures analogiques utilises jusqu' prsent. Ainsi, l'ampleur des fonctions numriques raliser nous impose l'utilisation d'un autre outil de description. Il est en effet plus ais de dcrire un compteur ou un additionneur 64 bits en utilisant l'outil de description VHDL plutt qu'un schma. Le deuxime point fort du VHDL est d'tre un langage de description de haut niveau. D'autres types de langage de description, comme l'ABEL par exemple, ne possdent pas cette appellation. En fait, un langage est dit de haut niveau lorsqu'il fait le plus possible abstraction de l'objet auquel ou pour lequel il est crit. Dans le cas du langage VHDL, il n'est jamais fait rfrence au composant ou la structure pour lesquels on l'utilise. Ainsi, il apparat deux notions trs importantes : portabilit des descriptions VHDL, c'est--dire, possibilit de cibler une description VHDL dans le composant ou la structure que l'on souhaite en utilisant l'outil que l'on veut (en

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supposant, bien sr, que la description en question puisse s'intgrer dans le composant choisi et que l'outil utilis possde une entre VHDL) ; conception de haut niveau, c'est--dire qui ne suit plus la dmarche descendante habituelle (du cahier des charges jusqu' la ralisation et le calcul des structures finales) mais qui se limite une description comportementale directement issue des spcifications techniques du produit que l'on souhaite obtenir.

C. Les limites actuelles

La norme qui dfinit la syntaxe et les possibilits offertes par le langage de description VHDL est trs ouverte. Il est donc possible de crer une description VHDL de systmes numriques non ralisable, tout au moins, dans l'tat actuel des choses. Il est par exemple possible de spcifier les temps de propagations et de transitions des signaux d'une fonction logique, c'est-dire crer une description VHDL du systme que l'on souhaite obtenir en imposant des temps prcis de propagation et de transition. Or les outils actuels de synthses logiques sont incapables de raliser une fonction avec de telles contraintes. Seuls des modles thoriques de simulations peuvent tre crs en utilisant toutes les possibilits du langage. La situation peut donc se rsumer de la faon suivante : Cration de modles de simulations : Cration d'un circuit intgr :

NORME IEEE VHDL La totalit de la norme peut tre utilise pour raliser des modles de simulations.

NORME IEEE VHDL Seule une partie de la norme peut tre utilise pour raliser des circuits.

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II. Structure dune description VHDLA. Entit et architectureEn VHDL, une structure logique est dcrite l'aide d'une entit et d'une architecture de la faon suivante :

STRUCTUREEntres

LOGIQUE

Sorties

ENTITY Nom de l'entit IS Description des entres et des sorties de la structure en explicitant pour chacune d'entre elles le nom, la direction (IN, OUT et INOUT) et le type. END Nom de l'entity ;

ARCHITECTURE Nom de l'architecture OF Nom de l'entit IS Zone de dclaration. BEGIN Description de la structure logique. END nom de l'architecture ;T. BLOTIN LYCEE PAUL ELUARD 93206 SAINT-DENIS 3


Prenons lexemple dun additionneur 1 bit.Dbut de l'entit. Nom de l'entit.

A B

Additionneur

Som Ret

entity additionneur is port (A, B : in bit; Som, Ret : out bit); end additionneur ;Fin de l'entit. Dclaration des signaux d'entres et de sorties : port (nom : direction type) nom = A, B, Som et Ret direction = in ou out type = bit

Dbut de l'architecture.

Nom de l'architecture.

A B

=1

Som

&

Ret

architecture arch_addi of additionneur is begin Som

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