Systèmes Logiques

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Chapitre III:

Les systèmes combinatoires

III.1. Définition:

Un système logique est dit combinatoire lorsque ses fonctions de sortie sont complètement

définies par la connaissance des combinaisons des variables d'entrée, c'est à dire par les conditions

précisées par l'énoncé du problème. L'état des sorties ne dépend ainsi que de l'état actuel des

entrées.

III.2. Additionneurs:

III.2.1. Demi-additionneur:

Il s'agit d'additionner deux nombres A et B à 1 seul bit. Il présente deux sorties: S (somme) et

R (retenue).

Sa table de vérité est:

A B S R

0 0 0 0

0 1 1 0

1 0 1 0

1 1 0 1

Les expressions logiques des sorties sont déduites directement à partir de la table de vérité:

BABABAS

BAR

D'après ces équations, un demi-additionneur est alors représenté par le logigramme suivant:

A

B S

R

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Le schéma bloc est alors:

III.2.2. Additionneur complet à un seul bit:

Il s'agit d'additionner deux nombres A et B à un seul bit en tenant compte d'une retenue

antérieure Rn. Il présente deux sorties Sn et Rn+1.

A B Rn Sn Rn+1

0 0 0 0 0

1 0 0 1 0

0 1 0 1 0

1 1 0 0 1

0 0 1 1 0

1 0 1 0 1

0 1 1 0 1

1 1 1 1 1

nnnnn RBARBARBARBAS

)()( BABARBABAR nn

))()( BARBAR nn

Ainsi:

)( BARS nn

nnnnn RBARBARBARBAR 1

nnn RBABARRBA )()(

Ainsi:

nn RBABAR )(1

D'après ces équations, un additionneur complet à un seul bit est alors représenté par le

logigramme suivant:

1/2 +

A

B

S

R

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L'examen de ce logigramme fait apparaître deux demi-additionneurs et une porte OU. Ceci

permet de représenter le schéma bloc en utilisant des demi-additionneurs comme le montre la

figure ci-après:

Le schéma bloc d'un additionneur complet à un seul bit est alors

III.2.3. Additionneur de deux nombres à plusieurs bits:

Soient deux nombres A et B représentés sur n bits tels que

2021 )....( aaaA nn

2021 )....( bbbB nn

Pour additionner A et B, il faut additionner les bits ia et ib en commençant par ceux de plus

faible rang et en tenant compte des retenues. Donc, il faut regrouper en cascade n additionneurs

complets à un bit.

A

B Sn

Rn+1

Rn

1/2 +

A

B

1/2 +

S

n

Rn+1

Rn

A.C à 1

bit

A

B

Sn

Rn+1 R

n

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Ainsi, un additionneur complet de rang i est modélisé par:

Remarque:

Il est évident que l'entrée R0 de l'additionneur à un bit de rang zéro est égale à zéro:

00 R .

Exemple: Additionneur de deux nombres à 4 bits

20123 )( aaaaA ; 20123 )( bbbbB

Ainsi, la somme s'écrit sous la forme suivante:

201234 )( SSSSRS

III.3. Soustracteurs:

III.3.1. Demi-soustracteur:

Il obéit aux quatre opérations de la soustraction binaire et possède deux sorties: la différence

des entrées A et B (A-B) et un empreint E. Il admet comme table de vérité

A B D E

0 0 0 0

0 1 1 1

1 0 1 0

1 1 0 0

A . Complet

a

i

bi

Si

Ri+1

Ri

A.C3

a3 b3

S3

R4 R3 A.C0

a0 b0

S0

R1

0

A.C2

a2 b2

S2

R2

A.C1

a1 b1

S1

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Les expressions logiques des sorties sont déduites directement à partir de la table de vérité:

BABABAD

BAE

D'après ces équations, un demi-soustracteur est alors représenté par le logigramme suivant:

Le schéma bloc est alors:

III.3.2. Soustracteur complet à un seul bit:

Il s'agit d'effectuer la différence A-B de deux nombres A et B à un seul bit en tenant compte

d'un empreint antérieur En. Il présente deux sorties Dn et En+1.

A B En Dn En+1

0 0 0 0 0

1 0 0 1 0

0 1 0 1 1

1 1 0 0 0

0 0 1 1 1

1 0 1 0 0

0 1 1 0 1

1 1 1 1 1

nnnnn EBAEBAEBAEBAD

)()( BABAEBABAE nn

A

B D

E

1/2 -

A

B

D

E

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))()( BAEBAE nn

Ainsi:

)( BAED nn

nnnnn EBAEBAEBAEBAE 1

nnn EBABAEEBA )()(

Ainsi:

nn EBABAE )(1

D'après ces équations, un soustracteur complet à un seul bit est alors représenté par le

logigramme suivant:

L'examen de ce logigramme fait apparaître deux demi-soustracteurs et une porte OU. Ceci

permet de représenter le schéma bloc en utilisant des demi-soustracteurs comme le montre la

figure ci-après:

1/2 -

A

B

1/2 -

D

n

En+1

En

En+1

A

B D

n

En

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Le schéma bloc d'un soustracteur complet à un seul bit est alors

III.4. Multiplexeurs - Démultiplexeurs:

III.4.1. Principe:

Lorsqu'on désire transmettre des informations en parallèle, cela exige autant de lignes

d'informations. Pour simplifier la liaison ou pour la rendre moins coûteuse, on réunit au départ les

informations sur une seule ligne, c'est le multiplexage, et à l'arrivée, on répartit ces informations

sur plusieurs lignes, c'est le démultiplexage.

En synchronisant les commandes des sélecteurs X et X', on peut transmettre les informations

a0, a1, a2 et a3 respectivement vers a'0, a'1, a'2 et a'3.

III.4.2. Multiplexeur:

III.4.2.a. Modélisation:

Le multiplexeur est un circuit possédant plusieurs entrées et une seule sortie. Suivant la

valeur de l'adresse, une seule entée est transmise en sortie.

S.C à 1 bit

A

B

Dn

En+1 En

Multiplexeur

E

0 E

1

En-1

S

A0 A1 Ap-1

Ligne de transmission a0

a1

a2

a3

a'0

a'1

a'2

a'3

X X'

Ligne de

synchronisation

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p est le nombre d'adresses (entrées de sélection)

n est le nombre d'entrées d'informations

Un nombre p d'adresse permet le multiplexage de n entrées d'informations tel que pn 2 .

III.4.2.b. Multiplexeur 2 entrées – 1 sortie (2 vers 1):

On suppose:

Si A=0 , alors S=E0 : on transmet le données E0

Si A=1 , alors S=E1 : on transmet le données E1

La table de vérité est alors:

E0 E1 A S

0 0 0 0

1 0 0 1

0 1 0 0

1 1 0 1

0 0 1 0

1 0 1 0

0 1 1 1

1 1 1 1

Le tableau de Karnaugh permettant de simplifier l'expression booléenne de la sortie S est:

E0E1

A

00 01 11 10

0 0 0 1 1

1 0 1 1 0

S

AEAES 01

Multiplexeur 2

vers 1

E

0 E

1

S

A

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Le logigramme représentant cette expression est alors:

Ce circuit peur être représenté en utilisant seulement des portes NAND à deux entrées. Pour

cela on doit écrire:

AEAEAEAEAEAES 010101

III.4.2.c. Multiplexeur 4 entrées – 1 sortie (4 vers 1):

Le tableau suivant décrit le fonctionnement du multiplexeur:

A

S

E

0

E1

E1

S

A

E0

Multiplexeur 4

vers 1

E

0 E

1 S

A1

E

2 E

3

A0

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A0 A1 S

0 0 E0

1 0 E1

0 1 E2

1 1 E3

Ainsi, l'expression booléenne de la sortie peut être déduite:

103102101100 AAEAAEAAEAAES

III.4.3. Démultiplexeur:

III.4.3.a. Modélisation:

Le démultiplexeur est un circuit possédant une ou plusieurs entrées et plusieurs sorties.

Suivant la valeur de l'adresse, une entrée est transmise vers l'une des sorties.

III.4.3.b. Démultiplexeur 1 entrée – 2 sorties (1 vers 2):

Suivant la valeur de l'adresse A, l'entrée E est transmise vers l'une des deux sorties S0 et S1.

Supposons: si A=0 alors S0=E

si A=1 alors S1=E

Démultiplexeur

E

0 E

1

Eq-1

S0

A0 A1 Ap-

1

S1

Sn-1

Démultiplexeur

1 vers 2 E

S0

A

S1

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Ce qui permet de tracer la table de vérité suivante:

E A S0 S1

0 0 0 0

0 1 0 0

1 0 1 0

1 1 0 1

Les expressions des sorties sont alors:

AES 0

AES 1

III.5. Codeurs – décodeurs – Transcodeurs:

III.5.1. Codeurs:

III.5.1.a. Principe:

Lors du dialogue avec une machine (par exemple une calculatrice), l'opérateur introduit des

données. Les informations doivent être compréhensibles et exploitable par la machine. Pour cela, il

faut convertir les symboles décimaux en symboles binaires.

Le codeur fait correspondre à l'activation d'une entrée particulière parmi n2 entrées une

combinaison de n bits en sortie. Le codage de n2 combinaisons en entrée nécessite n bits en sortie.

III.5.1.b. Exemple: codeur BCD:

Les chiffres décimaux (de 0 à 9) sont codés en binaire sur 4 bits. Il ne peut y avoir qu'une

seule entrée à l'état 1 à la fois.

S1

A

E S0

Codeur BCD

E0

E1

E9

a0

a1

a3

a2

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Le tableau suivant décrit le fonctionnement de ce codeur:

Entrée à 1 a3 a2 a1 a0

E0 0 0 0 0

E1 0 0 0 1

E2 0 0 1 0

E3 0 0 1 1

E4 0 1 0 0

E5 0 1 0 1

E6 0 1 1 0

E7 0 1 1 1

E8 1 0 0 0

E9 1 0 0 1

Les expressions des sorties sont alors:

983 EEa

76542 EEEEa

76321 EEEEa

975310 EEEEEa

III.5.2. Décodeurs:

III.5.2.a. Principe:

Le décodeur réalise la fonction inverse. Il active une sortie particulière lorsqu'on lui présente

une combinaison donnée de bits en entrée.

Un ensemble de n bits en entrée fournissent n2 combinaisons possibles en sortie.

III.5.2.b. Exemple: Décodeur BCD:

Le tableau suivant décrit le fonctionnement de ce décodeur:

Décodeur BCD

E0

E1

E9

a0

a1

a3

a2

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a3 a2 a1 a0 Sortie active

0 0 0 0 E0

0 0 0 1 E1

0 0 1 0 E2

0 0 1 1 E3

0 1 0 0 E4

0 1 0 1 E5

0 1 1 0 E6

0 1 1 1 E7

1 0 0 0 E8

1 0 0 1 E9

Les sorties de E0 à E9 peuvent alors être exprimées en fonction des entrées a3, a2, a1 et a0. Par

exemple:

32108 aaaaE

III.5.3. Transcodeurs:

III.5.3.a. Principe:

Le transcodeur permet de passer d'un code à un autre. Il calcule chaque sortie Sj en fonction

des combinaisons des entrées Ei.

n est le nombre des bits du code d'entrée

m est le nombre de bits du code de sortie

III.5.3.b. Exemple: transcodeur à 2 bits: binaire naturel binaire réfléchi:

décimal Binaire naturel Binaire réfléchi

a1 a0 a'1 a'0

0 0 0 0 0

1 0 1 0 1

2 1 0 1 1

3 1 1 1 0

Les sorties a'i sont telles que:

11' aa

0101010' aaaaaaa

Transcodeur

E

0

En-1

S0

Sm-1

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III.6. Comparateurs:

III.6.1. Principe:

Il s'agit de synthétiser un circuit qui permet de comparer les valeurs numériques de deux

nombres binaires A et B et d'indiquer si A>B, A=B ou A<B.

III.6.2. Comparateur de deux nombres à 1 bit:

C'est la forme la plus simple des comparateurs présentant deux nombres A et B à 1 bit.

III.6.2.a. Table de vérité:

A B A>B A=B A<B

0 0 0 1 0

0 1 0 0 1

1 0 1 0 0

1 1 0 1 0

Les expressions logiques des sorties sont:

BABABABAS )(1

BABAS )(2

BABAS )(3

III.6.2.b. Schéma logique à portes NAND:

BABABABABABABAS )()(1

BABBAABABBAABABBAA

BABBAAS 1

BAABAABAAAABABABAS )()(2

S2 (A>B)

Comparateur à 1 bit

A

B

S1 (A=B)

S3 (A<B)

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BAABAS )(2

BABBABBABBBBABABAS )()(3

III.6.3. Comparateur de deux nombres à 2 bits:

Soient 201 )( aaA ; 201 )( bbB

Le fonctionnement du comparateur à 2 bits peut être déduit de celui à 1 seul bit. En effet,

pour comparer deux nombres à 2 bits, il faut comparer les bits de même rang:

A > B si (a1 > b1) ou (a1 = b1 et a0 > b0)

A = B si (a1 = b1) et (a0 = b0)

A < B si (a1 < b1) ou (a1 = b1 et a0 < b0)

Ainsi, le logigramme d'un tel comparateur peut être représenté comme le montre la figure ci-

dessous:

BABBAS )(3

A

B

S2 (A>B)

S1 (A=B)

S3 (A<B)

Comparateur à 2 bits

a1 S2 (A>B)

S1 (A=B)

S3 (A<B)

b1

a0

b0

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Remarque:

En général, pour comparer deux nombres à n bits, il faut utiliser n comparateurs à 1 seul bit.

a0<b0

a0=b0

a0>b0

a1>b1

a1<b1

a1=b1

Comparateur 1 bit

Comparateur 1 bit

a1

b1

a0

b0

A=B

A>B

A<B