MFT meeting 26/03/20121 DAQ system discussion. 2MFT meeting 26/03/2012 Conceptual Readout Architecture

  • Published on
    04-Apr-2015

  • View
    106

  • Download
    4

Embed Size (px)

Transcript

  • Page 1
  • MFT meeting 26/03/20121 DAQ system discussion
  • Page 2
  • 2MFT meeting 26/03/2012 Conceptual Readout Architecture
  • Page 3
  • 3MFT meeting 26/03/2012 En collaboration avec LANR gamhadron et le projet QUAPIVI 3 R&D ont dmarres en janvier 2012 : - mise en uvre dun lien GBT dans un FPGA, - mise en uvre dun lien haut dbit PCIe sur le backplane TCA - mise en uvre dun capteur MIMOSA 26 (squencement, configuration, lecture) dans un FPGA. Conceptual Readout Architecture
  • Page 4
  • 4MFT meeting 26/03/2012 Man power, planning - 1 ETP pour la mise en uvre du GBT et de la liaison PCIe sur TCA : Le but est davoir ces 2 blocs fonctionnels oprationnels pour la fin 2012. -1 ETP pour 2 ans et 6 mois pour la mise en uvre du MIMOSA 26 : Le but est dobtenir terme un systme dacquisition TCA pour un mini tlescope, constitu de 4 plans ayant chacun 2*MIMOSA26. Une commande de matriel devant permettre la ralisation de ces travaux est en cours. De manire rduire les temps de dveloppement, tous les constituants de ce systme dacquisition seront des standards du commerce (fournisseur : Bittware, Vadatech)
  • Page 5
  • 5MFT meeting 26/03/2012 Quelques chiffres - sur les ASICS petit angle : 1 hit / mm2 - pour un ASIC avec une surface active de 0.5 cm2 de 256*512 (20*20m2) -> 50 hits max - Avec une marge dun facteur 3 et 100 pixels bruyants/cm2 -> 250 hits/cm2 - pour un encodage de type : 0123456789101112131415161718192021 Coding hit on 2 rows (12 bits) (2 bits) Address of column (8 bits: 256) Line status Word state 0123456789101112131415161718192021 Nb cluster line 0 (4 bits) 9 Nb cluster line 1 ( 4 bits) 9 Address of line (2 lines) (6 or 7bits) 64 or 128 Reserved for Hamming Code
  • Page 6
  • 6MFT meeting 26/03/2012 Memory capacity VS Hit rate/ line
  • Page 7
  • 7MFT meeting 26/03/2012 Dbit de donnes - pour une lecture sans trigger avec des collisions 50kHz (20s): - si le temps de lecture dune frame est de : 6.4 s : -> le dbit de donnes est de : 6.4s / 10000 = 0.64 ns -> 1.56 Gb/s - si le temps de lecture dune frame est de : 12.8 s : -> 12.8s / 10000 = 1.28 ns -> 781 Mb/s - Pour une architecture avec trigger (mais avec un temps de lecture dune frame < 20s): - si le traitement digital de lASIC et lenvoie donnes est la frquence du trigger L0(50KHz) -> 20s / 10000 = 2 ns -> 500 Mb/s -Si le traitement digital est sur L0 et lenvoie est sur L1 (facteur de rduction de ~3 entre L0 et L1) -> 20s*3 / 10000 = 6 ns -> 166 Mb/s - lien GBT en bout dchelles (bidirectionnel 4.8 Gb/s):
  • Page 8
  • 8MFT meeting 26/03/2012 ASIC : Partie numrique Matrice pixel A/D SDS 32 SDS 32 SDS 32 SDS 32 SDS 32 Pipe line 256 MUX Memory management L0 memory L1 serialiseur Tx - attention la latence des triggers