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SCHLERET Mikael GI 01 UTBM MARTIN Sophie GI 01 8 Octobre 2004
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MI41 – TP additionneur 4 bits
Objectif : se familiariser avec les outils de développement pour circuit logique programmables.
1. Demi-additionneur un bit
1.1. Equations
La table de vérité de S et Cout : Equations logique de S et de Cout :
Le logigramme de ce demi-additionneur :
A B S outC
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
ABC
BAS
BABAS
out =
⊕=+=
2
2. Additionneur 1 bit complet
La table de vérité de S et C : Equations logique de S et de outC :
L’équation de S est simplifiable :
ininininout ABCCABCBABCAC +++=
L’équation de outC est simplifiable :
� Pour faire un demi-additionneur un bit à partir d’un additionneur un bit complet il suffit
de mettre inC à 0.
A B inC S outC
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Tableau de Karnaugh
C/AB 00 01 11 10
0 0 1 0 1
1 1 0 1 0
Tableau de Karnaugh
C/AB 00 01 11 10
0 0 0 1 0
1 0 1 1 0
inininin ABCCBACBACBAS +++=
)()( BACBACS inin ⊕+⊕=
ACABBCCout ++=
3
� Logigramme de cet additionneur :
� Résultat de la simulation :
Dans ce cas le retard entre une transmission en entrée et la réponse en sortie et de 10ns. Ceci est dû au retard des portes logiques.
4
3. Additionneur 4 bits � Logigramme :
� Résultats :
5
On observe ici un retard plus grand que sur le précédent additionneur. Le retard est cette fois de 15ns, ce qui se justifie par le fait que l’on additionne des circuits additionneurs 1 bits comptant déjà un retard de 10ns.
