PERI Master ACSI cours 1 - 1 Gestion des Périphériques 2006 - 2007 (Transparents de F. Dromard)

PERI Master ACSI cours 1 - 1

Gestion des Périphériques

2006 - 2007

(Transparents de F. Dromard)


Introduction

Système d’E/S Evaluation des performances

Dépend de l’application Mesure

Débit : quantité de données / unité de temps Nombre d’opérations d’E/S / unité de temps


Introduction

Classement d’organes d’E/S Comportement

Entrée Sortie stockage

Partenaire Humain Machine

Débits de données Débit crête


Points abordés

Principes généraux des E/S

BUS d’entrées sorties

Disques magnétiques

Pilotes de périphériques


Système d ’E/S typique

processeur

cache

Pont hôte mémoire

BusD’ E/S

Contrôleurdisques

Contrôleurvidéo

Contrôleurréseau

Contrôleursérie

D1 D2 écran

interruptions



Aspects Matériel Processeur Périphérique Adaptation Espaces d’adressage et E/S Instructions et E/S Echanges synchrones Echanges asynchrones



Coté processeur Présente une adresse Présente une donnée (écriture) Reçoit une donnée (lecture)

Processeur

Adresse

Données

Contrôle



Coté périphérique Matériel spécifique Electronique de commande

Matérielspécifique

Electroniquede

commande

• Ecran• Clavier• Souris• Imprimante• Disque• Réseau• …etc

Commandes

Etats

Données



Adaptation Technologique Logique Temporelle

Electroniquede

commandeProcesseur

Adresse

Données

Contrôle Adaptation

Périphérique

Commandes

Etats

Données

Matérielspécifique



Adaptation Périphérique accessible au processeur Registres adressables

Registres de contrôle Registres d’états Registres de données



Souvent plusieurs adaptations Interfaces

Niveaux électriques Signaux Protocole

Proc.Adapt.

1Adapt.

2Périph.

Interface 1 Interface 2 Interface 3

Périphérique



Terminologie Interface Cartes d’interface Adaptateur (adapter) Contrôleur (controller) Unité d’Echange Périphérique (I/O Device)



Espaces d’adressage et E/S Processeur à deux espaces d’adressage

Espace mémoire Instructions mémoire

Espacemémoire

EspaceE/S

0

N -1

0

P -1

Espace entrées / sorties Instructions d’E/S IN reg, adresse OUT reg, adresse



Espaces d’adressage et E/S Processeur à un seul espace d’adressage

E/S mappées en mémoire Pas d’instructions d’E/S

Dans les deux cas Nécessite un décodage d’adresse

0

N -1

E/S

mémoire

Espace d’adressage



Instructions et E/S Pour effectuer une opération d’E/S, le processeur

exécute une instruction Différences avec les accès mémoire

Vitesse : E/S souvent plus lentes Donnée échangée

E/S : octet, Mémoire : mot Autonomie Taux d’erreurs



Instructions et E/S Les registres E/S ont un comportement différent de

celui des cases mémoire Lecture / écriture Lecture seule Écriture seule Lecture avec remise à zéro



Echanges synchrones

adresse

donnée

sens

temps

sortie entréecontrôle

échange échange

proc. / périph.

proc.

proc.

proc.



Echanges synchrones

adresse

donnée

entrée

sortie

échange échange

contrôle

proc. / périph.

proc.

proc.

proc.



Echanges synchrones avec attente

adresse

donnée

sens

temps

entréecontrôle

échange

ready

périph.

proc.

proc.

proc.

périph.



Echanges asynchrones - lecture

adresse

donnée

sens

req

entréecontrôle ack

1 2 3 4 5 6 7 1

périph.

proc.

périph.

proc.



Echanges asynchrones - écriture

adresse

sens

req

sortiecontrôle ack

1 2 4 5 6 7 1

périph

Proc.

3

donnée



Exemple : périphérique série asynchrone Vue d’ensemble

ProcesseurPériphérique

série

émission1

1 réception

start D0 D1 D7 P stop

T T T T T T



Exemple : périphérique série asynchrone Organisation interne

Réception1

réceptionEmission

1

Logique de contrôle

émission



Exemple : périphérique série asynchrone Réception

Détecte le bit start Assemble les bits Vérifie parité et stop

1 bit d’état : registre réception plein

Registre à décalage 1

réception

Registre réception

8 bits

8



Exemple : périphérique série asynchrone Emission

Ajoute parité et stop Emet en série

1 bit d’état : registre émission vide

Registre à décalage1

émission

Registre émission

8 bits

8



Exemple : périphérique série asynchrone Registre d’état

Bit 0 : registre réception vide/plein Bit 1 : écrasement en réception Bit 5 : registre émission plein/vide Bit 6 : rien à émettre Bit 2 : erreur de parité …..



Exemple : périphérique série asynchrone Vu du processeur

Registre émission

Registreréception

Registre de contrôle

Registre d’état

Logique de contrôle

C/DCSLecEcr



Exemple : périphérique série asynchrone Accès aux Registres

C / D = 0

C / D = 1

Registre réception Registre émission

Registre d’état Registre de contrôle

EntréeLecture

SortieEcriture



Exemple : périphérique série asynchrone Interactions entre registres

Bit d’état registre réception plein : Mis à 1 lorsque recopie reg. à décalage -> reg. récept. Mis à 0 lorsque lecture registre réception

Bit d’état registre émission vide Mis à 0 lorsque écriture dans registre émission Mis à 1 lorsque recopie reg. émission -> reg. à décalage



Exemple : périphérique série asynchrone Interactions entre registres

Bit d’état écrasement en réception : Mis à 1, lorsque recopie reg. à décalage -> reg. récept., si

bit d’état registre réception vaut 1. Mis à 0 lorsque lecture registre d’état.

Bit d’état rien à émettre Mis à 1 lorsque recopie reg. émission -> reg. à décalage

si bit d’état registre émission vide vaut 1. Mis à 1 lorsque recopie reg. émission -> reg. à décalage



Exemple : périphérique série asynchrone Raccordement au processeur

Processeur

décodage

PériphériqueSérie

A9:0

RD

WR

IO/M

RD

WR

C/D

CS



Exemple : périphérique série asynchrone Raccordement au processeur

Adresses : 3F8 et 3F9

A9 A8 A7 A6 A5 A4 A3 A2 A1 A01 1 1 1 1 1 1 0 0 0

CS = A9+A8+A7+A6+A5+A4+A3+A2+A1+IO/M

C/D = A0

Documents

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