41
A A’ Réalisation d’un inverseur dans un process CMOS Psub Ntub P+ N+ N+ P+ P+ N+ Gnd Vdd in out NMOS PMOS Substrat P ( Psub ) Puit N ( Ntub ) A A' SiO 2 N+ N+ N+ P+ P+ P+

Process CMOS

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Process CMOS

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Page 1: Process CMOS

A

A’

Réalisation d’un inverseur dans un process CMOS

Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )

A

A'

SiO2

N+ N+ N+P+ P+ P+

Page 2: Process CMOS

A

A’

Réalisation d’un inverseur dans un process CMOS

Substrat P ( Psub )

Puit N ( Ntub )

N+ N+P+ N+P+ P+

AA'

PTAP(Polarisation substrat)

SiO2

Page 3: Process CMOS

A

A’

Réalisation d’un inverseur dans un process CMOS

Substrat P ( Psub )

Puit N ( Ntub )

N+ N+P+ N+P+ P+

AA'

NMOS

SiO2

Page 4: Process CMOS

A

A’

Réalisation d’un inverseur dans un process CMOS

Substrat P ( Psub )

Puit N ( Ntub )

N+ N+P+ N+P+ P+

AA'

PMOS

SiO2

Page 5: Process CMOS

A

A’

Réalisation d’un inverseur dans un process CMOS

Substrat P ( Psub )

Puit N ( Ntub )

N+ N+P+ N+P+ P+

AA'

NTAP(Polarisation puit N)

SiO2

Page 6: Process CMOS

A

A’

Réalisation d’un inverseur dans un process CMOS

NTUB DIFF POLY1 NPLUS PPLUS CONT MET1

Page 7: Process CMOS

Substrat P ( Psub )

Ouverture du puit N ( Ntub )

SiO2

A

A’

AA'

Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

1. Dépôt d’une couche de SiO2 protectrice.

Page 8: Process CMOS

Substrat P ( Psub )

Ouverture du puit N ( Ntub )

SiO2

A

A’

AA'

Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

1. Dépôt d’une couche de SiO2 protectrice.

2. Séquence de photolithographie.

a. Dépôt de la résine photosensible.

Page 9: Process CMOS

Substrat P ( Psub )

Ouverture du puit N ( Ntub )

SiO2

A

A’

AA'

Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

1. Dépôt d’une couche de SiO2 protectrice.

2. Séquence de photolithographie.

a. Dépôt de la résine photosensible.

b. Alignement du masque et exposition aux UV.

Page 10: Process CMOS

Substrat P ( Psub )

Ouverture du puit N ( Ntub )

SiO2

A

A’

AA'

Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

1. Dépôt d’une couche de SiO2 protectrice.

2. Séquence de photolithographie.

a. Dépôt de la résine photosensible.

b. Alignement du masque et exposition aux UV.

Page 11: Process CMOS

Substrat P ( Psub )

Ouverture du puit N ( Ntub )

SiO2

1. Dépôt d’une couche de SiO2 protectrice.

2. Séquence de photolithographie.

a. Dépôt de la résine photosensible.

b. Alignement du masque et exposition aux UV.

c. Retrait de la résine non exposée aux UV.

A

A’

AA'

Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Page 12: Process CMOS

Substrat P ( Psub )

Ouverture du puit N ( Ntub )

SiO2

A

A’

AA'

Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

1. Dépôt d’une couche de SiO2 protectrice.

2. Séquence de photolithographie.

a. Dépôt de la résine photosensible.

b. Alignement du masque et exposition aux UV.

c. Retrait de la résine non exposée aux UV.

Page 13: Process CMOS

Substrat P ( Psub )

Ouverture du puit N ( Ntub )

SiO2

A

A’

AA'

Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

1. Dépôt d’une couche de SiO2 protectrice.

2. Séquence de photolithographie.

3. Retrait SiO2 de la zone découverte.

Page 14: Process CMOS

Substrat P ( Psub )

Ouverture du puit N ( Ntub )

SiO2

A

A’

AA'

Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

1. Dépôt d’une couche de SiO2 protectrice.

2. Séquence de photolithographie.

3. Retrait SiO2 de la zone découverte.

Page 15: Process CMOS

Substrat P ( Psub )

Ouverture du puit N ( Ntub )

SiO2

A

A’

AA'

Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

1. Dépôt d’une couche de SiO2 protectrice.

2. Séquence de photolithographie.

3. Retrait SiO2 de la zone découverte.

4. Implantation dopant N.

Page 16: Process CMOS

Substrat P ( Psub )

Ouverture du puit N ( Ntub )

SiO2

A

A’

AA'

Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

1. Dépôt d’une couche de SiO2 protectrice.

2. Séquence de photolithographie.

3. Retrait SiO2 de la zone découverte.

4. Implantation dopant N.

Page 17: Process CMOS

Substrat P ( Psub )

Ouverture du puit N ( Ntub )

1. Dépôt d’une couche de SiO2 protectrice.

2. Séquence de photolithographie.

3. Retrait SiO2 de la zone découverte.

4. Implantation dopant N.

Puit N ( Ntub )

SiO2

A

A’

AA'

Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Page 18: Process CMOS

Substrat P ( Psub )

Délimitation des diffusions (zones actives)

Puit N ( Ntub )

SiO2

1. Dépôt d’une couche de Si3N4 protectrice ( masque DIFF ).

A

A’

AA'

Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Si3N4

Page 19: Process CMOS

Substrat P ( Psub )

Délimitation des diffusions (zones actives)

Puit N ( Ntub )

1. Dépôt d’une couche de Si3N4 protectrice ( masque DIFF ).

A

A’

AA'

Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

2. Croissance de l’oxyde local ( LOCOS ) hors DIFF.

SiO2

Si3N4

Page 20: Process CMOS

Substrat P ( Psub )

Délimitation des diffusions (zones actives)

Puit N ( Ntub )

1. Dépôt d’une couche de Si3N4 protectrice ( masque DIFF ).

A

A’

AA'

Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

3. Retrait Si3N4 et retrait des traces d’oxyde dans les diffusions.

2. Croissance de l’oxyde local ( LOCOS ) hors DIFF.

SiO2

Si3N4

Page 21: Process CMOS

Substrat P ( Psub )

Délimitation des diffusions (zones actives)

Puit N ( Ntub )

1. Dépôt d’une couche de Si3N4 protectrice ( masque DIFF ).

A

A’

AA'

Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

3. Retrait Si3N4 et retrait des traces d’oxyde dans les diffusions.

SiO2

2. Croissance de l’oxyde local ( LOCOS ) hors DIFF.

Page 22: Process CMOS

Réalisation des grilles en polysilicium

1. Croissance d’une couche d’oxyde de grille fin (SiO2 : 7-8 nm).

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

Page 23: Process CMOS

Réalisation des grilles en polysilicium

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

1. Croissance d’une couche d’oxyde de grille fin (SiO2 : 7-8 nm).

Page 24: Process CMOS

Réalisation des grilles en polysilicium

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

1. Croissance d’une couche d’oxyde de grille fin (SiO2 : 7-8 nm).

2. Dépôt et gravure du polysilicium de grille.

Page 25: Process CMOS

Réalisation des grilles en polysilicium

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

1. Croissance d’une couche d’oxyde de grille fin (SiO2 : 7-8 nm).

2. Dépôt et gravure du polysilicium de grille.

Page 26: Process CMOS

Réalisation des diffusions N+

1. Dépôt et gravure (masque NPLUS) d’un photoresist protecteur.

(NMOS et NTAP)

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

Page 27: Process CMOS

Réalisation des diffusions N+

1. Dépôt et gravure (masque NPLUS) d’un photoresist protecteur.

(NMOS et NTAP)

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

Photoresist

2. Implantation ionique N+.

Page 28: Process CMOS

Réalisation des diffusions N+

1. Dépôt et gravure (masque NPLUS) d’un photoresist protecteur.

(NMOS et NTAP)

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

2. Implantation ionique N+.

Photoresist

Page 29: Process CMOS

Réalisation des diffusions N+

1. Dépôt et gravure (masque NPLUS) d’un photoresist protecteur.

(NMOS et NTAP)

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

2. Implantation ionique N+.

Photoresist

N+ N+ N+

A noter le principe d’auto alignement de la grille.

Page 30: Process CMOS

Réalisation des diffusions N+

1. Dépôt et gravure (masque NPLUS) d’un photoresist protecteur.

(NMOS et NTAP)

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

2. Implantation ionique N+.

N+ N+ N+

A noter le principe d’auto alignement de la grille.

Retrait du photoresist.

Page 31: Process CMOS

Réalisation des diffusions P+(PMOS et PTAP)

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

N+ N+ N+

1. Dépôt et gravure (masque PPLUS) d’un photoresist protecteur.

Page 32: Process CMOS

Réalisation des diffusions P+(PMOS et PTAP)

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

N+ N+ N+

1. Dépôt et gravure (masque PPLUS) d’un photoresist protecteur.

Photoresist

2. Implantation ionique P+.

Page 33: Process CMOS

Réalisation des diffusions P+(PMOS et PTAP)

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

N+ N+ N+

1. Dépôt et gravure (masque PPLUS) d’un photoresist protecteur.

2. Implantation ionique P+.

A noter le principe d’auto alignement de la grille.

Retrait du photoresist.

P+ P+ P+

Page 34: Process CMOS

Croissance oxyde

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

N+ N+ N+

Croissance d’oxyde par Chemical Vapor Deposition (CVD).

P+ P+ P+

Page 35: Process CMOS

Croissance oxyde

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

N+ N+ N+

Croissance d’oxyde par Chemical Vapor Deposition (CVD).

P+ P+ P+

Page 36: Process CMOS

Réalisation des contacts

1. Ouverture des contacts (masque CONT).

(connexion DIFF/POLY – MET1)

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

N+ N+ N+P+ P+ P+

Page 37: Process CMOS

(connexion DIFF/POLY – MET1)

Réalisation des contacts

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

N+ N+ N+P+ P+ P+

1. Ouverture des contacts (masque CONT).

Page 38: Process CMOS

1ère métallisation – MET1

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

N+ N+ N+P+ P+ P+

1. Métallisation uniforme.

Page 39: Process CMOS

1ère métallisation – MET1

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

N+ N+ N+P+ P+ P+

1. Métallisation uniforme.

2. Gravure du métal 1 (masque MET1).

Page 40: Process CMOS

1ère métallisation – MET1

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Substrat P ( Psub )

Puit N ( Ntub )AA'

SiO2

N+ N+ N+P+ P+ P+

1. Métallisation uniforme.

2. Gravure du métal 1 (masque MET1).

Page 41: Process CMOS

A

A’Psub

Ntub

P+ N+ N+ P+ P+ N+

Gnd Vdd

in

out

NMOS PMOS

Layout inverseur CMOS

Substrat P ( Psub )

Puit N ( Ntub )

AA'

SiO2

N+ N+ N+P+ P+ P+