Systèmes sur puce L’impact des FPGA Quelques exemples Méthodologie Perspectives [email protected]

M.Mur, La Colle sur Loup, 13 0ct. 2004

Développement de circuits et systèmes embarqués

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Systèmes sur puce

L’impact des FPGA

Quelques exemples

Méthodologie

Perspectives

[email protected]

Développement de circuits et systèmes embarqués

Michel MURCEA/DSM/DAPNIA/SEDI

M.Mur, La Colle sur Loup, 13 0ct. 2004 Développement de circuits et systèmes embarqués 2

Click to edit Master title styleSystèmes électroniques de l’ère « Post-PC »

Applications Assistants numériques personnels (PDA) Téléphonie mobile Appareils photo numériques Audiovisuel numérique fixe et portable, jeux Biométrie cartes à puce Réseaux filaires/sans fil

Besoins Fonctionnalités croissantes Puissance de calcul Consommation réduite Reconfigurabilité (adaptation aux standards) Faible coût Mise sur le marché rapide Souci d’évolution (suivie des normes et standards)


Click to edit Master title styleSystèmes sur Puce (System On Chip)

Progrès technologiques Nombre de transistors/puce: *2/2 ans Fréquence d’horloge : *2/3ans (processeurs: *2/2 ans)

Part croissante du traitement logiciel Communication Cryptage Encodage/décodage Logiciel radio

Limitation des méthodes et outils de développement Capacité d’intégration: *50 /10 ans Capacité de conception: croissance 3 fois plus faible

Architecture Insertion de cœurs de processeurs prouvés Insertion de blocs IP (Intellectual Property) prouvés

Modules de traitement de signal Modules d’entrée-sortie standard

Développement de blocs propriétaires Connexion sur interface interne prouvée

Réutilisation du logiciel


Click to edit Master title styleSystèmes sur puce : alternatives

ASIC Applications grand volume

Performances Consommation Faible coût unitaire Coût de développement élevé

Applications contraintes Très basse consommation Tenue aux radiations Systèmes mixtes Qualification spatiale Systèmes forte puissance

FPGA Applications faible/moyen volume Prototypage ASIC Reconfiguration Familles tolérantes aux radiations Blocs performants

Cœurs de processeurs (blocs durs) PowerPC, ARM Interface bus interne CoreConnect, AMBA Communications série Gbit/s (blocs durs) Mémoires, opérateurs arithmétiques

Faible efficacité silicium Coût unitaire élevé Consommation

Processeur dur Caches, mémoire

IP

E/S

DSP

E/S

E/S

Mem Proc soft


Click to edit Master title styleExemples d’applications FPGA

Sonde de Test Usb Configurable: STUC Personnalisation Réutilisation Coût

D0 trigger 1: frontal calorimètre Traitement de signal filtrage numérique

CMS Selective Readout Processor Traitement rapide (convolution en place) Liens de communications optiques multi-Gbit/s Moniteur par processeur embarqué

Antares, km3 Système sur puce: évolution du noyau d’acquisition


Click to edit Master title styleSonde de Test Usb Configurable (STUC): Concept

Logiciel Hiérarchie PC (C, C++) / Micro-contrôleur (C, assembleur) / FPGA (VHDL, …) Configuration automatique (téléchargement contrôleur + FPGA) Répartition de l’application en fonction de la performance attendue Communication répartie sur flots USB indépendants (endpoints) Support de modules multiples dans FPGA

Interface humaineFichiersRéseau

PC (Hôte)

STUC

• Développement

• Test

• Acquisition(USB2.0 Hi Speed)

USB

-contrôleur FPGACircuit utilisateur

Electronique en :

Matériel Carte mezzanine personnalisable, format carte de crédit Connexion au circuit utilisateur par entrées/sorties flexibles FPGA Alimentation progressive par USB Synthèse d’horloges, ADC, …


Click to edit Master title styleModule STUC : Générateur de stimuliStuc FPGA

PatGen

Stuc Srvr

Cmnd

Rply

Sequenceur

Mngr JMP @Aj Pattern iAi

HLD N Pattern jAj

OpCod OpVar OpDat

ClkMux

PG Clk

Mémoire Instructions

Stimuli

Condition

Horloge externeHorlogesynthétisée

Div/n

C

[Autres Modules]

[Autres Modules]

USB

Programmation en assembleur, téléchargement et commande depuis PC

Sauts, sous-routines & boucles imbriquées, attente & test conditionnels, …

Génération jusqu’à ~200 MHz

Applications: Emulation de protocoles, génération de signal arbitraire (avec

CNA rapide), séquenceur pour imageur CCD/IR


Click to edit Master title styleApplications STUC: bancs de test

USB

FPGA

Banc de test de carte(Herschel SPIRE/SCU)

Carte en test

Banc de test système(Herschel SPIRE/SCU)

Banc de validationASIC ATLAS-BiMux


Click to edit Master title styleApplication STUC: système d’acq. Tomo-EDF

Collaboration avec CEA/DRT/LIST/DETECS/SSTM

Instrumentation d’une conduite de réacteur nucléaire pour EDF Mesure de la carte de température du fluide caloporteur Mesure du champ de vitesse

Tomographe d’émission gamma Couronne de cristaux LSO Photomultiplicateurs Ampli filtre discri par ASIC SFE16 (développé pour CERN-COMPASS)

Utilisation de STUC comme nœud d’acquisition Configuration des SFE16 (64 canaux) Balayage des seuils SFE16 et comptage (spectre obtenu par analyse) Acq phase 1: Comptage simple au dessus d’un seuil Acq phase 2: Mesure du temps au dessus du seuil (estim. énergie)


Click to edit Master title styleTraitement de signal: D0 L1 Calorimeter Trigger

• 80 cartes ADF connectées à 8 cartes algorithme (TAB) • 240 liens 2 Gbit/s

Système ADF(Analog to Digital

converter and Filter)

• Numérisation, estimation et transmission de ET à chaque croisement de faisceaux (2560 canaux)

• Délai ~1 µs

D. Calvet, DAPNIA/SEDI


Click to edit Master title styleD0 L1 Trigger: carte A/D converter and filter (ADF)

32 x (30 MHz ADC 10-bit + 15 MHz 8-tap FIR filter + peak detector)

3 ouptut links 2 Gbit/s; history buffers, VME interface configuration/control

0

2

4

6

8

10

12

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

sample index

am

plit

ud

e (

LS

B's

)

raw

filtered

Algorithm: 8-tap matched filter; peak-

detector turned off

Noise improvement and correct

identification of energy and time

position

End-to-end latency: 0.87 µs to 1.23 µs

(depending on filter coefficients)


Click to edit Master title styleCMS ECal Selective Readout Processor (SRP): système

54 D

CC

Front-ends 108 TCC

HLT & DAQ

L1 Trigger

TCS54 CCS

L1 accept

Classification flags: 3bit/TT

Selected event data

Read-out flags: 3bit/TT

Trigger TowersPartial triggerprimitives

SRP12 cartesalgorithme

L1 accept

L1 throttle

All event data

Input pipelinedelay of 6.4µs/RU

TCC – Trigger Concentrator CardDCC – Data Concentrator CardCCS – Clock and Control SystemSRP – Selective Read-out ProcessorTCS – Trigger Control System

108 entrées < TCCs 54 sorties > DCCs Liens optiques 1.6 Gbit/s

Opération au taux du L1 (100 kHz) Temps de traitement < 4-5 µs Choix des algorithmes de sélection

I. Mandjavidze, DAPNIA/SEDI


Click to edit Master title styleCMS Ecal SRP: Algorithm Board (AB)

J0P1 P2

VME buffers

Core FPGA

VMESerial linksAlgorithms

Xilinx V2Proxc2vp70-6-ff1704

Power supply

Clock synthesizers

BS controller &JTAG chain

xcf32p PROMs

SNAP12 MSA pluggableparallel optic modules

RJ45 connectors

TTSIN

TTSIN

TTSOUT

O/E

TrueLite

TTCrx

QPLL

Cons., JTAGEthernet

Aux. connector

TCS interface

Core FPGA 20 transceivers 2.5 Gbit/s : 12 pour TCC / DCC links; 8 for liens AB-AB Processeur sur puce PowerPC 300 MHz : surveillance

TTC

Rx

DCCTx

AB

Rx

AB

Tx


Click to edit Master title styleCMS Ecal SRP: Communications optiques

Distribution modules

RxUp to 12

deserializers

SNAP12

AB2

TxUp to 12

Serializers

SNAP12

AB3

Serializer Tx

TCC SFP

Deserializer Rx

DCC SFP

RxUp to 12

deserializers

TxUp to 12

serializers

SNAP12

ABIndividual LC fibers

MTP fibers

TCC-AB and AB-DCC links

AB-AB links Passive optical cross-connect

SNAP12 : 12 channel pluggable parallel opticSFP – Small form factor pluggable


Click to edit Master title styleSystème d’acquisition AntaresExemple

d’ANTARES(cas d’évaluation)

Offshore Acquisition en temps réel de ~2000

ASIC de numérisation Réseau commuté Ethernet 100/1000 de

300 cartes processeur/FPGA/SDRam

A terre Calculs de déclenchement en temps

réel sur les données d’acquisition

Ferme de ~100 stations PC-LinuxContrôlede ligne

Boîte dejonction

CâbleElectro-mécanique

Câbleélectro-optique

Détecteurs

Contrôle lentDonnéesHorlogeEnergie

Nœuds detraitement

Nœudsd’acquisition

Offshore A terre

~10 lignes de détection (400 m)~10 lignes de détection (400 m) ~ 300 nœuds d’acquisition (30 / ligne)~ 300 nœuds d’acquisition (30 / ligne) ~1000 photomultiplicateurs (3 / nœud)~1000 photomultiplicateurs (3 / nœud) ~2000 sources de données à 20 Mb/s max~2000 sources de données à 20 Mb/s max Système offshore réparti sur 30 000 000 mSystème offshore réparti sur 30 000 000 m33


Click to edit Master title styleApplication Antares: Carte DAQ actuelle

RTOS

MemorySDRAM (64 MB)

Memory Flash (4 MB)

Processorboot

Processor(Motorola MPC860P@80MHz)

SlowControl

SlowControl

Task

Slow Control for the Storey 100Mb/s Ethernet LinkTo shore station

DataTask

Data

Data from storey(ASIC to digitalise)Programmable

Logic

ProgrammableLogic

FPGA(600k gates)

Carte processeur

Module de ContrôleLocal (LCM)

Circuit Intégré frontal(Analogue Ring Sampler)

S. Anvar, H. Le Provost, DAPNIA/SEDI


Click to edit Master title styleProjet km3: Version intégrée

Processor(IBM 405@400MHz)

SlowControl

Task

Slow-Control for the Storey

1Gb/s Ethernet LinkTo shore station

DataTask

RTOS

DDR Memory (256 MB)

SlowControl

Data

BufferManager

BufferManager

XILINX Virtex-2 Pro XC2VP40

16 Mbit FLASHXILINX

Configuration

TOT Analysis/Time Stamp

TOT Analysis/Time Stamp

Multiple TOTASIC

Multiple TOTASIC

PM signal Ref Clock


Click to edit Master title styleSystèmes spatiaux

Processeurs … Microcontrôleurs … DSP 21020

ASICs qualifiés 2000: Prédiffusés CMOS Rad Tol MHS/Temic/Atmel

Circuit traitement de bord INTEGRAL-SPI 2004: Précaractérisés Rad Tol Atmel 0.18 um, multiprojet

FPGA Actel Rad Tol, antifusibles, flip-flops durcis

Développements actuels Herschel Nouvelle famille jusqu’à 2 million portes éqvt.

Xilinx VirtexII Qpro Rad Tol Processeur « soft » Jusqu’à 6 millions portes éqvt. Système de redondance haut niveau Reconfiguration après lancement …

Croissance de la demande de traitement à bord ECLAIRS

Détection à bord des sursauts gamma, alerte au sol Gestion des mesures précédentes, zoom pour mesures postérieures


Click to edit Master title styleSystème sur puce: Développement

Processor

Processor Bus

Specific LogicNetworkInterface

System On Chip

Non volatileMemory

DynamicMemory

Programme(c/c++)

if (i==0) then

….

Description du système

IPs:Serial Port

Couche Ethernet MAC…

Logique spécifique

(VHDL, verilog)

Process (clk)

Begin …

Système de développement SimulationOS

temps réel

Création du noyau

P. Kestener, H. Le Provost, DAPNIA/SEDI


Click to edit Master title styleRésumé

Maîtrise du développement Co-design

Recherche du partitionnement optimal matériel/logiciel Description de tâches génériques Allocation tardive Langages uniformes (SystemC, …)

Co-simulation Modèle fonctionnel d’exécution du programme des processeurs Spécialisation tardive des interfaces et transactions Intégration et vérification des blocs IP

Portage des exécutifs temps réel uLinux, VxWorks

Contrôle du cycle du logiciel temps réel Description en langage unifié Test et validation sur machine générique Déploiement sur cibles finales

Accès aux blocs IP Modèle commercial peu adapté

Documents

Systèmes sur puce L’impact des FPGA Quelques exemples Méthodologie Perspectives [email protected]