Unité: Base de systèmes logiques 2 (SysLog2)

Introduction SysLog1,

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Unité de Systèmes Logiques 2Introduction

Etienne Messerli21 février 2017

E. Messerli (HES-SO / HEIG-VD / REDS), 2017 p 1

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Etienne Messerli, EMI …

Professeur depuis octobre 1995▪ Unité préparatoire de systèmes numériques: UPN▪ Unité d'architecture des ordinateurs ARO1 (1ère) ▪ Unité de systèmes logiques SysLog1 et 2 (2ème)▪ Unité interface système à processeur IFS (2ème)▪ Unité de systèmes numériques CSN (3ème)▪ Unités à choix 3ème année:

- CSF (Conception de systèmes numériques sur FPGA)

▪ Module master: ReCo (Reconfigurable Computing), ▪ Unité de théorie des circuits

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Formation, expérience professionnelle

Diplômé de l ’EPFL, Lausanne, 1986 Diplômé de l'EIG, Genève, 1980

Depuis 10.1995:Professeur à l'EINEV, EIVD, puis HEIG-VD

10.1992-09.1995: Chargé de cours à l'EINEV 03.1987-09.1995: CYBELEC, Yverdon-les-Bains 07.1986-12.1986: Voyage Irlande, étude anglais 07.1980-06.1982: Brown-Boveri & Cie, Baden

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Coordonnées EMI

Etienne Messerli Acronyme: EMI Bureau: A09a, niveau A, aile est E-mail: etienne.messerli@heig-vd.ch Tél. 024/55 76 302

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Activités

Répartition de mes activités :- 50% enseignement

- 50% autres missions HES, soit :▪ Membre de l'institut REDS

• Groupe: Conception intégrale de systèmes embarqués• Collaboration à la gestion de l'institut

▪ Gestion et réalisation de projets Ra&D▪ Président du Conseil représentatif de l'école

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Unité SysLog2

Unité de 2ème année en S4, comportant 4 périodes, soit:▪ Cours 2 périodes▪ Laboratoire 2 périodes ▪ Possible croisement entre cours et labo

Evaluation:▪ Contrôle continu durant le semestre (cours et labo)

▪ Pas d'examen unité

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Déroulement du cours

Le cours est décomposé en 2 parties :

∼ 50% présentation de la théorie et d'exemples.

∼ 50% exercices (analyse, élaboration, correction, …)

▪ Correction au tableau par un étudiant▪ Corrigé: un étudiant rédige un corrigé, je le valide,

puis je le transmets à toute la classe

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Méthode de travail

Prendre des notes personnellesTravailler régulièrement la matièreFaire les exercices d’une séance à l’autre▪ Nécessite un travail personnel▪ Permet de comprendre la matière au fur et à

mesure

Objectif:poser des questions au cours suivant.

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Support et documentation de cours

Polycopiés :▪ Electronique numérique tome 4

• Systèmes séquentiels avancés, MSS complexes▪ Copie des présentations PPT▪ Manuel VHDL Introduction à Questasim et Quartus

Documentation disponible sur le site www.reds.ch

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Relation étudiants professeur

Nommer un délégué de classe qui est le porte parole de l'ensemble des étudiant(e)s

Son rôle est de transmettre, de manière anonyme, tous les messages de la classe au professeur

Je communique ma réponse à la classe,si nécessaire j'ouvre une discussion

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Objectif unité SysLog2

Objectif de l'unité SysLog2:▪ Concevoir des systèmes numériques simples

et complexes (décomposition)▪ Maitriser le flow de développement avec

intégration dans un circuit logique programmable

▪ Utilisation du langage VHDL▪ Pratiquer la vérification à l'aide d'un simulateur

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Logiciels pour laboratoire

Outils EDA récents:▪ Simulateur VHDL: Questasim▪ Outil Altera: Quartus II

Description des systèmes numériques:▪ sous forme textuel avec langage HDL

▪ formation sur le langage VHDL

▪ utilisation de scripts

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Cartes de développement pour labo

Carte Max-V (25-80 pôles)▪ Comporte de nombreux entrées/sorties + mezzanines▪ Device MAXV-5M570ZF256 (570 LEs, 256 pins, 159 I/O)

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Cartes de développement pour labo

Carte Servo-USB▪ Permet la commande d’une table tournante

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Design développé dans une carte Max-V, connexion carte Servo-USB via connecteur 80p

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Evaluation (contrôle continu)

Evaluation du cours:▪ 3 Tests d’une durée de ~ 60 minutes▪ Documents autorisés :

• Présentation PPT et documentations fournies• Exercices et notes personnelles• Calculatrice

▪ Moyenne du cours : moyenne sur les 3 tests

Evaluation du laboratoire:▪ 4 évaluations de travaux de laboratoire▪ Moyenne du labo : moyenne sur les évaluations

avec evtl une pondération

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Note finale de l'unité SysLog2

Formule pour le calcul de la note finale de l'unité d'enseignement SysLog2 :

Note finale = cours * 0. 5 + labo * 0. 5

Contenu et calcul note finale:▪ Voir fiche d'unité: https://gaps.heig-vd.ch/

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Contenu unité SysLog2Contenu:▪ Flow développement en VHDL, outils EDA▪ Le VHDL pour la synthèse (intro, instr. concurrentes,

process, instr. séquentiels)▪ Conception et description de système combinatoire▪ Description d'éléments mémoire en VHDL▪ Conception de systèmes séquentiels avec description en

VHDL (reg, cpt, syst. séqu simple, MSS)▪ Décomposition comb/séqu d'opérations arithmétiques▪ MSS complexe (décomposition UT & UC)

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Fiche d'unité:voir GAPS

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Planning de l'unité SysLog2

Voir fichier pdf

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Mes domaines : mots clés …Conception de systèmes numériques complexes

VérificationOutils EDA

Library IEEE;use IEEE.Std_Logic_1164.all;entity Flip_Flop is

port (D : in Std_Logic;Clock : in Std_Logic;Q : out Std_Logic);

end Flip_Flop;architecture Comport of Flip_Flop isbeginprocess(Clock)beginif Rising_Edge(Clock) then

Q <= D;end if;

end process;end Comport;

VHDL

Méthodologie

FPGA

VHDL-SystemVerilogE. Messerli (HES-SO / HEIG-VD / REDS), 2017 p 19

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… domaines : mots clés …

High-speed serial links :

Link at 14.1Giga

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new FPGA Technology

Soft-Processor:

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… domaines : mots clés

Pipeline Co-DesignHigh performance

E. Messerli (HES-SO / HEIG-VD / REDS), 2017 p 21

Révolution SoC:Puce avecµC & FPGA

Introduction SysLog1, E. Messerli (HES-SO / HEIG-VD / REDS), 2017 p 22QCRYPT – E. Messerli

QCrypt: 100Gbit/s Encryption & Quantum Security

high-speed Quantum Key Distribution

40..100Gb/s enCryption and decryption

the impossibility of “Q cloning” is one of the best established facts in Science

highest security for the next-generation communication speed

10111100001101011110101000110001

10111100001101011110101000110001

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Qcrypt System: Fast EnCryption

E. Messerli (HES-SO / HEIG-VD / REDS), 2017 p 23

• User side: 10Giga Ethernet channels through 10 SPF+ optical modules

• Client side: 100Gbps channel using WDM optical modulefeeds with 10 high-speed serial links @ 10Giga

• All synchronization and channels splitting made into the FPGA

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Qcrypt System: Fast EnCryption

E. Messerli (HES-SO / HEIG-VD / REDS), 2017 p 24QCRYPT – E. Messerli

PCB: 24 layers, 52 high-speed serial links, 10 power supplies FPGA main power supply: 0,95V @ 40AmpCommunication links: 8x SFP+ & 2x XFP @ 10Giga

1x CXP & 1x CFP @ 100Giga22x High-speed serial @ 6.5Giga

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Nouveau: ARM + FPGA

E. Messerli (HES-SO / HEIG-VD / REDS), 2017 p 26

ZYNQ, un seul chip avec:- dual core ARM Cortex A9- FPGA

Source:Trenz Electronic TE0720 Series (Z-7020)(http://www.trenz-electronic.de/)