Universit Sidi MohamedBen Abdellah Facult Des SciencesDhar El Mahras-Fs

CONTE RENDUEVHDL Ralis par :TARIK MLILAS

TP 1Additionneur 4bits base de 1bit :Additionneur 1bit

Additionneur 4bits

Test bensh d un additionneur 4 bits

Simulation avec ModelSim

Simulation avec ModeleSim multiplexeur

comparateur

Teste bench comparateur

Simulation avec ModeleSim comparateur

COMPTEUR

Teste bench compteur

Simulation avec ModeleSim compteur

Les machines dtatLhorloge numrique

Les joueurs

library ieee;use ieee.std_logic_1164.all; ENTITY joueur ISPORT (L1,L2,L3,rst, clk:IN STD_LOGIC;la,lb,lc,buz :OUT STD_LOGIC); END joueur;ARCHITECTURE diagramme OF joueur IS TYPE etat_4 IS (E0, E1, E2, E3);SIGNAL etat_persente,etat_suivant: etat_4;BEGINinitialisation: PROCESS(clk,rst) BEGINif rst='1' then etat_persente