Unité: Base de systèmes logiques (SysLog1)
Introduction SysLog1,
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Unité de Systèmes Logiques 1Introduction
Romuald MosqueronSeptembre 2016
R. Mosqueron (HES-SO / HEIG-VD / REDS), 2016 p 1
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Romuald Mosqueron, RMQ
Professeur depuis Septembre 2016▪ Unité d'architecture des ordinateurs ARO1 (1ère) ▪ Unité d'architecture des ordinateurs ARO2 (1ère) ▪ Unité de systèmes logiques SysLog1 (2ème)▪ Unité d’architecture des systèmes à processeur
(ASP) (2ème)
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Présentation de l'institut ReDS
Recherche Formation Bachelor / Master Transfert de technologies Formation continue Mandats industriels
6 professeurs et 20 ingénieurs
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http://reds.heig-vd.ch/
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Institut ReDS
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Formation, expérience professionnelle
Doctorat en Instrumentation et Informatique de l’Image (2006)▪ Sujet: Caméra rapide intelligente avec compression
embarquée temps réel
Depuis 09.2016: Professeur à HEIG-VD, Institut ReDS
10.2006-08.2016: Chef de projets à l’EPFL Depuis 09.2012: Consultant indépendant 09.2003-08.2006: Assistant de recherche, LE2I 03.2002-08.2003: Ingénieur-chef de projet, Prodesys
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Coordonnées RMQ
Romuald Mosqueron Acronyme: RMQ Bureau: A09a, niveau A, aile est E-mail: [email protected] Tél. 024/557 63 02 => Nov.2016
024/557 61 55 après Dec.2016
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Activités
Répartition de mes activités :- 50% enseignement
- 50% recherche:▪ responsable de projets Ra&D
• Systèmes Broadcast• Smart Camera
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Unité SysLog1
Unité de 2ème année en S3, comportant:▪ Cours: 3 périodes
• Un bloc de 3 périodes, dans salle labo▪ Laboratoire: 2 périodes ▪ Possible croisement entre cours et labo
Evaluation:▪ Contrôle continu durant le semestre (cours et labo)▪ Examen unité d'enseignement : écrit commun
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Déroulement du cours
Le cours est décomposé en 2 parties :
50% présentation de la théorie et d'exemples.
50% exercices (analyse, élaboration, cor-rection, …)
▪ Correction au tableau par un étudiant▪ Corrigé: un étudiant rédige un corrigé, je le valide,
puis je le transmets à toute la classe
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Méthode de travail
Prendre des notes personnellesTravailler régulièrement la matièreFaire les exercices d’une séance à l’autre
▪ Nécessite un travail personnel▪ Permet de comprendre la matière au fur et à
mesure
Objectif:poser des questions au cours suivant.
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Support et documentation de cours
Polycopiés :▪ Electronique numérique tome 1, tome2 (partiel)
( Gaumain, Messerli, Meyer)▪ Copie des présentations PPT▪ Série d'exercices pour chaque chapitre Introduction au logiciel Logisim
Documentation disponible sur le site www.reds.ch
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Evaluation (contrôle continu)
3 à 4 Tests▪ durée ~60 minutes ▪ les tests auront lieu : date à planifier▪ Documents autorisés :
• Polycopiés et documentations fournies• Exercices et notes personnelles• Calculatrice
Absence: note 1.0▪ si justificatif: travail de rattrapage (min un en fin d'unité)
Moyenne du cours : moyenne calculée sur les N tests
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Logiciels pour laboratoire
Logisim (open source) => présentation au labo▪ Logiciels permettant un flow complet pour réaliser un
circuit logique programmable• Saisie graphique ou VHDL, simulation• Intégration: lancement de Quartus (Altera)
- synthèse, intégration, programmation circuit• Simulation VHDL avec Questasim• Console de simulation en Tcl/Tk
Description des systèmes numériques:▪ sous forme schématique▪ evtl introduction au langage VHDL
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Note finale de l'unité SysLog1
Formule pour le calcul de la note finale de l'unité d'enseignement SysLog1 :
Note finale = cours * 0.3 + labo * 0.2 + examen * 0.5
Fiche d'unité avec le contenu: ▪ https://gaps.heig-vd.ch/
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Relation étudiants professeur
Nommer un délégué de classe qui est le porte parole de l'ensemble des étudiant(e)sSon rôle est de transmettre, de manière
anonyme, tous les messages de la classe au professeur Je communique ma réponse à la classe,
si nécessaire j'ouvre une discussion
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Planning unité SysLog1, S1 semaines 1 à 8 …
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EMI/RMN Version du 12 septembre 2016
Crs: 3 périodes Labo: 2 périodes
119-sept Introduction. Rappel : codification (base 2, 10 et
…), Boole, schéma, TDV, table de Karnaugh16),nbr signés, fcts bases (NON, ET, OU,
226-sept Fct incompl. définie
Exe: CC texte, TDV, équation, schémaIntroduction au labo (journal)Labo intro Logisim: Mux2a1 (3p)
33-oct Fcts std comb: décodeur & mux Labo intro Logisim: Mux2a1 (3p)
410-oct Fcts std comb: dec/mux exercices Labo combinatoire Bin_lin (4p)
517-oct Fcts std comb: comp, add Labo combinatoire Bin_lin (4p)
24-oct Vacances d'automne
631-oct Fcts std comb: add/sub C2 Labo combinatoire hiérarchique
Aff. min-max (6 p)
77-nov Fcts std comb: add/sub C2, multipl. Labo combinatoire hiérarchique
Aff. min-max (6 p)
814-nov Aspects techniques, open coll,
tri-stateLabo combinatoire hiérarchiqueAff. min-max (6 p)
Unité d'enseignement SysLog1 - A & B Planning 2016-2017
Semestre 1 : 3 p. cours (48), 2 p. labo (32)
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… planning unité SysLog1, S1 semaines 9 à 16
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Crs: 3 périodes Labo: 2 périodes
921-nov Mémoire ROM et PLD
Intro système séquentiel, chronogrammeLabo intro système séquentiel (4p): registre à décalage & chenillard
1028-nov Bascules RS, flip-flop D Labo intro système séquentiel (4p):
registre à décalage & chenillard
115-déc Exe syst sèqu avec bascules
Syst séqu simple: registresLabo syst. séquentiel simple (6p): à définir (utilisation reg-cpt)
1212-déc Syst séqu simple: registres & compteurs Labo syst. séquentiel simple (6p):
à définir (utilisation reg-cpt)
1319-déc Exe reg & cpt
Syst séquentiel: MSS grapheLabo syst. séquentiel simple (6p): à définir (utilisation reg-cpt)
26-déc Vacances Noël2-janv Vacances Noël
149-janv Syst séquentiel: MSS graphe Labo séquentiel MSS:
Tapis de triage (8 p)
1516-janv Exercices MSS simple
Technologie PLD (CPLD-FPGA)Labo séquentiel MSS: Tapis de triage (8 p)
1623-janv Labo séquentiel MSS:
Tapis de triage (8 p)Labo séquentiel MSS: Tapis de triage (8 p)
30-janv semaine sans cours6-févr Examens d'unité
Semestre 1 : 3 p. cours (48), 2 p. labo (32)
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Préparation pour Unités d'enseignements:
▪ Systèmes à microcontrôleur (SysMiCo)▪ Conception de systèmes numériques (SysLog2)▪ Conception numérique sur FPGA (CSF)▪ Traitement du signal appliqué (TraiSignAp)▪ …
Applications avec microcontrôleurs Conception et développement de systèmes
numériques pour FPGA
Projet de semestre et diplôme !R. Mosqueron (HES-SO / HEIG-VD / REDS), 2016 p 18
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Les systèmes logiques
Les systèmes logiques sont la base de nombreux systèmes électroniques▪ microprocesseurs, microcontrôleurs, SoC, ..▪ circuits logiques programmables
▪ systèmes à processeur système logique complexe !
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Systèmes à processeurs
Très nombreuses applications:▪ ordinateur omni présent dans beaucoup
d'équipement▪ système de commande de machines, …▪ domaine grand public:
• smart phone• appareil photo numérique• télévision connectée• console de jeu• appareils ménager
▪ …R. Mosqueron (HES-SO / HEIG-VD / REDS), 2016 p 20
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Objectif général du cours
Traduire une description d’un système(cahier des charges textuel)
enun système numérique
p 21
Entrées SortiesSystème
à réaliser ?
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Objectif pratique de la conception numérique
Assurer un fonctionnement correct ! Atteindre les performances demandées
ensuite
Minimiser les coûts de production▪ minimiser la quantité de logique!Mettre le produit sur le marché dans un délai
raisonnablep 22
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Représentations de l’information
Analogique:▪ Les valeurs sont continues. Entre deux
valeurs A et B il existe un nombre infini de valeurs
Digitale (numérique):Une valeur est représentée par une chaînefinie de symboles appelés digits.
Il est impossible de représenter digitalement tous les nombres existants entre deux valeurs analogiques
=> il faut une infinité de points!p 23
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Disque Vinyle versus CD-Audio
Avantages ?
Inconvénients ?
p 24
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Pour enregistrer sur un CD, le son est échantillonné 44’100fois par seconde. La valeur de chaque échantillon est stockée en binaire, à l'aide de 16 digits (bits): il n'y a que65’536 valeurs possibles (216)
p 25
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Mes domaines : mots clés …Conception de systèmes numériques complexes
VérificationOutils EDA
Library IEEE;use IEEE.Std_Logic_1164.all;entity Flip_Flop is
port (D : in Std_Logic;Clock : in Std_Logic;Q : out Std_Logic);
end Flip_Flop;architecture Comport of Flip_Flop isbegin
process(Clock)begin
if Rising_Edge(Clock) thenQ <= D;
end if;end process;
end Comport;VHDL
Méthodologie
FPGA
VHDL-SystemVerilogR. Mosqueron (HES-SO / HEIG-VD / REDS), 2016 p 26
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… domaines : mots clés …
High-speed serial links :
Link at 14.1GigaR. Mosqueron (HES-SO / HEIG-VD / REDS), 2016 p 27
new FPGA Technology
Soft-Processor:
Pipeline Co-DesignHigh performance
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… domaines : mots clés
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new SoC-FPGA:
one chip withµC & FPGA
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At the END ?
A lire, réfléchir et comprendre !
Il y a 10 types de personnes sur Terre, ceux qui comprennent le binaire
et les autres !
p 29
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dia pas utilisé
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Analyse:▪ Déterminer le comportement d'un système à
partir d’une description textuelle
Conception:▪ Déterminer la structure nécessaire qui produit
un comportement donné.▪ Plusieurs structures sont possibles pour obtenir
un même comportement (entrées – sorties)
Réalisation d'un système
p 31
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Contenu unité SysLog1 …Numération et fonction logiques de base:
RAPPEL de l'unité UPN:▪ codification (numération, base 2, 10 et 16)▪ fonctions de bases (NON, ET, OU, …)▪ algèbre de Boole (postulats, théorèmes)▪ schéma logique, table de vérité, table de
KarnaughReprésentation des nombres entier
▪ Nombres non-signés et signés en C2/ C1▪ Addition et soustraction en binaire
Fiche d'unité:voir GAPS
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… contenu unité SysLog1 …
Systèmes logiques combinatoires▪ systèmes combinatoires simple (schéma)▪ fonctions combinatoires standards
• MUX, DEMUX, ADD, COMP, ...▪ décomposition des systèmes
combinatoires▪ circuits mémoires ROM▪ circuits logiques programmables (CPLD)
Fiche d'unité:voir GAPS
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Aspects techniques circuits combinatoires▪ temps de propagation▪ portes collecteurs ouverts et 3 états
Systèmes logiques séquentiels simples▪ introduction sur les bascules (base vue en UPN)▪ évolution système séquentiel, chronogramme, ▪ registres et compteurs
• fonctions standards séquentielles▪ machine d'états (graphes, réduction, codage)▪ conception de systèmes séquentiels simples
Fiche d'unité:voir GAPS
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… contenu unité SysLog1 …