Prototypage virtuel à partir de SysML

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    13-Sep-2014

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Prsentation donne RTS 2010 http://www.salons-solutions-electroniques.com/

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<ul><li><p>Prototypage virtuel partir de SysML</p><p>Loc Fejoz, RtaW </p><p>David Guihal, ALYOTECH Innovation</p><p>RTS'10</p><p>01/04/2010, Paris</p><p>http://www.realtimeatwork.com</p></li><li><p>20/04/10 2</p><p>Cycle de vie du </p><p>dveloppement</p><p>S</p><p>S</p><p>S</p><p>P</p><p>P Produit</p><p>S Spcification</p><p>T Testcase</p><p>PT</p><p>PT</p><p>PTconformit</p><p>conformit</p><p>conformit</p><p>Besoin d'informations contextuelles implicites.</p><p>Tests de conformit lors de la V&amp;V.</p></li><li><p>20/04/10 3</p><p>T</p><p>Ingnierie dirige par les </p><p>modles</p><p>M</p><p>M</p><p>M</p><p>P</p><p>P Produit</p><p>M Modle</p><p>T Testcase</p><p>PT</p><p>P</p><p>PT Conformit</p><p>Conformit</p><p>Conformit</p><p>Simulation</p><p>numrique</p><p>Premire vrification des tests lors</p><p>de la descente par simulation.</p><p>Le contexte doit tre le plus explicite possible.</p></li><li><p>20/04/10 4</p><p>Pourquoi SysML?</p><p>I-deas TMG Thermal</p><p>Modelica</p><p>Catia SimElectronics</p><p>?</p><p>? ?</p><p>?</p><p>Exigences</p><p>?</p><p>?</p><p>?</p><p>Problme de </p><p>maintenance de la </p><p>cohrence des modles.</p></li><li><p>20/04/10 5</p><p>Ingnierie dirige par LE </p><p>modle</p><p>I-deas TMG Thermal</p><p>Modelica</p><p>Catia</p><p>Exigences</p><p>Modle</p><p>SysML</p><p>SimElectronics</p><p>SysML, la lingua franca</p><p>de l'ingnieur systme.</p><p>Le modle comme rfrence formelle</p><p>des exigences.</p></li><li><p>20/04/10 6</p><p>Bnfices</p><p> Meilleure maturit de la conception grce aux simulations numriques</p><p> Exploration de solutions alternatives facilite Time-to-market rduit Maintenance long terme facilite </p><p>(Indpendance vis vis des outils et des technologies)</p><p> Formalisme partage entre les mtiers Spcifications non ambigus</p></li><li><p>20/04/10 7</p><p>Qu'est SysML?</p><p> UML simplifi avec le vocabulaire de l'ingnieur </p><p>systme Et adapt :</p><p> Composition de blocs internes, Flow-port Contraintes paramtriques Exigences</p><p> Normalis par l'OMG (Object Management Group)</p></li><li><p>20/04/10 8</p><p>Block Diagram Definition</p></li><li><p>20/04/10 9</p><p>Internal Block Diagram</p></li><li><p>20/04/10 10</p><p>Parametric Diagram</p></li><li><p>20/04/10 11</p><p>Package Diagram</p><p>SysML n'est pas une </p><p>mthode!</p><p>Cette organisation </p><p>provient du retour </p><p>d'exprience de </p><p>TopCased.</p><p>Conforme EIA-632.</p></li><li><p>20/04/10 12</p><p>9 diagrammes Dfinition de bloc ( UML Class Diagram) Dfinition de bloc interne (nouveau) Paramtrique (nouveau) Package (=UML) Activit (UML) tat (=UML) Squence (=UML) Cas d'utilisation (=UML) Exigence (nouveau)</p></li><li><p>20/04/10 13</p><p>Extension de SysML : </p><p>Profils MARTE</p><p> Real-Time / Embedded Allocation Measurement (prcisions sur les valeurs)</p><p> UML Testing Profile (description des tests) SysML4Modelica</p><p> SysML4VhdlAms ? </p></li><li><p>20/04/10 14</p><p>Extension de SysML : </p><p>Librairies Librairie standard</p><p> SysML standard ValueType (Real, Complex) ! Units ( venir)</p><p>Reste beaucoup faire !</p><p>cf librairies Vhdl-Ams et Modelica</p></li><li><p>20/04/10 15</p><p>Outils</p><p> Melody : SysML Parametric Solver for IBM Rational Rhapsody</p><p> ParaMagic : SysML Parametrics for MagicDraw</p><p> OpenModelica MDT : ModelicaML code generator Eclipse plugins</p><p> SysML-Companion : simulable models generator from SysML</p></li><li><p>20/04/10 16</p><p>Dmo</p><p>SysML-Companion</p><p>The SysML model</p><p>Simulation trace</p><p>Vhdl-Ams</p><p>(as an</p><p>execution model)</p><p>Vhdl-Ams</p><p>simulator</p><p>RtaW SysML-Companion</p></li><li><p>20/04/10 17</p><p>Merci pour votre </p><p>attention</p></li><li><p>20/04/10 18</p><p>SysML-Companion</p><p> l'usage</p><p>Les planches suivantes illustrent </p><p>l'utilisation de SysML-Companion </p><p>lors de la conception d'un circuit </p><p>lectronique simple utilisant la </p><p>fois de l'analogique et du </p><p>numrique.</p></li><li><p>20/04/10 19</p><p>Le circuit</p></li><li><p>20/04/10 20</p><p>convertisseur </p><p>numrique/analogique</p><p>Le composant Son comportement</p></li><li><p>20/04/10 21</p><p>Comportement du </p><p>convertisseur</p><p>Les lois de Kirchhoff</p><p>La contrainte </p><p>sur la </p><p>conversion</p></li><li><p>20/04/10 22</p><p>Conversion Vhdl-Ams---------- ENTITY DECLARATION DAConvertor ------ENTITY DAConvertor IS </p><p> PORT(TERMINAL p : Electrical; TERMINAL m : Electrical; SIGNAL input : IN BIT);END ENTITY DAConvertor;</p><p>---------- ARCHITECTURE DECLARATION behav ------ARCHITECTURE behav OF DAConvertor IS</p><p> QUANTITY v_out ACROSS i_out THROUGH p TO m;BEGIN IF (input='0') USE v_out == -2.0; ELSE v_out == 2.0; END USE; BREAK ON input;END ARCHITECTURE behav;</p></li><li><p>20/04/10 23</p><p>Simulation numrique</p><p>Tension aux bornes du convertisseur</p><p>Tension aux bornes de la rsistance</p><p>Tension aux bornes de la bobine</p><p>Entre (numrique) du convertisseur</p></li></ul>