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GELE2442 Chapitre 5 :Logique combinatoire
Gabriel Cormier, Ph.D., ing.
Universite de Moncton
Hiver 2015
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 1 / 63
Contenu
1 Logique combinatoire
2 Analyse des circuits
3 Etapes de design
4 Fonction de validation
5 Decodeur
6 Encodeur
7 Multiplexeurs
8 Comparateur d’amplitude
9 Additionneur binaire
10 Porte trois etats
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 2 / 63
Logique combinatoire
Logique combinatoire
Logique combinatoire : sortie depend seulement des entrees
Portes AND, OR, XOR sont de petite taille : categorie SSI
SSI : Small Scale Integration
Ce chapitre : circuits MSI
MSI : Medium Scale Integration
Circuits MSI : decodeurs, encodeurs, multiplexeurs, demultiplexeurs,additionneurs
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 3 / 63
Logique combinatoire
Logique combinatoire
Circuitcombinatoire
m sorties...n entrees ...
Figure 1 : Circuit combinatoire
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 4 / 63
Analyse des circuits
Analyse des circuits
Etapes d’analyse :
S’assurer que le circuit est combinatoire et non sequentiel
Il ne doit pas y avoir de feedback entre la sortie et l’entree
Creer une table de verite1 Nommer toutes les sorties internes du circuit. Determiner la fonction
logique de ces sorties.2 Repeter jusqu’a ce que toutes les sorties du circuit soient seulement
fonction des entrees.
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 5 / 63
Analyse des circuits
Exemple
Analyser le circuit suivant. Determiner la fonction logique et generer latable de verite.
F2
F1
ABC
ABC
A
B
A
C
B
C
T1
T2
T3F ′2
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 6 / 63
Analyse des circuits
Exemple (suite...)
Les trois premieres sorties intermediaires sont :
F2 = AB +AC +BC
T1 = ABC
T2 = A+B + C
Ensuite, les sorties qui viennent de signaux deja definis :
T3 = F ′2T2
F1 = T3 + T1
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 7 / 63
Analyse des circuits
Exemple (suite...)
Pour obtenir F1 en fonction de A, B, et C, on doit effectuer dessubstitutions.
F1 = T3 + T1 = F ′2T2 +ABC
= (AB +AC +BC)′(A+B + C) +ABC
= (A′ +B′)(A′ + C ′)(B′ + C ′)(A+B + C) +ABC
= (A′ +B′C ′)(AB′ +AC ′ +BC ′ +B′C) +ABC
= A′BC ′ +A′B′C +AB′C ′ +ABC
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 8 / 63
Analyse des circuits
Exemple (suite...)
La table de verite :
A B C F2 F ′2 T1 T2 T3 F1
0 0 0 0 1 0 0 0 00 0 1 0 1 1 0 1 10 1 0 0 1 1 0 1 10 1 1 1 0 1 0 0 01 0 0 0 1 1 0 1 11 0 1 1 0 1 0 0 01 1 0 1 0 1 0 0 01 1 1 1 0 1 1 0 1
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 9 / 63
Etapes de design
Etapes de design
Le processus inclut les etapes suivantes :
1 Determiner le nombre d’entrees et de sorties a partir de la descriptiondu probleme.
2 Generer la table de verite.
3 Simplifier les fonctions qui generent les sorties (avec les diagrammesde Karnaugh, par exemple).
4 Dessiner les circuits logiques et verifier le design.
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 10 / 63
Etapes de design
Exemple
Faire le design d’un circuit qui permet la conversion d’une entree en DCBa un code Excess-3.
La table de verite est montree a la diapo suivante. Les codes DCB etExcess-3 sont des codes a 4 bits ; il faut quatre entrees et quatre sorties.Dans ce cas-ci, on utilise A, B, C et D pour les entrees, et W , X, Y et Zpour les sorties. Les codes sont obtenus a partir du Tableau 1.5 du manuelde Mano.
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 11 / 63
Etapes de design
Exemple (suite...)
DCB Excess-3A B C D W X Y Z
0 0 0 0 0 0 1 10 0 0 1 0 1 0 00 0 1 0 0 1 0 10 0 1 1 0 1 1 00 1 0 0 0 1 1 10 1 0 1 1 0 0 00 1 1 0 1 0 0 10 1 1 1 1 0 1 01 0 0 0 1 0 1 11 0 0 1 1 1 0 0
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 12 / 63
Etapes de design
Exemple (suite...)
Combinaisons non utilisees dans les codes : conditions indifferentes
4 sorties = 4 diagrammes de Karnaugh
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 13 / 63
Etapes de design
Exemple (suite...)
00 01 11 10
00
01
11
10
CD
AB
C
A
D
B1 11
1 1
0 0 00
0
XX
X X XX
W = A+BC +BD
00 01 11 10
00
01
11
10
CD
AB
C
A
D
B
1 11
1 1
1
0
0 0
0 XX
X X XX
X = B′C +B′D +BC′D′
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 14 / 63
Etapes de design
Exemple (suite...)
00 01 11 10
00
01
11
10
CD
AB
C
A
D
B
1 1
1 1
1
0 0
0 0
0 XX
X X XX
Y = CD + C′D′
00 01 11 10
00
01
11
10
CD
AB
C
A
D
B
1 1
1 1
1
0 0
0 0
0 XX
X X XX
Z = D′
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 15 / 63
Etapes de design
Exemple (suite...)
Les fonctions obtenues sont :
W = A+BC +BD = A+B(C +D)
X = B′C +B′D +BC ′D′ = B′(C +D) +BC ′D′
= B′(C +D) +B(C +D)′
Y = CD + C ′D′ = CD + (C +D)′
Z = D′
Noter qu’on a groupe certains termes pour reutiliser le terme (C+D).
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 16 / 63
Etapes de design
Exemple (suite...)
DC
B
AW
X
Y
ZD′
CD
C +D
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 17 / 63
Fonction de validation
Fonction de validation
Fonction de validation : permet le passage d’une entree a une sortie
En anglais : enable
X
ENF
La fonction creee par le circuit est en deux parties :
1 Si EN = 1, l’entree passe a la sortie, alors F = X
2 Si EN = 0, la sortie est fixe a 0.
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 18 / 63
Decodeur
Decodeur
Circuit qui fait la conversion d’un code binaire de n bits a un code dem bits
n ≤ m ≤ 2n
Generalement nommes selon leur fonction, m-a-n (par exemple, undecodeur 3 a 8)
Chaque combinaison d’entrees n’active qu’une seule sortie a la fois
Les decodeurs ont souvent un signal de controle (enable)
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 19 / 63
Decodeur
Exemple de table de verite d’un decodeur
Entrees SortiesA1 A0 D0 D1 D2 D3
0 0 1 0 0 00 1 0 1 0 01 0 0 0 1 01 1 0 0 0 1
Figure 2 : Table de verite d’un decodeur 2 a 4
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 20 / 63
Decodeur
Decodeur 2 a 4
A0
A1
D0
D1
D2
D3
Decodeur2 a 4
A1
A0
D0
D1
D2
D3
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 21 / 63
Decodeur Decodeur avec entree de validation
Decodeur avec entree de validation
La plupart des decodeurs auront une entree de validation (enable)
Si EN = 0, toutes les sorties sont a 0
Si EN = 1, le decodeur fonctionne normalement
On peut aussi avoir un signal de controle inverse (EN)
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 22 / 63
Decodeur Decodeur avec entree de validation
Decodeur avec entree de validation
Decodeur2 a 4
A1
A0
EN
D0
D1
D2
D3
a) Decodeur avec EN
Decodeur2 a 4
A1
A0
EN
D0
D1
D2
D3
b) Decodeur avec EN
Figure 3 : Decodeurs 2 a 4 avec enable
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 23 / 63
Decodeur Design avec des decodeurs
Design avec des decodeurs
Un decodeur peut etre utilise pour faire la synthese (le design) d’unefonction logique
Un decodeur genere a la sortie les 2n mintermes des n variablesd’entree
Utiliser un decodeur avec une porte OU a la sortie pour creer lafonction voulue
Tout circuit combinatoire avec n entrees et m sorties peut etre realiseavec un decodeur n a 2n et m portes OU
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 24 / 63
Decodeur Design avec des decodeurs
Exemple
Faire la synthese d’un additionneur a 3 bits en utilisant un decodeur.
La table de verite d’un additionneur a 3 bits est montree. On a 3 entreeset 2 sorties : utiliser un decodeur 3× 8 et deux portes OU
X Y Ci S Co
0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 25 / 63
Decodeur Design avec des decodeurs
Exemple (suite...)
Selon la table de verite, les sorties sont :
S(X,Y,Ci) =∑
m(1, 2, 4, 7)
Co(X,Y,Ci) =∑
m(3, 5, 6, 7)
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 26 / 63
Decodeur Design avec des decodeurs
Exemple (suite...)
Le circuit :
Decodeur3 × 8Y
X
Ci
0
1
2
3
4
5
6
7
S
Co
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 27 / 63
Decodeur Synthese de grands decodeurs
Synthese de grands decodeurs
On peut utiliser des decodeurs avec des entrees de validation pourcreer des plus gros decodeurs
Ex : utiliser 2 decodeurs 3× 8 pour faire un decodeur 4× 16
La quatrieme variable est utilisee pour activer un ou l’autre desdecodeurs 3× 8
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 28 / 63
Decodeur Synthese de grands decodeurs
Synthese de grands decodeurs
Decodeur3 × 8
X
Y
Z
Decodeur3 × 8
W
EN
EN
8D0 a D7
8D8 a D15
Figure 4 : Decodeur 4× 16 cree avec deux decodeurs 3× 8
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 29 / 63
Encodeur
Encodeur
Fonction inverse du decodeur
Un encodeur a 2n entrees, et n sorties
Les sorties sont le code binaire de l’entree active
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 30 / 63
Encodeur
Exemple de table de verite d’encodeur
D0 D1 D2 D3 D4 D5 D6 D7 A2 A1 A0
1 0 0 0 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 0 0 1 0 0 0 0 0 1 10 0 0 0 1 0 0 0 1 0 00 0 0 0 0 1 0 0 1 0 10 0 0 0 0 0 1 0 1 1 00 0 0 0 0 0 0 1 1 1 1
Figure 5 : Table de verite d’un encodeur 8 a 3
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 31 / 63
Encodeur
Encodeur 8 a 3
Les sorties sont obtenues avec des portes OU : comme exemple, la sortieA0 = 1 lorsque les entrees 1, 3, 5 ou 7 sont 1. On obtient alors lesequations suivantes :
A0 = D1 +D3 +D5 +D7
A1 = D2 +D3 +D6 +D7
A2 = D4 +D5 +D6 +D7
On peut donc realiser l’encodeur 8 a 3 avec trois portes OU de quatreentrees.
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 32 / 63
Encodeur
Encodeur
Une seule entree doit etre activee a la fois, sinon il y a erreur.
Ex : si D3 = D6 = 1, la sortie sera A2 = 1, A1 = 1 et A0 = 1 :Entree 7 activee
L’encodeur est modifie pour que l’entree la plus elevee ait la priorite :encodeur prioritaire
On ajoute une sortie de validation : V = 1 si une des entrees est 1,sinon V = 0.
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 33 / 63
Encodeur
Table de verite d’un encodeur prioritaire
D0 D1 D2 D3 A1 A0 V
0 0 0 0 X X 01 0 0 0 0 0 1X 1 0 0 0 1 1X X 1 0 1 0 1X X X 1 1 1 1
Figure 6 : Table de verite d’un encodeur prioritaire 4 a 2
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 34 / 63
Encodeur
Encodeur prioritaire 4 a 2
D2
D3
D0
D1
A0
A1
V
Figure 7 : Encodeur prioritaire 4 a 2
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 35 / 63
Multiplexeurs
Multiplexeurs
Multiplexeur : circuit qui permet de selectionner une entree parmiplusieurs et acheminer cette entree a une sortie unique
Le choix de l’entree se fait par une serie de lignes de selection
Habituellement, on a 2n entrees et n bits de selection, et une seulesortie sur un multiplexeur
Les bits de selections sont aussi appeles des adresses
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 36 / 63
Multiplexeurs
Multiplexeurs
Notation habituelle : MUX 2n : 1
L’expression booleenne definissant le fonctionnement d’unmultiplexeur 2n : 1 est :
Y =
2n−1∑i=0
Iimi
ou Ii est l’entree, et mi est le minterme correspondant
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 37 / 63
Multiplexeurs
Multiplexeurs
MUX2 : 1
I0
I1
S
YMUX2 : 1
I0
I1
S
Y
Figure 8 : Deux symboles pour un multiplexeur 2 : 1
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 38 / 63
Multiplexeurs Multiplexeur 2 : 1
Multiplexeur 2 : 1
Un seul bit de selection
S Y
0 I01 I1
Figure 9 : Table de verite d’un multiplexeur 2 : 1
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 39 / 63
Multiplexeurs Multiplexeur 2 : 1
Multiplexeur 2 : 1
S
I0
I1
Y
Figure 10 : Circuit d’un MUX 2 : 1
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 40 / 63
Multiplexeurs Multiplexeur 2 : 1
Multiplexeur 2 : 1
L’equation de la sortie est :
Y =
2n−1∑i=0
Iimi =1∑
i=0
Iimi = I0m0 + I1m1 = I0S + I1S
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 41 / 63
Multiplexeurs Multiplexeur 2 : 1
Multiplexeurs multi-bit
Il est possible d’avoir des entrees (et sorties) a plusieurs bits
Ex : Mux 2 : 1 a 4 bits
Selon l’entree de selection, une serie de 4 bits sont achemines a lasortie en meme temps
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 42 / 63
Multiplexeurs Multiplexeur 2 : 1
Multiplexeurs multi-bit
MUX2 : 14 bits
A0
B0
Y0
A1
B1
Y1
A2
B2
Y2
A3
B3
Y3
S
Figure 11 : Multiplexeur 2 : 1 a 4 bits
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 43 / 63
Multiplexeurs Implementation de fonctions booleennes
Implementation de fonctions booleennes
Multiplexeurs peuvent etre utilises pour realiser des fonctionsbooleennes
Pour une fonction a n variables, on doit avoir un multiplexeur avecn− 1 entrees de selection
Les premieres n− 1 variables de la fonction sont branchees auxentrees de selection du multiplexeur
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 44 / 63
Multiplexeurs Implementation de fonctions booleennes
Exemple
Realiser F (x, y, z) =∑
(1, 2, 6, 7) avec un multiplexeur.
Avec trois entrees, on doit avoir 3− 1 = 2 entrees de selection :multiplexeur 22 : 1 = 4 : 1.
X Y Z F
0 0 0 00 0 1 1
F = Z
0 1 0 1F = Z ′
0 1 1 0
1 0 0 01 0 1 0
F = 0
1 1 0 1F = 1
1 1 1 1
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 45 / 63
Multiplexeurs Implementation de fonctions booleennes
Exemple (suite)
Le circuit :
MUX4 : 1
0
1
2
3
S0
S1
FZ
Z
0
1
Y
X
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 46 / 63
Multiplexeurs Demultiplexeur
Demultiplexeur
Operation inverse du multiplexeur
Entree unique distribuee a l’une de 2n sorties, selon n bits de selection
Possible d’avoir des demultiplexeurs a plusieurs bits
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 47 / 63
Multiplexeurs Demultiplexeur
Demultiplexeur
MUX1 : 4
Q0
Q1
Q2
Q3
S0 S1
I
Figure 12 : Demultiplexeur 1 : 4
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 48 / 63
Comparateur d’amplitude
Comparateur d’amplitude
Permet de comparer deux chiffres (A et B) de n bits
Produit des sorties qui designent le mot le plus grand
Trois sorties : A > B, A = B et A < B
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 49 / 63
Comparateur d’amplitude
Comparateur d’amplitude
Comparateur4 bits
A0 B0A1 B1A2 B2A3 B3
IA>B
IA=B
IA<B
OA>B OA=B OA<B
Figure 13 : Comparateur d’amplitude a 4 bits
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 50 / 63
Additionneur binaire
Additionneur binaire
Addition : operation tres commune
Addition de deux bits donne 2 bits de sortie (somme et report)
Additionneur a 2 bits : demi-additionneur
Additionneur a 3 bits (2 bits d’entree + report d’entree) :additionneur complet
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 51 / 63
Additionneur binaire Demi-additionneur
Demi-additionneur
La table de verite d’un demi-additionneur :
X Y C S
0 0 0 00 1 0 11 0 0 11 1 1 0
Figure 14 : Table de verite d’un demi-additionneur
Equations pour la somme S et le report C :
S = X ′Y +XY ′ = X ⊕ Y
C = XY
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 52 / 63
Additionneur binaire Demi-additionneur
Demi-additionneur
X
Y ′
X′
Y
S
C
XY S
C
Figure 15 : Circuits d’un demi-additionneur
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 53 / 63
Additionneur binaire Additionneur complet
Additionneur complet
Pour additionner des nombres de n bits, il faut un additionneurcomplet
Trois entrees : 2 bits + report de l’addition a la position precedente
Deux sorties : somme et report
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 54 / 63
Additionneur binaire Additionneur complet
Additionneur complet
Additionneur1 bit
Ci
Co
S
A
B
A B Ci Co S0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1
Figure 16 : Additionneur complet a 1 bit : schema et table de verite
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 55 / 63
Additionneur binaire Additionneur complet
Additionneur complet
Selon la table de verite, les equations de la somme et du report sont :
S = X ′Y ′Ci +X ′Y C ′i +XY ′C ′i +XY Ci = X ⊕ Y ⊕ Ci
C = XY +XCi + Y Ci
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 56 / 63
Additionneur binaire Additionneur complet
Additionneur complet
HA : demi-additionneur
XY
Ci
S
Co
HA HA
Figure 17 : Circuit d’un additionneur complet
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 57 / 63
Additionneur binaire Propagation du report
Propagation du report
Pour additionner plusieurs bits, il faut que le report se propage duLSB au MSB
La sortie est seulement valide apres la propagation complete du report
Pour un systeme a plusieurs bits, ceci devient tres lent
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 58 / 63
Additionneur binaire Propagation du report
Propagation du report
FA FA FA FA
S0
Co,0
B0A0
S1
Co,1
B1A1
S2
Co,2
B2A2
S3
Co,3
B3A3
Ci,0
= Ci,1
Figure 18 : Additionneur a report propage
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 59 / 63
Additionneur binaire Propagation du report
Propagation du report
Si on rearrange les equations de somme et de report, on obtient :
Si = Pi ⊕ Ci
Ci+1 = Gi + PiCi
ou
Pi = Ai ⊕Bi (propager)
Gi = AiBi (generer)
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 60 / 63
Additionneur binaire Propagation du report
Propagation du report
On calcule toutes les valeurs de Pi et Gi en meme temps : accelere lecalcul de Ci+1
C0 = report d’entree
C1 = G0 + P0C0
C2 = G1 + P1C1 = G1 + P1(G0 + P0C0) = G1 + P1G0 + P1P0C0
C3 = G2 + P2C2 = G2 + P2G1 + P2P1G0 + P2P1P0C0
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 61 / 63
Porte trois etats
Porte trois etats
Circuit tres utilise : tri-state buffer
Deux entrees et une sortie
Trois etats de sortie possible : 0, 1, ou haute impedance
La sortie Y = A si CTRL = 1, sinon la sortie est en mode hauteimpedance (c’est comme si la sortie n’etait branchee a rien)
A
CTRL
Y
Figure 19 : Porte trois etats
Gabriel Cormier (UdeM) GELE2442 Chapitre 5 Hiver 2015 62 / 63
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