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Chapitre 3 : Modélisation du transistor JFET-SiC

Rami MOUSA

Caractérisation, modélisation et intégration de JFET de puissance en

carbure de silicium dans des convertisseurs haute température et haute tension

Thèse INSA de LYON – AMPERE

105

Chapitre 3

Modélisation du transistor JFET-SiC

1 Introduction

La modélisation de composants à semi-conducteurs est devenue une étape

indispensable pour le développement de circuits en électronique de puissance. En effet, la

simulation à partir de modèles qui décrivent le comportement réel de composants permet une

réduction significative du temps, des efforts et du coût demandés pour la conception et le test

de circuits.

L’ensemble des modèles de composants semi-conducteurs peut se diviser en deux

groupes : un groupe de méthode qui emploie des modèles fins et un groupe de modèles

comportementaux analytiques.

Dans le cas des modèles fins, il s’agit souvent de logiciels à éléments finis qui

résolvent les équations de la physique des semi-conducteurs. Chaque composant est défini par

ses dimensions géométriques et ses caractéristiques physiques telles que le dopage, les

contacts, ses contraintes en température…

Ces modèles permettent d’avoir des résultats très précis, mais ils sont coûteux en

temps de calcul et difficiles à implanter sous forme de circuit équivalent.

La modélisation analytique est considérée comme une méthode plus attrayante pour

établir un modèle qui peut être utilisé dans les circuits de simulation. Les modèles analytiques

utilisent des équations qui décrivent les caractéristiques de composants, ces équations peuvent

être dérivées des conditions physiques ou des observations sur le comportement de

composants.

Un modèle de composants peut être décrit dans différents langages. Les langages de

descriptions modernes (HDL) sont actuellement très populaires pour le développement de

modèles de composants à semi-conducteurs [Mantooth'04, Carter'00]. Ces modèles peuvent

être, ensuite, utilisés par des simulateurs commercialement disponibles comme SIMPLORER

(langage VHDL-AMS) et SABER (langage MAST).

Dans ce chapitre, nous présenterons les modèles standards du transistor JFET et une

comparaison entre les résultats de simulation de ces modèles et les mesures expérimentales du

JFET-SiCED. Ensuite, nous présenterons notre travail sur le développement d’un nouveau

modèle analytique du transistor JFET-SiCED, qui permet de prendre en compte l’influence de

la température et la présence des deux canaux.


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106

2 Modélisation standard du transistor JFET

Il existe peu de publications concernant la modélisation du transistor JFET.

Principalement, il existe deux modèles standards : le premier est le modèle standard du canal

du JFET et le deuxième est le modèle SPICE qui est le plus utilisé. Dans la suite, nous allons

faire une représentation de ces deux modèles.

2.1 Le modèle SPICE du JFET

Le modèle SPICE du JFET est élaboré à partir du modèle quadratique de FET de

Shichman et Hodge [Shichman'68]. A l’origine c’est un modèle prévu pour le transistor MOS,

mais il représente bien la caractéristique statique du JFET et pour cela il est utilisé également

en tant que modèle empirique du transistor à effet de champ. La figure (1) montre un schéma

électrique équivalent du modèle SPICE du JFET [Wang'06].

Figure (1). Schéma électrique équivalent du modèle SPICE du JFET.

Comme le montre la figure (1), ce modèle est constitué d’une source de courant IDS, de

deux résistances de contact RD et RS, d’une diode DGS en parallèle avec une capacité CGS et

d’une diode DGD en parallèle avec une capacité CGD.

2.1.1 Modèle statique

Le fonctionnement statique du JFET est divisé en deux modes : mode normal et mode

inverse, chaque mode est divisé en trois régions basées sur la polarisation drain-source VDS et

grille-source VGS.

2.1.1.1 Mode normal (VDS ≥ 0)

Le mode normal de fonctionnement du JFET est caractérisé par les relations suivantes

[Guvench'94] :


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107

0

0 0

2

0

0 0

2 (1 ) 0 ( )

1 0

GS T

DS DS GS T DS DS DS GS T

GS T DS

pour V V (zone pincé)

I V V V V V pour V V V zone ohmique

V V V pour 0 GS T DSV V V (zone de saturation)

(1)

2.1.1.2 Mode inverse (VDS < 0)

Le mode de fonctionnement inverse du modèle SPICE est caractérisé par les relations

suivantes :

0

0 0

2

0

0 0

2 (1 ) 0 (

1

GD T

DS DS GD T DS DS DS GD T

GD T DS

pour V V (canal pincé)

I V V V V V pour V V V zone ohmique)

V V V 0 0 (GD T DSpour V V V zone de saturation)

(2)

A partir des relations (1 et 2), on voit que les caractéristiques statiques du JFET sont

définies par les paramètres VT0, et λ. VT0 est la tension de seuil, est un paramètre qui

détermine la variation du courant de drain avec la tension de grille et λ est un paramètre qui

détermine la conductance de sortie.

Les deux diodes représentées sur la figure (1) sont modélisées en utilisant les

équations qui décrivent le modèle d’une diode idéale à jonction PN sans tenir compte des

caractéristiques d’avalanche. La diode DGD représente la jonction grille-drain et la diode DGS

représente la jonction grille-source.

2.1.2 Modèle dynamique

Le comportement dynamique du JFET dans le modèle SPICE est défini par les deux

capacités de déplétion CGD et CGS des jonctions grille-drain et grille-source respectivement.

Ces capacités varient non linéairement avec la tension aux bornes de la jonction, et sont

définies par les relations suivantes [Massobrio'93] :

0

1

GDGD M

GD

CC

V

PB

(3)

0

1

GSGS M

GS

CC

V

PB

(4)

Où CGD0 et CGS0 représentent les capacités de transition lorsque les tensions de

polarisation VGD et VGS sont nulles. M est un paramètre appelé coefficient graduel de la

jonction, ce coefficient prend la valeur ½ pour une jonction abrupte. PB est la tension de

diffusion de la jonction.

Le modèle SPICE propose une extrapolation linéaire des relations précédentes (3 et 4)

lorsque, GDV FC PB et GSV FC PB respectivement. Cette extrapolation linéaire permet

de tenir compte du niveau d’injection, et elle est donnée par les relations suivantes :


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108

03

2

GD GDGD

C MVC F

F PB (5)

03

2

GS GSGS

C MVC F

F PB (6)

Où FC est un coefficient pour la formule de la capacité en polarisation directe, F2 et F3

sont des constantes et définies par les relations suivantes :

1

2 1M

F FC (7)

3 1 1F FC M (8)

Le tableau (1) montre un résumé des paramètres du modèle SPICE du transistor JFET

implanté dans le simulateur SIMPLORER 7.0.

Paramètre Symbole Description Unité Valeur par défaut

VT0 VT0 Tension de seuil V -2

BETA Transconductance A/V² 0.1m

LAMBDA λ Facteur de

modulation de la

longueur du canal

1/V 0

RD RD Resistance ohmique

du drain 0

RS RS Resistance ohmique

de la source 0

CGS CGS0 Capacité de la

jonction grille-

source à VGS = 0V

F 0

CGD CGD0 Capacité de la

jonction grille-drain

à VGD = 0V

F 0

PB PB Tension de

diffusion

V 1

IS IS Courant de

saturation de la

jonction de grille

A 10f

FC FC Coefficient pour la

formule de capacité

en polarisation

directe

0.5

Tableau (1). Résumé des paramètres du modèle SPICE du transistor JFET implanté dans SIMPLORER.


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109

2.1.3 Extraction et calcul des paramètres du modèle

A partir de la relation (1) et pour une valeur de = 0, on remarque qu’il existe deux

paramètres à identifier pour simuler le comportement statique du modèle SPICE du JFET

[Dimitrova'06]. Ces paramètres sont la tension de seuil VT0 et la transconductance .

Pour déterminer la tension de seuil VT0, on trace la courbe DSI en fonction de VGS

pour une tension de drain donnée VDSsat (à la saturation). Pour une valeur de = 0, l’équation

du courant dans la région de saturation (relation 1) se simplifie donc à :

2

0DS GS TI V V (9)

Ce qui revient à écrire :

0DS GS TI V V (10)

A partir de la courbe ( )DS GSI f V , on trace la tangente à cette courbe, l’intersection

avec l’axe des abscisses correspond à la tension de seuil VT0 [Guvench'94]. La figure (2)

montre un exemple de détermination de VT0. Le calcul de ce paramètre a été réalisé à partir de

la caractéristique statique IDS-VDS-VGS du JFET-SiCED V2.

Figure (2). Méthode de détermination de VT0 pour le transistor JFET-SiCED V2.

Pour calculer le paramètre on se place dans la région ohmique. A partir de la relation

(1) et pour λ = 0, nous avons :

02DS DS GS T DSI V V V V (11)

Pour un VGS = 0 V, la relation (11) se simplifie à :

02

DS

DS T DS

I

V V V (12)

Donc, après avoir calculé VT0 et en se plaçant dans la région ohmique des

caractéristiques statiques du JFET, on peut relever un couple (IDS-VDS) pour VGS = 0 V. On

remplace ces valeurs dans la relation (12) pour déterminer la valeur de .


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110

Après avoir déterminé les paramètres statiques du modèle SPICE du JFET, nous avons

remplacé les valeurs par défaut du modèle par ces nouveaux paramètres afin de comparer les

résultats de simulation du modèle avec les mesures expérimentales réalisées sur le transistor

JFET-SiCED. La figure (3) montre une comparaison entre les résultats de simulation du

modèle SPICE et les mesures expérimentales réalisées sur le JFET-SiCED V2, en mode de

fonctionnement statique direct.

Figure (3). Comparaison entre les résultats de simulation du modèle SPICE implanté dans SIMPLORER

et les mesures expérimentales réalisées sur le JFET-SiCED V2 à la température ambiante, en mode de

fonctionnement statique directe. VT0 = -19.53 V, = 0.0533 A/V².

A partir de la figure (3), on observe qu’il existe une bonne concordance entre les

résultats de simulation et les mesures dans la région ohmique, alors que dans la région de

saturation, il existe un grand écart entre la simulation et la mesure. Cela peut être expliqué du

fait que l’extraction du paramètre a été réalisée à partir des caractéristiques statiques dans la

région ohmique, car les transistors JFET-SiCED sont conçus pour travailler dans cette région.

Le plus grand avantage du modèle SPICE est sa simplicité. Les temps de simulation

sont courts, et il est facile d’extraire les paramètres manuellement. Mais le modèle ne

comporte pas de paramètres physiques ni géométriques qui permettent une meilleure

représentation de composant. De plus, ce modèle ne tient pas compte de l’influence de la

variation de la température sur le comportement de composant. En effet le calcul des

paramètres du modèle se fait pour une température donnée.

2.2 Le modèle standard du canal du JFET

Le transistor à effet de champ à jonction JFET fonctionne sur un principe totalement

différent de celui du transistor bipolaire. La première analyse de ce transistor a été apportée

par Shockley en 1952 [Shockley'52]. Elle consiste essentiellement à considérer le transistor

comme un barreau conducteur appelé canal, dont les deux extrémités portent des électrodes

appelées source et drain. Lorsque le barreau est polarisé longitudinalement par une tension

drain-source VDS, un courant appelé courant de drain ID circule dans le canal. L’intensité de ce

courant est proportionnelle à la conductance du drain D DSI gV .


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111

Le courant ID est modulé par un signal transversal appliqué au barreau par

l’intermédiaire d’une troisième électrode appelée grille [Dacey'53]. Ce signal modifie la

conductance du canal. La conductance du canal est donnée par /g S L où représente la

conductivité du matériau, S et L représentent respectivement la section et la longueur du

canal. La variation de g peut être obtenue par la modulation de la section du canal ou par

modulation de la densité de porteurs. Dans le transistor JFET, l’électrode de commande est

constituée par une jonction PN polarisée en inverse. La variation de la section conductrice du

barreau est obtenue par modulation de la largeur de la zone de déplétion de la jonction

résultant de la variation de la tension de polarisation.

2.2.1 Equations fondamentales du JFET

Pour traiter les équations fondamentales du JFET, on va considérer la zone active du

JFET représentée sur la figure (4) [Mathieu'01]. ox et oy représentent les axes longitudinal et

transversal de la structure, l’origine est prise coté source. La largeur totale du canal est a,

supposée constante. La largeur de la zone de désertion en un point d’abscisse x est représentée

par le paramètre h. En prenant l’hypothèse d’un canal graduel, le potentiel le long du canal et,

par conséquent, aussi la largeur h de la zone de charge d’espace varient graduellement entre la

source et le drain, cette largeur est notée hs côté source et hd côté drain.

Figure (4). Représentation de la zone active du JFET. Valable pour une demie cellule.

Les détails de calcul se trouvent en annexe 2. Dans la suite, nous allons donner les

équations principales du modèle.

La tension de pincement VP est définie par la relation suivante :

2

2

dP

eNV a (13)

Le courant de drain en régime non pincé est donné par la relation suivante :

3 3

2 22

3d o d bi g d bi g

P

I g V V V V V VV

(14)

Où :

do

ZµeN ag

L (15)


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112

Le paramètre go représente la valeur limite de la conductance du drain correspondant à

0s dh h . L’expression (14) permet de tracer le réseau de caractéristiques du transistor dans

le régime de fonctionnement non pincé [Leturcq'01].

Le courant de saturation est donné par la formule suivante:

32

1 3 2bi g bi g

dsat P

P P

V V V VI I

V V (16)

Où IP est le courant de pincement défini par :

1

3P o PI g V (17)

La tension de saturation est exprimée par l’équation suivante :

dsat P bi gV V V V (18)

La formule (16) permet de tracer la caractéristique de transfert en régime de saturation

du transistor, figure (5). Pour g bi pV V V , le courant s’annule, le canal est obturé. La tension

Vg, correspondant à la non conduction du transistor, est appelée la tension de cut-off (Vgco) ou

autrement la tension de seuil VT0. Le courant de saturation atteint sa valeur maximale IP pour

g biV V .

Figure (5). La caractéristique de transfert du JFET en régime de saturation.

2.2.2 Résultat de simulation du modèle standard du canal du JFET

Les deux expressions (14) et (16) permettent de tracer le réseau de caractéristiques du

transistor JFET dans les deux régions de fonctionnement ohmique et saturée. A partir de ces

deux expressions et en tenant compte de la relation (17), on remarque qu’il existe deux

paramètres génériques à déterminer pour pouvoir simuler le fonctionnement du JFET. Ces

deux paramètres sont la conductance go et la tension de pincement VP.

Pour comparer les résultats de simulation avec les mesures expérimentales réalisées

sur les transistors JFET-SiCED, nous avons calculé ces deux paramètres à partir des mesures

statiques réalisées sur le transistor JFET-SiCED V2. La détermination de VP a été réalisée à


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113

partir de la caractéristique de transfert du transistor en saturation comme l’explique la figure

(5). Le calcul de go se fait à partir de la relation (14) pour de faibles valeurs de Vd. Le modèle

a été décrit en langage VHDL-AMS, et la simulation a été réalisée en utilisant le simulateur

SIMPLORER 7.0. Une présentation de ce langage se trouve en annexe 1.

La figure (6) montre une comparaison entre les résultats de simulation obtenus à partir

du modèle standard du canal du JFET, en mode de fonctionnement statique direct et à la

température ambiante.

Figure (6). Comparaison entre les résultats de simulation du modèle standard du canal du JFET et les

résultats de mesures expérimentales réalisées sur le transistor JFET-SiCED V2 en mode de fonctionnement

statique direct à la température ambiante. VP = 21.47 V, go = 3.7 A/V.

A partir de la figure (6), on constate une différence entre les résultats de simulation du

modèle du canal du JFET et les mesures. En effet, pour VGS = 0 V, il existe une bonne

concordance entre la simulation et l’expérience dans la région ohmique, mais il y a un grand

écart dans la région de saturation. Pour des valeurs négatives de VGS, l’écart diminue dans la

région de saturation et augmente dans la région ohmique (courbe pour VGS = -8 V).

2.3 Conclusion

Dans le paragraphe précédent nous avons fait un rappel de la modélisation standard du

transistor JFET. Nous avons présenté le modèle SPICE et le modèle standard du canal du

JFET. Nous avons fait une comparaison entre les résultats de simulation, obtenus à partir de

ces deux modèles, et les résultats de mesures réalisées sur les transistors JFET-SiCED, et nous

avons constaté que les deux modèles, avec leurs formes génériques, ne sont pas bien adaptés

pour représenter le fonctionnement du transistor JFET fabriqué par SiCED. Dans le

paragraphe suivant, nous allons exposer le un nouveau modèle du transistor JFET-SiCED.

3 Modélisation du transistor JFET-SiCED

La différence existant entre les résultats de simulation de deux modèles standards du

JFET et les mesures expérimentales de JFET-SiCED nous a poussé à développer un nouveau


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114

modèle du transistor JFET à deux canaux. En effet, il y a eu des travaux de modélisation basés

sur des modèles SPICE, mais les résultats obtenus sont similaires à ce que l’on a montré sur la

figure (3) [Wang'06, Funaki'06]. Dans son travail de thèse A. S. Kashyap propose une

modélisation du JFET-SiCED à partir de la structure du transistor SIT, mais cette structure ne

correspond pas aux transistors JFET fabriqués par SiCED [Kashyap'05]. Donc notre objectif

est de développer un modèle plus précis du transistor JFET-SiCED, qui représente son

comportement en statique ainsi qu’en dynamique pour des différentes températures. Les

transistors JFET fabriqués par SiCED possèdent une structure verticale qui intègre deux

canaux intrinsèques. La figure (7) montre la structure du transistor utilisée pour la

modélisation [Friedrichs'00].

Figure (7). Structure du transistor JFET-SiCED avec ses deux canaux, avec les paramètres principaux de

la modélisation.

A partir de la figure (7), on voit que le canal latéral du JFET est formé entre la couche

enterrée P+ et la jonction de grille. Ce canal est caractérisé par les paramètres a, L et Nd avec :

L : la longueur du canal latéral ;

a : la largeur du canal latéral ;

Nd : le niveau de dopage du canal latéral.

Le canal vertical du JFET est formé entre les deux couches enterrées P+. Ce canal est

caractérisé par les paramètres 2b, h, Nb avec :

h : la longueur du canal vertical ;

2b : la largeur du canal vertical ;

Nb : le niveau de dopage du canal vertical.

La région de dérive du JFET est caractérisée par les paramètres W et Nb, avec :

W : l’épaisseur de la région de dérive ;

Nb : le dopage de la région de dérive (Nb représente à la fois le dopage de la

région de dérive et le dopage du canal vertical).


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115

Les deux paramètres LC et Z représentent respectivement, la largeur active de la

cellule et la largeur du composant.

La résistance à l’état passant du JFET représente la résistance totale qui apparaît entre

la source et le drain lorsque le transistor fonctionne en régime linéaire. Cette résistance

correspond à la mise en série de plusieurs résistances internes [Lungu'96]. La figure (8)

montre les différentes composantes de la résistance à l’état passant du JFET.

Figure (8). Schématisation des différentes composantes de la résistance à l’état passant du JFET.

A partir de la figure (8), on remarque que la résistance à l’état passant du JFET est

composée de :

Rch : la résistance du canal latéral ;

RCV : la résistance du canal vertical ;

Rdrift : la résistance de la région de dérive ;

Rsub : la résistance du substrat.

La résistance du substrat ainsi que les résistances externes à la puce (les résistances

des métallisations de drain et de source, les résistances des contacts de drain et de source, les

résistances des fils d’interconnexion entre le boîtier et la puce et les résistances des pattes de

drain et de source) présentent des valeurs faibles et sont souvent négligées. Donc, les

composantes principales de la résistance à l’état passant du JFET sont la résistance du canal

latéral, la résistance du canal vertical et la résistance de la couche épitaxiée.

Les caractéristiques transitoires du JFET sont décrites par les différentes capacités de

désertion qui apparaissent dans la structure. Ces capacités sont liées à la localisation des zones

de charge d’espace dans la structure du composant. La figure (9) montre la localisation des

zones de charge d’espace dans la structure du JFET lors de la saturation (diagramme général)

[Dimitrova'06].


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116

Figure (9). Localisation des zones de charge d’espace ZCx dans la structure du transistor JFET-SiC avec

deux canaux (gauche), facteurs de surfaces avec les surfaces équivalentes à la variation des charge d’espace

(droite).

Sur la figure (9), on voit l’apparition de quatre zones de charge d’espace, qui seront

modélisées par une capacité de désertion connectée en parallèle avec une diode [Mousa'08].

On peut également remarquer que les deux zones ZC2 et ZC4 correspondent à deux capacités

connectées en série.

La couche enterrée P+ est connectée électriquement à la source, et par conséquent,

entre le drain et la source il existe une diode bipolaire PiN.

Un nouveau schéma électrique équivalent du transistor JFET-SiCED est établi à partir

de l’analyse complète de son fonctionnement. Ce schéma est constitué d’un schéma résistif

basé sur le comportement du JFET à l’état passant, et d’un schéma capacitif basé sur l’état

bloqué et la localisation des zones de charge d’espace dans la structure. Ce nouveau schéma

est présenté sur la figure (10).

Figure (10). Schéma électrique équivalent du transistor JFET-SiC avec deux canaux.


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117

Dans la figure (10), le canal latéral est modélisé par le modèle standard du JFET avec

quelques modifications. En effet, des facteurs empiriques ont été ajoutés aux équations

standards du JFET. Cette méthode est présentée dans la littérature, et utilisée pour adapter la

théorie avec l’expérience [Taki'78, Wong'90, Zappe'98]. Le canal vertical est représenté par

une résistance RCV modulée par la tension drain source. La jonction drain source est

représentée par une diode DDS en série avec une résistance RS et une capacité de désertion CDS

en parallèle avec cette diode (zone de charge d’espace ZC1). La zone de charge d’espace ZC3

est représentée par une capacité CGS connectée en parallèle avec la diode DGS. La zone de

charge d’espace ZC4 est représentée par une capacité CGS1 en parallèle avec la diode DGD1. La

zone de charge d’espace ZC2 est représentée par une capacité CDS1 en parallèle avec la diode

DGD2. Les zones de charge d’espace ZC2 et ZC4 correspondent à deux capacités connectées

en série (CDS1 et CGS1). Les deux capacités (CDS et CDS1) possèdent le même dopage avec deux

surfaces différentes, ainsi que les deux capacités (CGS et CGS1). Le point M de la figure (10)

correspond au point M du canal vertical (figure 9 de gauche) qui possède un potentiel proche

du potentiel de la source d’après des simulations numériques du JFET réalisées au laboratoire

AMPERE. Rdrift est la résistance de la région de dérive et Rg est la résistance de contact

ohmique de la grille.

3.1 Equations du modèle

Les caractéristiques statiques directes des différentes diodes présentées sur la figure

(10) peuvent être calculées avec l’équation standard du modèle de la diode PN [Garrab'04] :

Pour la diode DDS :

1

DDS

D TDS

DS DS

V

n U

D SDI I e (19)

Pour la diode DGS :

1

DGS

D TGS

GS GS

V

n U

D SDI I e (20)

Pour la diode DGD1 :

1

1

1 11

DGD

D TGD

GD GD

V

n U

D SDI I e (21)

Pour la diode DGD2 :

2

2

2 21

DGD

D TGD

GD GD

V

n U

D SDI I e (22)

Où, de façon commune, ISD est le courant de saturation de la diode, nD est le facteur de

l’idéalité de la diode, VD est la chute de tension aux bornes de la jonction PN et UT est la

tension thermique donnée par la relation suivante :


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118

T

kTU

q (23)

Où T est la température en Kelvin, q est la charge élémentaire et k est la constante de

Boltzmann.

La résistance Rdrift de la région de dérive peut être calculée par la relation suivante

[McNutt'07] :

drift

b V C

WR

qN µ A (24)

Où AC est la surface active du composant et µV est la mobilité des porteurs dans le canal

vertical et la région de dérive, avec :

C CA Z L (25)

2.15

0.61

17

947

3001

1.94 10

V

b

Tµ

N (26)

La variation de la résistance RCV modulée par la tension drain-source VDS peut être

calculée par la relation suivante [Kashyap'04] :

0 1 tanh DSCV CV

PV

VR R

V (27)

Où RCV0 est la résistance du canal vertical en absence de polarisation. Le calcul de cette

résistance est réalisé à partir des paramètres géométriques du canal vertical. VPV est la tension

de pincement du canal vertical. Nous avons choisi cette formule car elle a été utilisée pour la

modélisation du transistor SIT qui possède une structure verticale proche de la partie verticale

de la structure du JFET-SiCED.

02

CV

b V

hR

qN µ bZ (28)

2

2

bPV

SiC

qN bV (29)

Les caractéristiques de sortie IDS-VDS-VGS du modèle standard du canal du JFET avec

les modifications apportées sont exprimées avec les relations suivantes :

A. Canal pincé pour 0GS P biV V V

0DSI (30)

B. Régime linéaire pour 3 2 1DS GS p biK V K V K V V

3 32 2

23 2 3 2

3 1

dDS DS bi GS DS bi GS

P

ZµqN aI K V V K V K V V K V

L K V (31)

C. Régime de saturation pour 3 2 1DS GS p biK V K V K V V


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119

322 21

1 3 23 1 1

d bi GS bi GSPDS

P P

ZµqN a V K V V K VK VI

L K V K V (32)

Où K1, K2 et K3 sont des facteurs empiriques. Ces facteurs ont été ajoutés pour ajuster le

courant à la saturation en fonction de la température. L’apparition de ces facteurs à la fois

dans les conditions définissant les différents régimes de fonctionnement et dans les équations

du courant a pour but de garantir la continuité du courant. Nous pouvons remarquer que pour

le modèle standard K1 = K2 = K3 = 1. µ est la mobilité des porteurs dans le canal latéral et VP

est la tension de pincement du canal latéral, avec :

2

2

dP

SiC

qN aV (33)

2.15

0.61

17

947

3001

1.94 10d

Tµ

N (34)

Les caractéristiques dynamiques du modèle peuvent être exprimées par le calcul des

différentes capacités de désertion de la figure (10). Les largeurs de désertion des différentes

zones de charge d’espace ZCx de la figure (9) sont calculées avec les relations suivantes

[McNutt'07] :

Pour la zone de charge d’espace ZC1, nous avons :

1

2DSSiC D bi

ZC

b

V VW

qN (35)


2

2

2GDSiC D bi

ZC

b

V VW

qN (36)


3

2GSSiC D bi

ZC

d

V VW

qN (37)


1

4

2GDSiC D bi

ZC

d

V VW

qN (38)

Les différentes capacités de désertion associées à ces zones sont exprimées par les

relations suivantes :

Pour la capacité CDS, nous avons :

1

2 DS SiCDS

ZC

AC

W (39)

Pour la capacité CDS1, nous avons :


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120

1

2

1 2 DS SiCDS

ZC

AC

W (40)

Pour la capacité CGS, nous avons :

3

1 GS SiCGS

ZC

AC

W (41)

Pour la capacité CGS1, nous avons :

1

4

1 1 GS SiCGS

ZC

AC

W (42)

Où ADS et AGS sont des surfaces équivalentes des contributions des zones de charge d’espace

dans la région de commande (canal latéral) et la région de dérive du JFET respectivement. 1

et 2 sont des facteurs de surface qui définissent les rapports de surfaces dans la région de

commande et la région de dérive de la structure du JFET (voir figure 9 de droite).

3.2 Estimation de W et Nb

Classiquement, les paramètres de la région faiblement dopée (couche de dérive) sont

souvent estimés à partir de la tenue en tension du composant. Les deux formules suivantes

permettent d’estimer l’épaisseur W et le dopage Nb de la région de dérive pour une tenue en

tension donnée (profil non punch-through) [Lungu'96] :

2 B

C

VW

E (43)

2

2

SiC Cb

B

EN

qV (44)

La figure (11) permet d’extraire l’épaisseur et le dopage de région épitaxiée en

fonction de la tension de claquage [Ben Salah'06]. Le calcul de ces courbes est réalisé à partir

des simulations à éléments finis 1D en tenant compte de coefficients d’ionisation par impact.

Cette méthode permet d’avoir des résultats précis et nous allons l’utiliser.

Figure (11). Variation de la tension de claquage en fonction de la concentration de dopage de la couche

épitaxiée d’une jonction SiC-4H pour différentes épaisseurs.


Rami MOUSA




121

3.3 Estimation de VP, a et Nd

Les paramètres VP, a, et Nd représentent les paramètres de conception du canal latéral

du JFET. Cette région est appelée la région de commande du JFET car elle contrôle ses

caractéristiques (la tension de blocage et le courant de saturation). L’estimation de VP se fait à

partir des caractéristiques de transfert en saturation du JFET. La figure (12) montre la

méthode de détermination de VP à partir des caractéristiques de transfert du JFET-SiC V2.

Figure (12). Méthode d’extraction de VP à partir de la caractéristique de transfert du JFET-SiC V2.

Sur la figure (12), on voit que le courant de saturation du JFET s’annule pour une

tension GS bi PV V V . Cela permet de déterminer une valeur de VP correspondante. On prend

la valeur de Vbi correspondant à la jonction grille source, Vbi = 2.8 V.

Une fois que VP est estimé, et pour une valeur de Nd donnée, la largeur (a) du canal

latéral peut être calculée à partir de la relation (33).

3.4 Estimation du facteur K1

Le modèle standard du JFET prévoit une saturation du courant pour une tension de

saturation dsat P bi gV V V V . D’après la figure (12) et à VGS = 0 V, on trouve que ce modèle

prévoit une saturation du courant pour une tension Vdsat ≈ 19 V. Mais en se basant sur la

caractéristique statique à VGS = 0 V du JFET-SiC V2 (figure, 13), on peut observer que la

saturation se produit pour une tension Vdsat bien inférieure à cette valeur.


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122

Figure (13). Caractéristique statique du JFET-SiC V2 à VGS = 0 V.

Dans notre cas, la saturation se produit pour une

tension 1 2 ,dsat P bi GS GSV K V V K V T V . A partir de cette condition et pour VGS = 0V, on

peut écrire :

1 dsat bi

P

V VK

V (45)

La relation (45) permet d’estimer une valeur de K1 pour un Vdsat relevé à partir de la

figure (13).

K2 et K3 sont déterminés de façon empirique, car K2 dépend de VGS et T et K3

dépend de T.

3.5 Validation du modèle

Les différentes équations décrivant le fonctionnement du modèle ont été décrites en

langage VHDL-AMS, et pour valider ce modèle nous avons utilisé le simulateur

SIMPLORER 7.0.

3.5.1 Validation des caractéristiques statiques

Pour simuler les caractéristiques statiques du modèle, nous avons utilisé le circuit de

test schématisé sur la figure (14).


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123

Figure (14). Circuit de test utilisé pour simuler les caractéristiques statiques du modèle du JFET-SiC.

Les deux figures (15 et 16) montrent une comparaison entre les résultats de simulation

et les mesures expérimentales en mode de fonctionnement statique direct, pour le transistor

JFET-SiCED V2.

Figure (15). Comparaison entre les résultats de simulation et les mesures expérimentales en

fonctionnement statique direct à la température ambiante, pour le transistor JFET-SiC V2.


Rami MOUSA




124


fonctionnement statique direct à la température de 200°C, pour le transistor JFET-SiC V2.

La figure (17) montre une comparaison entre la mesure et la simulation de la variation

de RON et IDSsat en fonction de la température, pour le JFET-SiC V2.

Figure (17). Comparaison entre la simulation et la mesure en fonctionnement statique direct, variation de

IDSsat et RON en fonction de la température.

Les deux figures (18 et 19) montrent une comparaison entre la mesure et la simulation

des caractéristiques statiques en direct pour le JFET-SiC V1.


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125


fonctionnement statique direct à la température ambiante, pour le transistor JFET-SiC V1.


fonctionnement statique direct à la température de 100°C, pour le transistor JFET-SiC V1.

A partir des figures précédentes, on constate que ce modèle permet d’avoir des

résultats très précis pour la simulation du comportement statique du JFET dans les régions

ohmique et saturée en fonction de la température. Le tableau suivant donne l’erreur relative

maximale enregistrée dans le calcul de RON et IDSsat.

Paramètre Valeur mesurée Valeur simulée Erreur relative maximale

RON 1.56 1.409 9.7% à 200°C

IDSsat 5.35 A 5.16 A 3.5% à 200°C

Tableau (2). Erreur relative maximale enregistrée dans le calcule de RON et IDSsat à 200°C.


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126

3.5.2 Validation des caractéristiques dynamiques en commutation sur charge R-L

Après avoir validé le modèle du JFET en statique, nous allons maintenant passer à la

validation des caractéristiques dynamiques en commutation. Les paramètres du modèle ont

été identifiés pour pouvoir valider celui-ci en commutation, et nous allons le vérifier sur un

circuit R-L.

A partir des mesures de C(V), nous avons fait une estimation initiale des paramètres

transitoires 1, 2, AGS et ADS. Puis à la température ambiante et pour une tension

d’alimentation donnée, nous avons ajusté ces paramètres pour valider le modèle en

commutation sur charge R-L. Enfin nous avons validé ce modèle en commutation pour

plusieurs niveaux de tension d’alimentation.

La figure (20) montre le circuit de test utilisé pour simuler les caractéristiques

dynamiques du modèle. Dans ce circuit, R représente la résistance de charge, L représente

l’inductance de charge et Rg représente la résistance de la grille. Les valeurs de ces

composants ont été fixées à partir des valeurs réelles utilisées pour la mesure en commutation

sur charge R-L (chapitre 2).

Figure (20). Circuit de test utilisé pour la simulation des caractéristiques statiques du modèle du JFET-

SiC à deux canaux.

Les figures (21 et 22) montrent une comparaison entre les résultats de simulation et les

mesures expérimentales à l’ouverture du JFET-SiC V2 pour une tension de 150 V. Les figures

(23 et 24) montrent cette comparaison pour une tension de 200 V, et les figures (25 et 26)

montrent une comparaison pour une tension de 250 V.


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127

Figure (21). Comparaison des formes d’ondes mesurées et simulées de la tension VDS en commutation sur

charge R-L à l’ouverture du JFET-SiC V2 pour une tension VDC = 150 V.

Figure (22). Comparaison des formes d’ondes mesurées et simulées du courant IDS en commutation sur



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128






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129





Les figures (27 et 28) montrent une comparaison des formes d’ondes de courant IDS et

de tension VDS à la fermeture du JFET-SiC V2 en commutation sur charge R-L pour une

tension de 150 V. Les figures (29 et 30) montrent cette comparaison pour une tension de

200 V.


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130


charge R-L à la fermeture du JFET-SiC V2 pour une tension VDC = 150 V.




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131





A partir de ces résultats de comparaison, on constate que ce modèle représente bien le

comportement du JFET, à l’ouverture ainsi que à la fermeture, en commutation sur charge R-

L pour des différents niveaux de tension d’alimentation.

3.5.2.1 Influence des paramètres dynamiques du modèle

Il est utile de connaître l’influence des paramètres dynamiques du modèle sur les

courbes de commutation sur charge R-L. Cette connaissance est très utile lors de l’extraction

des paramètres dynamique du modèle. Du point de vue de la simulation, la commutation à

l’ouverture du JFET est plus importante que celle à la fermeture, car les courbes de


Rami MOUSA




132

commutation à l’ouverture sont plus riches en information sur le comportement du composant

et l’influence des paramètres dynamiques est plus significative sur cette commutation

[Omari'03]. Dans la suite, on va montrer l’effet produit par chaque élément des paramètres

(AGS, ADS, 1 et 2) sur les courbes de commutation à l’ouverture du JFET. Pour cela, nous

changeons un seul paramètre à la fois pour étudier son influence sur la commutation.

La figure (31) montre l’influence du paramètre AGS sur les formes d’ondes de courants

et de tensions à l’ouverture du JFET. La figure (32) montre l’influence de ADS, la figure (33)

montre l’influence de 1 et la figure (34) montre l’influence de 2.

A partir de ces figures, on voit que le paramètre AGS agit sur les caractéristiques de

grille IGS (t) et VGS (t). Ce paramètre agit également sur le temps de retard à l’ouverture du

transistor td (off), sur le temps de croissance de VDS et de décroissance de IDS et sur les valeurs

de surtension et de surcourant. Le paramètre ADS agit peu sur les caractéristiques de grille, il

agit sur les oscillations amorties sur VDS à la fin de la commutation et sur le pic de surcourant

IDS. Le paramètre 1 agit sur le temps de croissance de VDS et de décroissance de IDS. Le

paramètre 2 agit principalement sur le pic de surtension VDS et de surcourant IDS.


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133

Figure (31). Influence du paramètre AGS sur les formes d’ondes de tension et de courant à l’ouverture du

JFET, commutation sous 150 V.


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134

Figure (32). Influence du paramètre ADS sur les formes d’ondes de tension et de courant à l’ouverture du



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135

Figure (33). Influence du paramètre 1 sur les formes d’ondes de tension et de courant à l’ouverture du



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136

Figure (34). Influence du paramètre 2 sur les formes d’ondes de tension et de courant à l’ouverture du



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137

3.5.3 Synthèse des paramètres du modèle

Le tableau (3) résume les paramètres de simulation du modèle du JFET-SiC à deux

canaux. Certains paramètres tels que le niveau de dopage, l’épaisseur de la couche épitaxiée et

la surface active du composant ont été fixés à partir de plusieurs publications de SiCED

[Mitlehner'00, Friedrichs'00 et Friedrichs'04]. Les autres paramètres ont été ajustés pour

accorder les expériences en mode de fonctionnement statique et dynamique.

Paramètre Valeur Paramètre Valeur

a * 40.48 10 cm GSSDI *** 141 10 A

L * 49.5 10 cm 1GDSDI *** 141 10 A

2b * 45 10 cm 2GDSDI *** 141 10 A

h * 40.5 10 cm SR *** 0.3

CL * 435 10 cm DSDn *** 5

CA * 20.04 cm GSDn *** 4

DSA * 20.0012 cm 1GDDn *** 4

GSA * 20.0011 cm 2GDDn *** 4

W * 410 10 cm 1K *** 0.59

dN * 17 31 10 cm 2GSVK *** 0.2

bN * 15 33 10 cm 3DSVK *** 0.66

biV ** 2.8 V 1 *** 0.93

DSSDI *** 101 10 A 2 *** 0.27

Tableau (3). Résumé des paramètres du modèle analytique du transistor JFET-SiC à deux canaux.

Paramètres extraits pour le JFET-SiC V2.* pour technologique, ** pour physique et *** pour empirique.

Les deux paramètres 2GSVK et 3

DSVK , dans le tableau (3), sont des facteurs qui

interviennent dans les expressions qui décrivent la variation de K2 et K3 avec la température

et VGS:

4 7 2 4 4 22 , 2 8.814 10 8.613 10 8.447 10 3.3144 10GSGS V GS GSK V T K T T V V (46)

84.7663 3 11.374DS

T

VK T K e (47)


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138

Le facteur K2 permet d’ajuster la variation de IDS en fonction de VGS. Ce facteur

dépend de la tension VGS et de la température. Le facteur K3 permet d’ajuster la variation de

IDS en fonction de VDS et varie en fonction de la température. La figure (35) montre

l’influence du facteur K2 et la figure (36) montre l’influence de K3. L’existence du facteur

K3 peut être expliquée du fait que le modèle standard du JFET est basé sur l’hypothèse qui

consiste à supposer constante la mobilité des porteurs en fonction de E, et ne prend pas en

compte la vitesse de saturation et sa variation avec la température. En ce qui concerne le

facteur K2, cela pourrait provenir d’une asymétrie de la géométrie du canal latéral. En effet,

dans la structure étudiée la jonction de grille est polarisée par une tension négative, alors que

la couche P+ est au potentiel nul.

Figure (35). Influence du facteur K2 sur les courbes de simulation pour une tension VGS = -4 V.

Figure (36). Influence du facteur K3 sur les courbes de simulation pour une tension VGS = 0 V à une

température de 200°C.


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139

4 Conclusion

Dans ce chapitre, nous avons fait une présentation de la modélisation standard du

transistor JFET. Une comparaison entre les résultats de simulation des modèles standards et

les mesures expérimentales de JFET-SiCED a été réalisée. Cette comparaison montre qu’il

existe un grand écart entre la simulation et les mesures expérimentales.

Un nouveau modèle analytique basé sur l’analyse physique et comportementale du

transistor JFET-SiCED a été développé. Ce modèle tient compte de l’influence de la

température et de la présence des deux canaux intrinsèques. Des facteurs empiriques ont été

ajoutés aux équations du modèle pour ajuster l’expérience. Le modèle a été développé en

langage VHDL-AMS et validé aussi bien en mode de fonctionnement statique que dynamique

en utilisant le simulateur SIMPLORER 7.0. La validation du modèle montre que ce modèle

permet d’avoir des résultats très précis pour simuler le comportement du JFET en mode de

fonctionnement statique en terme de variation de RON et IDSsat en fonction de la température.

Le modèle permet également de simuler le comportement du JFET en commutation avec une

bonne précision à la température ambiante.

Il reste également des points à améliorer, concernant la modélisation de l’effet triode

du comportement inverse du JFET (paragraphe 2.1.3 du chapitre 2). Il est également

important de modéliser l’avalanche de grille et de drain avec leurs courants de fuite. Il serait

intéressant de prendre en compte l’influence de la température sur le comportement du JFET

en commutation.

Ce modèle présente un travail de base indispensable vers une modélisation plus

complète du JFET. Le modèle est utilisé par plusieurs personnes au laboratoire AMPERE. M.

Dominique Tournier a utilisé ce modèle pour étudier le comportement du JFET en mode

limiteur de courant [Tournier'08]. M. Dominique Bergogne a utilisé le modèle pour le

développement d’un onduleur haute température [Bergogne'08]. M. Thier Ibrahim a utilisé le

modèle dans le cadre de son travail de thèse sur la modélisation de composants de puissance

en VHDL-AMS. Dans le cadre de son travail de thèse sur l’étude des convertisseurs haute

tension pour la protection des réseaux de distribution, M. Asif Hammoud utilise ce modèle

pour simuler le comportement du JFET soumis à un choc de foudre. M. Youness Hamieh

utilise ce modèle de base pour la modélisation de l’auto-échauffement du JFET dans le cadre

de projet SEFORA, et l’a adapté à la plate forme SABER. En collaboration avec des

laboratoires externes, le modèle a été diffusé au GREEN pour modéliser le comportement du

JFET dans des onduleurs.

L’extraction des paramètres du modèle reste une étape relativement difficile et

demande un temps long. La connaissance de la technologie permet d’aller plus vite.

Documents

Chapitre 3 Modélisation du transistor JFET-SiC - INSA de …csidoc.insa-lyon.fr/these/2009/mousa/10_chapitre_3.pdf · groupes : un groupe de méthode ... il s’agit souvent de logiciels