COUR ELECTRONIQUE

5. Les circuits spécifiques a une application

5.1 Introduction

Il existe une loi empirique, appelée loi de Moore, qui dit que la densité d’intégration dans les

circuits intégrés numériques à base de silicium double tous les 18 à 24 mois. Cette loi s’est

révélée remarquablement exacte jusqu'à ce jour. Durant les années 60, au début de l'ère des

circuits intégrés numériques, les fonctions logiques telles que les portes, les registres, les

compteurs et les ALU, étaient disponibles en circuit TTL. On parlait de composants SSI

(Small Scale Integration) ou MSI (Medium Scale Integration) pour un tel niveau d'intégration.

Dans les années 70, le nombre de transistors intégrés sur une puce de silicium augmentait

régulièrement. Les fabricants mettaient sur le marché des composants LSI (Large Scale

Integration) de plus en plus spécialisés. Par exemple, le circuit 74LS275 contenait 3

multiplieurs de type Wallace. Ce genre de circuit n'était pas utilisable dans la majorité des

applications. Cette spécialisation des boîtiers segmentait donc le marché des circuits intégrés

et il devenait difficile de fabriquer des grandes séries. De plus, les coûts de fabrication et de

conception augmentaient avec le nombre de transistors. Pour toutes ces raisons, les catalogues

de composants logiques standards (série 74xx) se sont limités au niveau LSI. Pour tirer

avantage des nouvelles structures VLSI (Very Large Scale Integration), les fabricants

développèrent trois nouvelles familles :

• Les microprocesseurs et les mémoires RAM et ROM : les microprocesseurs et les circuits

mémoires sont attrayants pour les fabricants. Composants de base pour les systèmes

informatiques, ils sont produits en très grandes séries.

• Les circuits programmables sur site : n'importe quelle fonction logique, combinatoire ou

séquentielle, avec un nombre fixe d'entrées et de sorties, peut être implantée dans ces

circuits. A partir de cette simple idée, plusieurs variantes d'architecture ont été développées

(PAL, EPLD, FPGA,…).

• Les ASIC programmés chez le fondeur : le circuit est conçu d'un point de vue logiciel par

l'utilisateur, puis il est réalisé par le fondeur.

A l'heure actuelle, la majorité des circuits numériques est issue de ces trois familles.

Cependant, le catalogue standard (famille 74xx) est toujours utilisé.

243

Plus simplement, on peut distinguer deux catégories de circuits intégrés : les circuits

standards et les circuits spécifiques à une application :

• Les circuits standards se justifient pour de grandes quantités : microprocesseurs,

contrôleurs, mémoires, …

• Les circuits spécifiques sont destinés à réaliser une ou un ensemble de fonctions dans un

système bien particulier.

La figure suivante représente une classification des circuits intégrés numériques.

CIRCUIT

STANDARDconçu et réalisépar le fabricant

Circuit spécifique àl'application

Full-custom Semi-custom

Circuit à lademande

Circuit à basede cellules

Circuitprédiffusé

Circuitprogrammable

Circuitcompilé

Circuitprécaractérisé

Réseau mer de portes

Réseauprédiffuséclassique

FPGA PROMPLAPAL

EPLDou

CPLD

PLDASIC

Dans la littérature, le terme ASIC (Application Specific Integrated Circuit) est employé pour

décrire l’ensemble des circuits spécifiques à une application. Or, dans le langage courant, le

terme ASIC est presque toujours utilisé pour décrire les circuits réalisés chez un fondeur. On

désigne, par le terme générique PLD (Programmable logic Device), l’ensemble des circuits

programmables par l’utilisateur.

244

Parmi les circuits numériques spécifiques à une application, il faut distinguer deux familles :

• les circuits conçus à partir d’une puce de silicium "vierge" (Full-custom),

• les circuits où des cellules standards sont déjà implantées sur la puce de silicium (Semi-

custom).

Dans le premier groupe, les circuits appelés "Full custom", on trouve les circuits à la demande

et ceux à base de cellules. Le fondeur réalise l'ensemble des masques de fabrication. Dans le

second groupe, les circuits appelés "Semi-custom", on trouve les circuits prédiffusés et les

circuits programmables. Les cellules standards, déjà implantées sur la puce de silicium,

doivent être interconnectées les unes avec les autres. Cette phase de routage est réalisée, soit

par masquage chez le fondeur (prédiffusé), soit par programmation. Avant d’aborder le détail

de la classification des circuits numériques spécifiques à une application, un aperçu est donné

sur les méthodes de réalisation des interconnexions pour les circuits "Semi-custom".

5.2 Technologie utilisée pour les interconnexions

Les cellules standards implantées dans les circuits "Semi-custom" vont de la simple porte

jusqu'à une structure complexe utilisant un grand nombre de transistors. Il existe deux

manières d’interconnecter ces cellules :

1. Dans les ASIC, les lignes d’interconnexions sont crées par masque (fondeur).

2. Dans les PLD, les lignes d’interconnexions existent déjà dans le circuit (généralement

sous forme de lignes et de colonnes traversant le composant). Il ne reste donc plus qu’à

réaliser les bonnes liaisons pour réaliser le chemin voulu afin de relier les cellules

logiques. Ces liaisons peuvent se faire :

• par anti-fusible,

• par cellule mémoire : fusible, EPROM, EEPROM, flash EPROM et SRAM.

5.2.1 Interconnexion par masque

Le fondeur réalise les interconnexions des circuits prédiffusés par métallisation en créant le

ou les derniers masques de fabrication.

5.2.2 Interconnexion par anti-fusible

Avec cette technique, c'est l'opération inverse du fusible qui est réalisée. On ne coupe pas une

liaison, mais on l'établit. L'anti-fusible isole deux lignes métalliques placées sur deux niveaux

différents grâce à une fine couche d'oxyde de silicium. Si on applique une impulsion élevée

245

(≈21V) calibrée en temps (moins de 5 ms), la couche d'oxyde est trouée et les deux lignes se

retrouvent en contact. La résistance entre les deux lignes passe alors de 100 MΩ à 100Ω.

L’anti-fusible occupe une faible surface de silicium mais comme pour la technique du fusible,

le boîtier n'est programmable qu'une seule fois par l'utilisateur.

5.2.3 Interconnexion par cellule mémoire

La liaison entre les deux lignes peut être effectuée avec les cellules mémoires courantes (à

l’exception de la cellule DRAM). On trouve donc des PLD basés sur les

technologies fusibles, EPROM, E2PROM, flash EEPROM et SRAM. Mais en fait, les trois

technologies les plus utilisées aujourd’hui pour réaliser des PAL, des EPLD et des FPGA sont

l’EEPROM (flash ou non), la SRAM et l’anti-fusible.

5.3 Les circuits full custom

Les circuits intégrés appelés full-custom ont comme particularité de posséder une architecture

dédiée à chaque application et sont donc complètement définis par les concepteurs. La

fabrication nécessite la définition de l'ensemble des masques pour la réalisation. Les temps de

fabrication de ces masques et de production des circuits sont de ce fait assez long. Ces circuits

sont ainsi appropriés pour des séries moyennes ou grandes.

L'avantage du circuit full-custom réside dans la possibilité d'avoir un circuit ayant les

fonctionnalités strictement nécessaires à la réalisation des objectifs de l'application. Parmi les

circuits full-custom, on distingue :

• les circuits à la demande,

• les circuits à base de cellules.

246

5.3.1 Les circuits à la demande

Ces circuits sont directement conçus et fabriqués par les fondeurs. Ils sont spécifiques car ils

répondent à l'expression d'un besoin pour une application particulière. Le demandeur utilise le

fondeur comme un sous-traitant pour la conception et la réalisation et n'intervient que pour

exprimer le besoin. Ces circuits spécifiques utilisent au mieux la puce de silicium. Chaque

circuit conçu et fabriqué de cette manière doit être produit en très grande quantité pour

amortir les coûts de conception.

5.3.2 Les circuits à base de cellules

Les circuits à base de cellules (CBIC : Cell Based Integrated Circuit) permettent des

complexités d'intégration allant jusqu'au million de portes. Dans cette catégorie de circuits, on

distingue les circuits à base de cellules précaractérisées et les circuits à base de cellules

compilées.

5.3.2.1 les cellules précaractérisées

Les cellules précaractérisées sont des entités logiques plus ou moins complexes. Il peut s'agir

de cellules de base (portes, bascules, etc.) mais aussi de cellules mémoires (ROM, RAM) ou

encore de sous-systèmes numériques complexes (UART, coeur de microprocesseur, PLA, ...).

Toutes ces cellules ont été implantées et caractérisées au niveau physique (d'où la notion de

cellules précaractérisées) par le fondeur. La fonctionnalité globale de l'application à réaliser

s'obtient en choisissant les cellules appropriées dans une bibliothèque fournie par le fondeur.

Sur le plan topologique, 2 types de cellules précaractérisées existent :

• les cellules de hauteur fixe et de largeur variable,

• les cellules de hauteur et de largeur variables.

Dans le premier cas, l'association des cellules permet de définir des canaux pour les

interconnexions ; le routage alors est simplifié. Dans le second cas, les canaux ne sont pas

bien délimités, ce qui complique le placement-routage.

5.3.2.2 Les circuits à base de cellules compilées

Les circuits à base de cellules compilées sont en fait basés sur l'utilisation de cellules

précaractérisées. A la différence des circuits précaractérisés, les cellules ne sont pas

utilisables directement mais au travers de modules paramètrables ou modules génériques.

Chaque module est créé par la juxtaposition de n cellules de même type. La différence entre

247

circuits précaractérisés et circuits compilés provient essentiellement de l'outil utilisé pour

générer les dessins des masques de fabrication. Ces outils sont appelés des compilateurs de

silicium.

5.4 Les circuits semi-custom

Dans la famille des circuits semi-custom, on distingue deux groupes :

• les circuits prédiffusés,

• les circuits programmables.

5.4.1 Les circuits prédiffusés

Parmi les circuits prédiffusés, on distingue les prédiffusés classiques (ou "gate-array") et les

réseaux mer-de-portes ("sea of gates").

5.4.1.1 Les circuits prédiffusés classiques

Les circuits prédiffusés classiques possèdent une architecture interne fixe qui consiste, dans la

plupart des cas, en des rangées de portes séparées par des canaux d'interconnexion.

L'implantation de l'application se fait en définissant les masques d'interconnexion pour la

phase finale de fabrication. Ces masques d'interconnexion permettent d'établir des liaisons

entre les portes et les plots d'entrées/sorties. Alors que pour un circuit standard ou "full-

custom" 11 à 15 masques particuliers sont nécessaires, la fabrication des prédiffusés ne

nécessite que la définition des 3 derniers masques pour chaque application ; les autres

masques définissant l'architecture sont fixes. Cette technique permet de diminuer les délais

car les réseaux prédiffusés sont fabriqués au préalable ; seule manque la couche

d'interconnexion qui va particulariser chaque circuit. Par contre, les portes non utilisées sont

perdues. Cette méthode est moins efficace qu'un full-custom en terme d'utilisation de la

surface de silicium.

Les circuits prédiffusés classiques intègrent de 50000 à 1000000 portes logiques et sont

intéressants pour des grandes séries. Pour des prototypes ou de petites séries, ils sont

progressivement abandonnés au profit des circuits programmables à haute densité

d'intégration, comme les FPGA. En effet, ceux-ci ont l'avantage indéniable d’être

programmable sur site, c'est-à-dire sans faire appel au fondeur. La figure suivante donne un

exemple de structure pour un prédiffusé classique. Les cellules internes sont de taille fixe et

organisées en rangées ou colonnes séparées par les canaux d'interconnexion.

248

5.4.1.2 Les circuits mer-de-portes

Contrairement aux prédiffusés classiques, les circuits mer-de-portes ne possèdent pas de

canaux d'interconnexion, ce qui permet d'intégrer plus d'éléments logiques pour une surface

donnée. Les portes peuvent servir, soit comme cellules logiques, soit comme interconnexions.

En fait, si ces circuits possèdent la structure logique équivalente à 250000 portes,

pratiquement, le nombre moyen de portes utilisables est de l'ordre de 100000, ce qui donne un

taux d'utilisation de 40% à 50%. En effet, si les canaux d'interconnexion ne sont pas imposés

ils sont néanmoins nécessaires. Le gain des structures mer-de-portes est réalisé parce que ces

interconnexions ne sont pas imposées par l'architecture. En pratique, le taux d'utilisation

dépasse rarement 75%.

5.4.2 Les circuits programmables

Tous les circuits spécifiques détaillés jusqu'à présent ont un point commun ; il est nécessaire

de passer par un fondeur pour réaliser les circuit, ce qui introduit un délai de quelques mois

dans le processus de conception. Cet inconvénient a conduit les fabricants à proposer des

circuits programmables par l'utilisateur (sans passage par le fondeur) qui sont devenus au fil

des années, de plus en plus évolués. Rassemblés sous le terme générique PLD, les circuits

programmables par l'utilisateur se décomposent en deux familles :

1. les PROM, les PLA, les PAL et les EPLD,

2. les FPGA.

249

PLD(Circuit logiqueprogrammable)

PLA ou PAL(bipolaire

non effaçable)

PLD effaçable(circuit logique

effaçable)

FPGA(réseaux de portesprogrammables)

PAL CMOSou

GAL

EPLDou

CPLD

FPGAde typeRAM

FPGAà

anti-fusibles

PROM

5.4.2.1 Les PROM

Nous allons voir dans ce paragraphe la PROM sous l’angle de la réalisation d’une fonction

logique. Même si elle n’est plus utilisée pour cela aujourd’hui, elle est à la base de la famille

de PLA, des PAL et des EPLD.

Convention de notation

Afin de présenter des schémas clairs et précis, il est utile d'adopter une convention de notation

concernant les connexions à fusibles. Les deux figures suivantes représentent la fonction ET à

3 entrées. La figure b) n'est qu'une version simplifiée du schéma de la figure a).

c

a

a.b.cab a.b.c

a)

b c

b)

Un exemple de notation est donné sur la figure ci-contre. La fonction réalisée est S = (a . c) +

(b . d). Une croix, à une intersection, indique la présence d'une connexion à fusible non

claqué. L'absence de croix signifie que le fusible est claqué. La liaison entre la ligne

250

horizontale et verticale est rompue. La sortie S réalise une fonction OU des 2 termes produits

(a.c) et (b.d).

cba

S

d

Les premiers circuits programmables apparus sur le marché sont les PROM bipolaires à

fusibles. Cette mémoire est l'association d'un réseau de ET fixes, réalisant le décodage

d'adresse, et d'un réseau de OU programmables, réalisant le plan mémoire proprement dit. On

peut facilement comprendre que, outre le stockage de données qui est sa fonction première,

cette mémoire puisse être utilisée en tant que circuit logique. La figure ci-dessous représente

la structure logique d'une PROM bipolaire à fusibles.

251

Chaque sortie Oi peut réaliser une fonction OU de 16 termes produits de certaines

combinaisons des 4 variables A, B, C et D. Avec les PROM, les fonctions logiques

programmées sont spécifiées par les tables de vérités. Le temps de propagation est

indépendant de la fonction implantée.

5.4.2.2 Les PLA

Le concept du PLA a été développé il y a plus de 20 ans. Il reprend la technique des fusibles

des PROM bipolaires. La programmation consiste à faire sauter les fusibles pour réaliser la

fonction logique de son choix. La structure des PLA est une évolution des PROM bipolaires.

Elle est constituée d'un réseau de ET programmables et d'un réseau de OU programmables. Sa

structure logique est la suivante :

Chaque sortie Oi peut réaliser une fonction OU de 16 termes produits des 4 variables A, B, C

et D. Avec cette structure, on peut implémenter n'importe quelle fonction logique

combinatoire. Ces circuits sont évidemment très souples d'emploi, mais ils sont plus difficiles

à utiliser que les PROM. Statistiquement, il s'avère inutile d'avoir autant de possibilité de

programmation, d'autant que les fusibles prennent beaucoup de place sur le silicium. Ce type

252

de circuit n'a pas réussi à pénétrer le marché des circuits programmables. La demande s'est

plutôt orientée vers les circuits PAL.

5.4.2.3 Les PAL

Contrairement aux PLA, les PAL (Programmable Array Logic) imposent un réseau de OU

fixes et un réseau de ET programmables. La technologie employée est la même que pour les

PLA. La figure qui suit représente la structure logique d'un PAL où chaque sortie intègre 4

termes produits de 4 variables.

L'architecture du PAL a été conçue à partir d'observations indiquant qu'une grande partie des

fonctions logiques ne requiert que quelques termes produits par sortie. L'avantage de cette

architecture est l'augmentation de la vitesse par rapport aux PLA. En effet, comme le nombre

de connexions est diminué, la longueur des lignes d'interconnexion est réduite. Le temps de

propagation entre une entrée et une sortie est par conséquent réduit.

En revanche, il arrive qu'une fonction logique ne puisse être implantée, car une sortie

particulière n'a pas assez de termes produits. Prendre un boîtier plus gros, peut être

253

préjudiciable en terme de rapidité, le temps de propagation étant proportionnel à la longueur

des lignes d'interconnexion du réseau de ET et donc au nombre d’entrées. Pour remédier à

cette limitation, il a fallu modifier les entrées/sorties du circuit. Le PAL possède toujours des

entrées simples sur le réseau de ET programmables, mais aussi des broches spéciales (voir

figure ci-dessous) qui peuvent être programmées :

• en entrée simple en faisant passer le buffer de sortie trois états en haute impédance,

• en sortie réinjectée sur le réseau de ET. Cela permet d’augmenter le nombre de termes

produits disponibles sur les autres sorties.

Les structures présentées jusqu'à maintenant ne font intervenir que de la logique

combinatoire. Les architectures des PAL ont évolué vers les PAL à registres. Dans ces PAL,

la sortie du réseau de fusibles aboutit sur l'entrée d'une bascule D. La sortie Q peut aller vers

une sortie, la sortie Q étant réinjectée sur le réseau via un inverseur/non inverseur.

Avec cette structure, la sortie ne peut être utilisée comme entrée sur le réseau. L'exemple d'un

PAL à registres 16R8 est donné à la page suivante. Il implémente 8 termes produits de 16

variables par sortie. D'après la notation employée par les fabricants, la référence 16R8

signifie :

• 16 : nombre d'entrées au niveau du réseau de ET.

• R : PAL à registres.

• 8 : nombre de sorties.

Les plus gros PAL standards sont les 20R8 et 20L8.

254

Le PAL versatile (polyvalent), dont le membre le plus connu est le 22V10, présente une

évolution des PAL vers les circuits logiques programmables de plus haut niveau. En effet, ils

continuent de respecter le principe de fonctionnement énoncé précédemment, mais ils

utilisent une structure de cellule de sortie qui s’apparente à un EPLD. D'après la figure

suivante, on remarque que la cellule de sortie dispose d'une bascule D pré-positionnable

associée à deux multiplexeurs programmables. Les connexions S0 et S1 sont réalisées grâce à

des fusibles internes.

255

Cette sortie peut adopter plusieurs configurations (d’où le terme polyvalent), le 22V10

pouvant donc être utilisé à la place de tous les PAL bipolaires classiques:

• sortie combinatoire active au niveau bas,

• sortie combinatoire active au niveau haut,

• sortie registre active au niveau bas,

• sortie registre active au niveau haut.

Les premiers PAL pouvaient être assez facilement programmés à la main. Toutefois, la

réalisation de fonctions complexes est devenue rapidement inextricable. Des logiciels de

développement sont donc apparus afin de faciliter ce travail. Il en existe de nombreux, les

plus connus étant PALASM (société AMD) et ABEL (société DataIO). Au-delà d’un certain

niveau de complexité, l’utilisation de leur simulateur intégré permet une mise au point rapide

de la fonction à réaliser.

Tous les PAL disposent d'un fusible ou bit de sécurité. Ce fusible, une fois claqué, interdit la

relecture d'un composant déjà programmé. En effet, il arrive que des entreprises indélicates

soient tentées de copier les PAL développés par leurs concurrents.

Un des inconvénients des circuits bipolaires à fusibles, est qu'ils ne peuvent pas être testés à la

sortie de l'usine. Pour tester leur fonctionnement, il faudrait en effet claquer les fusibles, ce

qui interdirait toute programmation ultérieure. A l'origine, les premiers PAL étaient bipolaires

puisqu'ils utilisaient la même technologie que les PROM bipolaires à fusibles. Il existe

maintenant des PAL en technologie CMOS (appelés GAL (Generic Array Logic) par certains

fabricants), programmables et effaçables électriquement, utilisant la même technologie que

les mémoires EEPROM. Comme ils sont en technologie CMOS, ils consomment beaucoup

moins, en statique, que les PAL bipolaires de complexité équivalente.

256

5.4.2.4 Les EPLD

Les EPLD (Erasable Programmable logic Device) sont des circuits programmables

électriquement et effaçables, soit par exposition aux UV pour les plus anciens, soit

électriquement. Ces circuits, développés en premier par la firme ALTERA, sont arrivés sur le

marché en 1985. Les EPLD sont une évolution importante des PAL CMOS. Ils sont basés sur

le même principe pour la réalisation des fonctions logiques de base. Les procédés physiques

d'intégration permis par les EPLD sont nettement plus importants que ceux autorisés par les

PAL CMOS. En effet, les plus gros EPLD actuellement commercialisés intègrent jusqu'à

24000 portes logiques dont 12000 sont réellement accessibles à l'utilisateur. On peut ainsi

loger dans un seul boîtier, l'équivalent d'un schéma logique utilisant jusqu'à 50 à 100 PAL

classiques.

Comme les PAL CMOS, les EPLD font appel à la notion de macro-cellule qui permet, par

programmation, de réaliser de nombreuses fonctions logiques combinatoires ou séquentielles.

Le schéma type de la macro-cellule de base d'un EPLD est présenté ci-dessous. On remarque

que le réseau logique est composé de 3 sous ensembles :

• le réseau des signaux d'entrées provenant des broches d'entrées du circuit,

• le réseau des signaux des broches d'entrées/sorties du circuit,

• le réseau des signaux provenant des autres macro-cellules.

257

Outre la logique combinatoire, la macro-cellule possède une bascule configurable ( bascule D,

T, RS ou JK). Cette bascule peut être désactivée par programmation d’un multiplexeur. Le

signal d'horloge peut être commun à toutes les macro-cellules, ou bien provenir d'une autre

macro-cellule via le réseau logique.

Quelque soit la famille d'EPLD, la fonctionnalité de la macro-cellule ne change guère. En

revanche, plus la taille des circuits augmente, plus les possibilités d'interconnexions et le

nombre de macro-cellules augmentent. On voit ci-dessous la structure d’un EPLD de la

famille MAX 5000 d’ALTERA

258

Il existe plusieurs types d'EPLD en technologie CMOS :

• Les circuits programmables électriquement et non effaçables. Ce sont les EPLD de type

OTP (One Time Programmable).

• Les circuits programmables électriquement et effaçables aux UV.

• Les circuits programmables électriquement et effaçables électriquement dans un

programmateur.

• Les circuits programmables électriquement et effaçables électriquement sur la carte (ISP :

In Situ Programmable), utilisant une tension unique de 5 V.

Les plus rapides des EPLD ont des temps de propagation (entrée vers sortie sans registre) de

l'ordre de 12 ns. En revanche, comme ils sont en technologie CMOS, leur consommation croît

avec l'augmentation de la fréquence de fonctionnement. Le taux d'utilisation des ressources

d'un EPLD dépasse rarement 80 %. Avec les EPLD, il est possible de prédire la fréquence de

travail maximale d'une fonction logique, avant son implémentation. On rencontre parfois le

terme CPLD (Complex Programmable Logic Device). Ce terme est généralement utilisé pour

désigner des EPLD ayant un fort taux d'intégration.

5.4.2.5 Les FPGA

Lancé sur le marché en 1984 par la firme XILINX, le FPGA (Field Programmable Logic

Device) est un circuit prédiffusé programmable. Le concept du FPGA est basé sur l'utilisation

d'un multiplexeur comme élément combinatoire de la cellule de base. La figure suivante

représente la cellule type de base d'un FPGA. Elle comprend un multiplexeur 8 vers 1

permettant de réaliser n’importe quelle fonction logique combinatoire de 4 variables (appelé

LUT : Look Up Table ou encore générateur de fonction). La bascule D permet la réalisation

de fonctions logiques séquentielles. La configuration du multiplexeur 2 vers 1 de sortie

autorise la sélection des deux types de fonction.

D0D1D2D3D4 DATAD5D6D7

S0 S1 S2

D Q

C QN

D0O1

D1 S

S0

clockS2

select

S1

259

Les cellules de base d'un FPGA sont disposées en rangées et en colonnes. Des lignes

d'interconnexions programmables traversent le circuit, horizontalement et verticalement, entre

les diverses cellules. Ces lignes d'interconnexions permettent de relier les cellules entre elles,

et avec les plots d'entrées/sorties. Les connexions programmables sur ces lignes sont réalisées

par des transistors MOS dont l'état est contrôlé par des cellules mémoires SRAM. Ainsi, toute

la configuration d'un FPGA est contenue dans des cellules SRAM.

Contrairement aux EPLD, on ne peut pas prédire la fréquence de travail maximale d'une

fonction logique, avant son implémentation. En effet, cela dépend fortement du résultat de

l'étape de placement-routage.

Tous les FPGA sont fabriqués en technologie CMOS, les plus gros d'entre eux intègrent

jusqu'à 1000000 portes logiques utilisables. Il faut noter que la surface de silicium d'un FPGA

est utilisée au 2/3 pour les interconnexions et au 1/3 pour les fonctions logiques. Le taux

d'utilisation global des ressources ne dépasse pas 80 %.

Par rapport aux prédiffusés classiques, les interconnexions programmables introduisent des

délais plus grands que la métallisation. Par contre, les cellules logiques fonctionnent à la

même vitesse. Pour minimiser les délais de propagation dans un FPGA, il faut donc réduire le

nombre de cellules logiques utilisées pour réaliser une fonction. Par conséquent, les cellules

logiques d’un FPGA sont plus complexes que celles d’un prédiffusé.

5.4.2.6 Les FPGA à anti-fusibles

Commercialisés à partir de 1990, ce FPGA, programmable une seule fois, est basé sur la

technologie des interconnexions à anti-fusibles. Sa structure s'apparente à celle d'un

prédiffusé mer-de-portes, c'est-à-dire qu'il dispose de cellules élémentaires organisées en

rangées et en colonnes. Les lignes d'interconnexions programmables traversent le circuit,

horizontalement et verticalement, entre les diverses cellules. La technologie à anti-fusibles

permet de réduire considérablement la surface prise par les interconnexions programmables,

par rapport aux interconnexions à base de SRAM. La cellule élémentaire diffère d'un

fabricant à un autre, mais elle est généralement composée de quelque portes logiques. Le

nombre de ces cellules est généralement très important.

260

Alors que le FPGA SRAM est utilisé pour des prototypes ou des petites séries, le FPGA à

anti-fusibles est destiné pour des plus grandes séries, en raison de son coût de fabrication

moins élevé. Il est généralement conçu avec des outils de synthèse de type VHDL.

5.4.2.7 Conclusion

Le tableau suivant donne les caractéristiques principales de 4 circuits programmables par

l'utilisateur.

Référence AmPAL22V10 EPM7256E XC4025E A54SX32

Fabricant AMD ALTERA XILINX ACTEL

Type PAL EPLD FPGA FPGA mer-de-portes

Technologie bipolaire à fusibles EEPROM CMOS SRAM CMOS anti-fusibles

nombre de I/O I = 22 max

O = 10 max

164 I/O max 256 I/O max 249 I/O max

nombre de portes 500 portes 10 000 portes 25 000 portes 32 000 portes

nombre de cellules 1 cellule 256 cellules 1024 cellules 2 880 cellules

Pour éclaircir les idées, on peut classer les circuits numériques spécifiques à une application

suivant l'architecture du circuit. C'est-à-dire quels sont le ou les constituants de base mis à la

disposition de l'utilisateur et quelles sont les possibilités d'interconnexion de ces constituants

et par quelle technique? On parle en général de la « granularité » de l'architecture. La figure

suivante reprend la classification des circuits spécifiques à une application suivant leur

architecture.

261

5.5 Implémentation

Les PLD et les prédiffusés sont des circuits spécifiques dont les puces de silicium ont déjà des

cellules implantées. Durant l'étape d'implémentation, il faut résoudre les problèmes du

placement de la logique dans les cellules de base puis des interconnexions. L'implémentation

est réalisée une fois la saisie du design terminée. Le design peut être entré, soit graphiquement

(schématique), soit sous forme de langages de programmation (VHDL, équations

booléennes, ...). Les étapes de l'implémentation sont :

262

1. La translation. L'étape de translation consiste à établir une liste d'interconnexions, appelée

netlist, à partir du design. Cette netlist est un fichier texte qui répertorie toutes les fonctions

logiques de base ainsi que leurs interconnexions.

2. L'optimisation. L'étape d'optimisation reprend la netlist pour éliminer les portes inutiles et

la logique redondante.

3. Le partitionnement. Le design, une fois optimisé, est partitionné en blocs logiques pouvant

être implémenté dans les cellules de base du circuit spécifique.

4. Le placement-routage. Le placement détermine la position de chaque bloc logique

partitionné à l'intérieur du circuit spécifique. Les algorithmes de placement fonctionnent

par itérations. Ils essaient de réaliser le meilleur placement possible, c'est-à-dire qu'ils

regroupent dans une même zone du circuit une fonction nécessitant plusieurs cellules de

base, ceci afin de limiter les temps de propagation. Cependant, le résultat du placement

n'est pas toujours idéal, principalement dans le cas des FPGA. Il est souvent nécessaire de

placer manuellement une partie du design (c'est le « Floorplanning »). Une fois la phase de

placement terminée, l'étape de routage doit être effectuée. Elle utilise les ressources de

routage du circuit pour réaliser les interconnexions entre les différentes cellules et les

broches d'entrée/sortie. Après l'étape de placement-routage, l'implémentation est terminée ;

le circuit spécifique peut être programmé à partir d'un fichier binaire de configuration

obtenu.

5.6 Comparaison entre les FPGA et les autres circuits spécifiques La comparaison et donc le choix entre les différentes technologies est une étape délicate car

elle conditionne la conception mais aussi toute l’évolution du produit à concevoir. De plus,

elle détermine le coût de la réalisation et donc la rentabilité économique du produit.

Généralement, les quantités à produire imposent leurs conditions de rentabilité, dans le

domaine du grand public par exemple. Par contre, dans le matériel professionnel, toutes les

options sont ouvertes. Il faut établir un rapport coût / souplesse d’utilisation le plus souvent

avec des données partielles (pour les quantités à produire par exemple). Nous allons nous

contenter dans ce paragraphe de comparer ce qui est comparable (PLD / ASIC, EPLD /

FPGA) et de donner une méthode de calcul des coûts des familles ASIC et PLD.

5.6.1 Comparaison entre les PLD et les ASIC.

Un premier choix doit être fait entre les ASIC et les PLD. Les avantages des PLD par rapport

aux ASIC sont les suivants :

263

• ils sont entièrement programmables par l'utilisateur,

• Ils sont généralement reprogrammables dans l'application, ce qui facilite la mise au point et

garantit la possibilité d'évolution,

• les délais de conception sont réduits, il n'y a pas de passage chez le fondeur.

En revanche, les inconvénients des PLD par rapport aux ASIC sont les suivants :

• ils sont moins performant en terme de vitesse de fonctionnement (d’un facteur 2 à 3),

• le taux d'intégration est moins élevé (d’un facteur 10 environ),

• les ressources d'interconnexion utilisent en général les 2/3 de la surface de silicium.

De plus, le coût de l’ASIC est beaucoup plus faible que le coût du PLD (quoique les choses

évoluent très rapidement dans ce domaine, notamment dans la compétition entre FPGA et

prédiffusés). Au delà d’une certaine quantité, l’ASIC est forcement plus rentable que le PLD.

Toute la question est donc de savoir quelle est cette quantité ?

5.6.2 Comparaison entre les FPGA et les EPLD

Si un PLD est choisi, il faut savoir si on doit utiliser un EPLD ou un FPGA. Les avantages

des FPGA par rapport aux EPLD sont les suivants :

• le taux d'utilisation des ressources peut atteindre 80 %, ce qui est meilleur qu'un EPLD,

• ils consomment moins à fonctionnalité identique ( < 10 mA par 1000 portes),

• les fonctions réalisables sont plus complexes.

Les inconvénients des FPGA par rapport aux EPLD sont les suivants :

• les EPLD sont plus performants pour certaines fonctions arithmétiques rapides,

• les fréquences de fonctionnement sont variables suivant la méthode de placement routage

retenue. Les EPLD ont des fréquences de travail "prédictibles".

En fait, le domaine d'utilisation des FPGA est celui des prédiffusés, par exemple les fonctions

logiques ou arithmétiques complexes ou le traitement du signal. Le domaine d'utilisation des

EPLD est plutôt celui des PAL, par exemple les machines d'état complexes. Il est à noter

qu'un marché important des PAL et des EPLD est la correction des erreurs de conception dans

les ASIC afin d'éviter un aller-retour coûteux chez le fondeur.

264

5.6.3 Seuil de rentabilité entre un FPGA et un ASIC

Avec un taux d'intégration de plus en plus important, les FPGA deviennent très intéressants

pour des productions en série par rapport aux ASIC. La question qui se pose au concepteur est

la suivante : combien d'unités doit on produire, pour que l'ASIC soit plus rentable que le

FPGA ?

Le facteur principal qui détermine le coût d’un circuit intégré est la surface de la puce ou

encore le nombre de puces que l’on peut fabriquer sur une tranche de silicium. On travaille

aujourd’hui avec des tranches de 200 mm de diamètre et le plus grosses puces sont de

dimension 20x20 mm. Deux éléments peuvent fixer la taille de la puce : le nombre de portes

utilisées pour réaliser la fonction logique et le nombre d’entrées-sorties. Jusqu'à la

technologie 0.5 μm, c’est la fonction logique qui détermine la taille de la puce et donc son

prix. C’est la raison pour laquelle, à fonctionnalité identique, le circuit full-custom est le

moins cher alors que le PLD est le plus coûteux à produire. Mais avec des circuits de

plusieurs centaines de broches, la taille de la puce tend à être fixée de plus en plus par les E/S

et les différences de prix s’estompent (notamment entre les FPGA et les prédiffusés).

Sans entrer dans les détails, une analyse rapide peut donner un ordre de grandeur du seuil de

rentabilité entre un FPGA et un ASIC. Prenons comme exemple un boîtier de 10 000 portes.

L'étude se base sur des données fournies par la société d'études de marché DATAQUEST en

1995. La formule de base du seuil de rentabilité est la suivante :

seuil de rentabilité = NRE + (développement et outils) + ( X unités * prix à l'unité)

Les NRE (Non Recurring Expenses) sont les frais fixes de mises en œuvre. On obtient pour

les ASIC et les FPGA les deux formules suivantes :

ASIC = $25 000 (NRE) + $79 000 (développement et outils) + ( X unités * $13)

FPGA = 0 NRE + $25 000 (développement et outils) + ( X unités * $79)

Il n'y a pas de NRE pour un FPGA. Les NRE sont imputés à chaque fois que l'on fait appel à

un fondeur. A partir des 2 équations ci-dessus, le seuil de rentabilité est atteint pour 1 196

265

unités. Le FPGA devient plus cher à produire qu'un ASIC au delà de 1 196 unités. En fait, il

existe d'autres facteurs qui influent grandement sur le seuil de rentabilité :

• Le « time to market » (temps de mise sur le marché). C'est le temps écoulé entre le début

de l'étude et la phase de production. Prendre du retard sur le lancement d'un produit sur le

marché, en raison d'un cycle de développement et de mise au point trop long, a des effets

négatifs en terme de rentabilité. Le cycle moyen de développement d'un FPGA est de 11

semaines, il passe à 32 semaines pour un ASIC.

• La correction des erreurs. Environ 30 % des ASIC retournent chez le fondeur pour des

modifications (11 % sont des erreurs du fondeur et 19 % sont des modifications du design).

Ce nouveau cycle de développement introduit un délai supplémentaire de 12 semaines.

Pour un FPGA, une modification du design est très rapide, et n'apporte pratiquement pas

de surcoût.

• Les FPGA masqués. Les interconnexions programmables de ces FPGA sont remplacés par

des interconnexions fixes chez le fabricant (séries Hardwire chez Xilinx par exmple). Le

circuit n'est alors plus reprogrammable. Ils sont compatibles, broche à broche, avec les

FPGA programmables du même fabricant mais ils sont environ 50 % moins chers, les NRE

étant beaucoup moins élevés que pour les ASIC. La méthode consiste à développer le

prototype avec un FPGA programmable puis à envoyer le fichier de configuration final

chez le fondeur. Celui-ci produit les FPGA Hardwire avec la configuration souhaitée mais

il y a une quantité minimum de quelques milliers d’unités à commander.

Les chiffres permettant de quantifier les seuils de rentabilité entre les familles de circuits sont

difficiles à obtenir et parfois hautement subjectifs. Les ordres de grandeur des seuils de

rentabilité sont les suivants :

jusqu'à 5000 pièces entre 5000 et 50000 entre 50000 et 500000 plus de 500000

PLD prédiffusé précaractérisé full-custom

Il est important de noter qu’il existe une nette tendance visant à remplacer le prédiffusé par le

FPGA, certains fabricants (comme Xilinx) prétendant commercialiser des FPGA moins cher

que des prédiffusés pour des quantité de 100000 pièces. Il est difficile d’avoir une opinion

tranchée car les deux familles évoluent très rapidement.

266

5.7 Exercices

Exercice 5.1

Soit le PAL ci-dessous :

On désire implémenter, à l'aide de ce circuit, les fonctions suivantes : O3 = A.B.C.D,

O2 = A+B+C+D, O1 = A.B.C.D et O0 = A B C⊕ ⊕ .

1. Quels sont les caractéristiques des fonctions que l'on peut réaliser avec ce PAL (nombre de

termes produits) ?

2. Une croix représente un fusible non-claqué. Supprimer les croix nécessaires afin de

réaliser les fonctions souhaitées.

Exercice 5.2

On désire réaliser un convertisseur code BCD → code Gray à 4 entrées.

267

1. Donner la table de vérité du système.

2. Simplifier les équations logiques à l’aide des tableaux de Karnaugh.

3. On souhaite utiliser le PAL dont le schéma se trouve à l'exercice 25.1. Supprimer les croix

nécessaires afin de réaliser les fonctions souhaitées.

Exercice 5.3

On souhaite réaliser un comparateur travaillant sur deux bits. Il possède deux entrées sur deux

bits appelées AB et CD et 4 sorties : AB = CD (EQ), AB ≠ CD (NE), AB < CD (LT) et AB >

CD (GT).

1. Donner la table de vérité du circuit.


3. On souhaite utiliser le PAL dont le schéma se trouve à l'exercice 25.1. Supprimer les croix

nécessaires afin de réaliser les fonctions souhaitées.

Exercice 5.4

On souhaite réaliser un décodeur héxadécimal pour afficheur 7 segments suivant le

schéma (les LED réalisant l’afficheur sont allumées si la cathode est à 0 V) :

Convertisseur Héxa-7 segments

D3 D2 D1 D0

C0 C1 C2 C3 C4 C5 C6

C0

C1

C2C3

C4

C5 C6

TA (test afficheur)

EA (extinction afficheur)



3. On souhaite utiliser un PAL 16L8 (voir schéma ci-après). Quelles sont ses

caractéristiques ?

4. Placer les croix nécessaires sur le schéma suivant afin de réaliser les fonctions souhaitées.

268

Exercice 5.5

On souhaite réaliser un registre à décalage universel 8 bits (en fait, il s'agit d'une rotation à

gauche). Il possède 3 entrées de contrôle S2, S1 et S0 indiquant le nombre de décalage à

gauche à effectuer sur les bits de données D7, D6, ..., D0. La donnée décalée à gauche est

disponible sur les sorties O7, O6, ..., O0.


269

2. Donner les équations logiques des sorties.

3. On souhaite utiliser un PAL 20R8 (voir schéma ci-dessous). Quelles sont ses

caractéristiques ?

4. Placer les croix nécessaires sur le schéma afin de réaliser les fonctions souhaitées.

270

6. Conversion analogique/numérique

Les systèmes de traitement numérique acceptent en entrée et restituent des grandeurs

physiques qui évoluent le plus souvent de manière analogique. On peut parfois capter ou

restituer directement ces grandeurs en numérique (comme par exemple dans le cas d’une

caméra CCD ou d’un écran plat LCD) mais il faut généralement convertir le signal analogique

d’entrée en signal numérique puis convertir après traitement le signal numérique en signal

analogique. Ce paragraphe va traiter des circuits assurant ces conversions.

6.1 Principes fondamentaux

6.1.1 Introduction Malgré les nombreuses possibilités d’utilisation des convertisseurs, on peut établir le schéma

typique d’une chaîne de traitement de l’information.

Entrée

analogique

Filtre passe-basanti-repliement

Echantillonnage Quantification Traitementnumérique

Conversionnumérique/analogique

Filtre passe-basde lissage

SortieanalogiqueConversion analogique/numérique

On trouve toujours dans une telle chaîne trois opérations principales :

• Le passage du signal analogique au signal numérique, c’est-à-dire le filtrage passe-bas

anti-repliement, l’échantillonnage et la quantification. Les deux dernières étapes forment la

conversion analogique/numérique.

• Le traitement numérique.

• Le passage du signal numérique au signal analogique, c’est-à-dire la conversion

analogique/numérique et le filtrage passe-bas de lissage.

Cette chaîne conduit à définir trois types de signaux :

1. Le signal analogique. C’est un signal dont l’amplitude varie de manière continue en

fonction du temps.

2. Le signal échantillonné. C’est un signal dont l’amplitude varie de manière discontinue

avec le temps. Son amplitude est égale à celle du signal analogique à tous les instants n.Te

et vaut 0 ailleurs. Ce signal est donc constitué d’une suite d’échantillons espacés de Te, la

période d’échantillonnage.

271

Signal échantillonné

Signal analogiqueamplitude

temps0 Te-Te 2Te 3Te 4Te 5Te 6Te 7Te 8Te 9Te

3. Le signal quantifié (ou signal numérique). L’amplitude de chaque échantillon du signal

précédent est un nombre réel de précision infini (par exemple, 7.2354 volts). Pour pouvoir

traiter un échantillon en numérique, il faut commettre une approximation sur son

amplitude pour pouvoir utiliser un nombre fini de bits. C’est la quantification. Le signal

quantifié est converti par exemple sur 8 bits, ce qui signifie que chaque échantillon réel

est codé avec 8 bits. Le signal numérique est donc une suite de nombres binaires codés sur

8 bits qui représente le signal analogique de départ.

Tout le problème est de savoir sous quelles conditions le signal numérique représente

fidèlement le signal analogique.

6.1.2 Echantillonnage

La première question qui se pose est la valeur de la fréquence d’échantillonnage Fe. Plaçons-

nous dans le cas suivant :

Signal analogiquerestitué

Convertisseuranalogique/numérique

CAN

Convertisseurnumérique/analogique

CNA

N bits

Fe = Fréquenced’échantillonnage

Signal analogiqued’entrée

272

Le théorème de Shannon dit que, pour que le signal analogique restitué soit identique au

signal analogique d’entrée (avec des convertisseurs parfaits), il est nécessaire que :

Fe > 2.Fb, Fb étant la fréquence la plus élevée du signal à échantillonner.

Par exemple, dans le cas d’un signal sinusoïdal de fréquence 1 kHz, la fréquence

d’échantillonnage doit être supérieure à 2 kHz pour que l’on puisse récupérer le signal

originel après conversion numérique/analogique.

Des signaux plus complexes comme le son ou l’image ont un spectre très large (voir même

théoriquement infini). Il est donc nécessaire de les filtrer pour limiter la bande des fréquences

qu’ils occupent avant de pouvoir les échantillonner. Le filtre passe-bas utilisé pour cette

opération est appelé « filtre anti-repliement » car le non respect du théorème de Shannon

provoque des repliements de spectre dans le signal analogique. Par exemple, dans le cas du

disque compact audio, la bande passante du son est limitée à 20 kHz pour une fréquence

d’échantillonnage égale à 44.1 kHz.

Lorsque nous avons définit le signal échantillonné, la durée de chaque échantillon était

supposée très faible (voire même nulle). Or, la valeur de l’échantillon doit être maintenue

suffisamment longtemps pour que la quantification puisse avoir lieu. On appelle cette

opération le blocage. Le schéma suivant montre le signal en sortie d’un échantillonneur-

bloqueur.

Signal échantillonné-bloqué

Signal analogiqueamplitude


Le schéma synoptique d’un montage échantillonneur-bloqueur (E/B) et son fonctionnement

sont plutôt simples :

273

Vana VechC

I fermé,charge de C

amplitude

temps0 Te 2Te

I

3Te

I ouvert,C reste chargé

VanaVech

Au moment de l’échantillonnage, l’interrupteur I se ferme et la capacité C se charge à la

valeur de l’amplitude du signal analogique d’entrée Vana. Après le temps nécessaire à cette

charge, l’interrupteur s’ouvre et la valeur échantillonnée est disponible aux bornes de C pour

la quantification. En fait, le fonctionnement est plus complexe à cause de l’imperfection de

l’interrupteur analogique (Ron ≠ 0 et Roff ≠ ∞) et de l’impédance d’entrée du quantificateur

(Ze ≠ ∞).

6.1.3 Quantification

L’espace des amplitudes du signal échantillonné est divisé en intervalles qui peuvent être :

• De même hauteur. C’est la quantification linéaire qui est utilisée dans le cas général.

• De hauteur différentes. On parle alors de quantification non-linéaire (en particulier en

fonction de lois logarithmiques comme la loi A ou la loi μ utilisées en téléphonie pour

coder avec plus de précision les amplitudes faibles que les amplitudes élevées).

La valeur numérique de l’échantillon à quantifier s’obtient en prenant le numéro de code

associé au niveau le plus proche. Les codages les plus utilisés sont le codage binaire, BCD,

Gray… Dans ce cours, on ne traitera que de la quantification linéaire avec codage en binaire

naturel comme sur la figure suivante :

274

Niveau de quantificationCodes binaires

Signal quantifié

amplitude

000

001

010

011

100

101

110

111

Signal échantillonné-bloqué

temps0 Te 2Te 3Te

011 101 110 101 0100 V

1 V

4Te 5Te L’écart Δ entre deux niveaux de quantification successifs (ou encore la hauteur d’un

intervalle) est appelé « pas de quantification ». Dans l’exemple précédent, on a 8 niveaux

(codage sur 3 bits) entre 0 et 1 Volt soit 7 intervalles. Le pas de quantification est donc égal à

0.143 Volt (1/7). On peut maintenant définir la fonction de transfert d’un convertisseur

analogique/numérique (3 bits) en plaçant l’amplitude analogique du signal en abscisse et les

valeurs numériques obtenues après conversion en ordonnée.

Δ

Valeurs numériques

Vanalogique000

001

010

011

100

101

110

111

0 V VrefVref8

2Vref8

3Vref8

4Vref8

5Vref8

6Vref8

7Vref8

Vcodé

275

Vous noterez que l’on a créé 9 niveaux analogiques compris entre 0 V et Vref afin d’obtenir 8

intervalles codés de 000 à 111. A chaque valeur analogique à convertir est associée une valeur

numérique de sortie qui correspond au niveau de quantification le plus proche. Dans cette

configuration, le pas de quantification pour un convertisseur N bits est égal à :

N2Vref

=Δ [V].

La tension continue de référence Vref est égale à l’amplitude maximale du signal analogique

à l’entrée du convertisseur. Soit un mot binaire B = bN-1, bN-2, … b1, b0. bN-1 est appelé le bit le

plus significatif (MSB : Most Significant Bit) et b0 le bit le moins significatif (LSB : Least

Significant Bit). La tension analogique correspondant à la valeur numérique B est égale à :

⎟⎠⎞

⎜⎝⎛ +++++= −−

−−−1N

02N

12

3N1

2N0

1N

2b

2b...

2b

2b

2b

2VrefVcodé

Prenons par exemple un codage sur 4 bits et une tension de référence de 5 V. Le pas de

quantification est égal à 312.5 mV, une valeur numérique 1010 correspond à une tension

analogique égale à 3.125 V. La conversion analogique/numérique s’effectue en considérant

l’appartenance de la tension d’entrée à un intervalle centré sur les valeurs de Vcodé. Il y a

donc naturellement une différence entre la valeur de la tension codée et la valeur du signal

d’entrée. C’est l’erreur de quantification ou erreur de conversion. Elle est aussi appelée

tension de résidu. Plus la conversion est précise et plus la valeur du résidu est faible puisque :

Vanalogique = Vcodé + Vrésidu

La fonction de transfert d’un convertisseur vue précédemment n’est valable qu’entre 0 et Vref

(ou –Vref/2, +Vref/2). Si la tension analogique sort de cette plage, la valeur numérique de

sortie ne change plus. Les caractéristiques d’un convertisseur analogique/numérique ne sont

définies que sur sa plage de tension d’entrée. L’échantillonnage est une opération qui ne

change pas la valeur du signal analogique. Par contre, la quantification introduit un bruit

résultant de la différence entre la valeur analogique et la valeur numérique codée. En

appliquant à l’entrée du convertisseur 3 bits vu précédemment une tension variant

linéairement entre 0 et Vref, ce bruit (la tension de résidu) varie selon la forme en dents de

scie suivante :

276

Δ2

Δ2

erreur

Vanalogique

0 V VrefVref8

2Vref8

3Vref8

4Vref8

5Vref8

6Vref8

7Vref8

L’erreur de quantification vaut au maximum la moitié du pas de quantification, c’est à dire

LSB21

± . Ce bruit de quantification ajouté au signal analogique peut être gênant pour

certaines applications. En fait, il est inversement proportionnel au nombre de bits utilisés pour

effectuer la conversion. Une formule couramment utilisée lie le nombre de bits au rapport

signal sur bruit (SNR) de la conversion :

[ ] dB1,766.NV

V20.logdB

NS

efficacebruit

efficaceanalogique10 +=⎟

⎟⎠

⎞⎜⎜⎝

⎛=

Par exemple, on a généralement un SNR égal à 50 dB en télévision. On doit donc utiliser un

convertisseur 8 bits (6x8 + 1,76 ≈ 50 dB) pour travailler dans ce domaine. Cette formule est

calculée avec une tension sinusoïdale pleine échelle (entre 0 et Vref) à l’entrée du

convertisseur. Il faut bien comprendre que le bruit de quantification ne dépend que du nombre

de bits utilisés pour la conversion, mais pas de l’amplitude du signal d’entrée. Si vous

n’utilisez pas toute la plage disponible (la dynamique d’entrée), le SNR diminue dans les

mêmes proportions que le signal d’entrée. Si la dynamique est par exemple de 1 V et que le

signal analogique ne fait que 500 mV crête à crête d’amplitude, le SNR est divisé par 2, soit

SNR = 6.N – 4,24 dB.

6.1.4 Reconstruction du signal analogique

Théoriquement, un simple filtre passe-bas suffit pour restituer le signal après échantillonnage.

La quantification impose cependant l’utilisation d’un convertisseur numérique/analogique

(CNA) pour passer d’une suite de nombres binaires à un signal similaire au signal

échantillonné-bloqué vu précédemment. Le CNA doit être cadencé par une horloge de même

fréquence que celle utilisée pour le CAN. Le signal suivant est obtenu en sortie du CNA :

277

Signal en marches d’escalier

amplitude


Soit le mot binaire B = bN-1, bN-2, … b1, b0. L’amplitude de l’échantillon correspondant à B en

sortie du CNA est égale à :

⎟⎠⎞

⎜⎝⎛ +++++= −−

−−−1N

02N

12

3N1

2N0

1N

2b

2b...

2b

2b

2b

2VrefVrestit

On en déduit la fonction de transfert d’un CNA (3 bits) :

Valeursnumériques

Vrestituée

000 001 010 011 100 101 110 1110 V

Vref

Vref8

2Vref8

3Vref8

4Vref8

5Vref8

6Vref8

7Vref8

278

La tension de sortie évolue entre 0 et 8

7.Vref , la tension continue de référence Vref n’étant

pas nécessairement égale à celle utilisée pour le CAN.

Il reste maintenant à passer du signal en marches d’escalier au signal analogique réel. Il faut

pour cela passer le signal dans un filtre passe-bas appelé « filtre de lissage ». Pour un signal

analogique dont le spectre est compris entre 0 et Fb, la fréquence de coupure du filtre de

lissage doit être égale à Fb. La sélectivité de ce filtre (comme d’ailleurs celle du filtre anti-

repliement) doit être élevée.

6.2 Caractéristiques des convertisseurs

6.2.1 Introduction

Le bruit de quantification est inhérent à la conversion analogique/numérique. Ce n’est

cependant pas la seule source d’erreurs entre l’entrée et la sortie de notre chaîne de traitement

de l’information. Les circuits convertisseurs analogique/numérique (CAN ou ADC en anglais)

et convertisseurs numérique/analogique (CNA ou DAC en anglais) introduisent des

distorsions supplémentaires. Le but d’une conception soignée sera de minimiser ces erreurs et

de se rapprocher autant que possible du rapport signal sur bruit théorique (dû à la seule

quantification).

6.2.2 Les CNA

Les caractéristiques statiques (mesurées en continu) suivantes s’appliquent aux CNA :

• La résolution est la plus petite variation de sortie induite par un changement du mot code

numérique en entrée. Exprimée en pourcentage de la variation pleine échelle (%FSR :

% Full Scale Range), elle est égale à x10021N %FSR. Elle est aussi souvent définie comme

étant le nombre de bits N utilisés pour la conversion.

• La précision (accuracy) tient compte de toutes les erreurs du CNA. Elle caractérise l’écart

maximal entre la valeur lue et la valeur vraie, rapporté à la tension pleine échelle. Elle est

exprimée en LSB.

• L’erreur de décalage (offset error) caractérise l’écart entre la courbe de transfert et la

courbe idéale. Elle est exprimée en LSB.

279

offset

Valeursnumériques

Vrestituée

000 1110 V

Vref

Courberéelle

Courbeidéale

• L’erreur de gain (gain error) est due à la différence de pente entre la fonction de transfert

du convertisseur et la courbe idéale. Cet écart est mesuré pour la valeur numérique

maximale, l’erreur de décalage étant compensée. Il est exprimé en LSB.

Erreur de gain

Valeursnumériques

Vrestituée

000 1110 V

Vref

Courberéelle

Courbeidéale

• La non-linéarité différentielle (differential nonlinearity) est la différence entre le pas de

quantification q et la valeur ΔV du signal de sortie réellement obtenue entre deux valeurs

numériques adjacentes. ΔV est mesuré pour chaque code et on prend la valeur |ΔV – q|

maximale exprimée en LSB, les erreurs de décalage et de gain étant compensées.

ΔV

Valeursnumériques

Vrestituée

000 1110 V

Vref

Courberéelle

Courbeidéale

011 100

q

280

• La non-linéarité intégrale (integral nonlinearity) est le plus grand écart entre la fonction de

transfert et la droite de conversion idéale. Elle s’exprime en LSB, les erreurs de décalage et

de gain étant compensées.

• La monotonie est une conséquence de la linéarité du CNA. Un convertisseur est monotone

si un changement de valeur binaire à l’entrée provoque une variation de la tension de sortie

de même signe. Par exemple, l’application de codes binaires croissants sur le CNA doit

correspondre en sortie avec des tensions croissantes. Un convertisseur n’est pas monotone

si la non-linéarité différentielle est supérieure ou égale à 1 bit ou encore si la pente de la

fonction de transfert du convertisseur est négative.

Valeursnumériques

Vrestituée

000 1110 V

Vref

Courberéelle

Courbeidéale

• Le temps d’établissement (Settling time) ou temps de conversion est le temps nécessaire au

convertisseur pour répondre à une variation pleine échelle du signal. On passe du mot code

00…0 au mot code 11…1 et on mesure le temps nécessaire pour que le convertisseur

atteigne sa valeur finale en sortie avec une précision de ± ½ LSB.

Temps d’établissement

1 LSB

temps

Vrestituée

Changement de code0 V

Valeurfinale

281

• La fréquence de conversion (conversion rate) est le nombre maximal de conversions par

seconde pour lequel les spécifications du CNA sont respectées.

Les CNA rapides ont des caractéristiques dynamiques (mesurées en alternatif) telles que :

• la distorsion harmonique totale (total harmonic distorsion THD). Lors de la conversion

d’une tension sinusoïdale, des sinusoïdes parasites ayant des fréquences multiples de la

fréquence fondamentale sont créées. La THD mesure, en dB, le rapport entre la puissance

des sinusoïdes parasites et celle de la sinusoïde principale.

• le rapport signal sur bruit (signal to noise ratio SNR). Par rapport à la formule théorique,

cette mesure incorpore toutes les distorsions et bruits du convertisseur.

• le nombre effectif de bits (Effective number of bits ENOB) est calculé à partir de la mesure

précédente en appliquant la formule théorique du cours.

Le CNA possède aussi, comme le CAN, les caractéristiques générales d’un circuit intégré

comme la tension d’alimentation, la consommation ou le coût ainsi que la sensibilité des

caractéristiques à la tension d’alimentation et à la température.

6.2.3 Les CAN

Les caractéristiques du CAN ne sont valables qu’à l’intérieur de sa plage de tension d’entrée.

Certaines d’entre elles sont définies de manière identique à celles du CNA avec parfois

quelques variantes :

• La résolution d’un CAN est la plus petite variation du signal d’entrée qui fait changer le

mot binaire en sortie.

• La précision (définition identique à celle du CNA).

• Les définitions des erreurs de décalage, de gain, de linéarité (différentielle et intégrale)

ainsi que la monotonie sont identiques à celle du CNA, mais avec la fonction de transfert

du CAN. Voici par exemple une erreur de gain :

282

Erreur de gain

Valeursnumériques

Vanalogique000

111

0 V Vref

Courberéelle

Courbeidéale

• Le temps d’établissement d’un CAN est le temps nécessaire pour répondre à une variation

pleine échelle du signal d’entrée.

• La fréquence de conversion (conversion rate) est le nombre maximal de conversions par

seconde supporté par le CAN.

• Les performances dynamiques comme la distorsion harmonique totale (total harmonic

distorsion THD), le rapport signal sur bruit (signal to noise ratio SNR) ainsi que le nombre

effectif de bits (Effective number of bits ENOB) sont définies de la même manière que

pour le CNA.

Les CAN possèdent aussi des caractéristiques qui diffèrent de celles des CNA :

• L’erreur d’hystérésis. Les tensions de transition entre les niveaux peuvent être différents

selon le sens dans lequel la fonction de transfert est parcourue lors de conversions

successives.

Valeursnumériques

Vanalogique0000 V

283

• Le délai d’ouverture (aperture delay) ou temps d’ouverture est le temps qui sépare la

commande de conversion (généralement sur le front actif de l’horloge) de la lecture

effective de la tension analogique d’entrée.

• La dynamique d’entrée sans parasites (spurious-free dynamic range) est le rapport en dB

entre la tension minimale et la tension maximale discernable par un CAN. Par exemple,

pour un CAN 12 bits, la dynamique d’entrée est égale à : dB72,21

220logSFDR12

10 =⎟⎟⎠

⎞⎜⎜⎝

⎛= .

6.2.4 Problèmes technologiques

6.2.4.1 Technologie employée

La supériorité de la technologie CMOS s’exprime pleinement dans les domaines des

traitements purement numériques ou bien pour intégrer des condensateurs. Mais quand il

s’agit d’appairer des transistors (dans le cas d’un amplificateur opérationnel AOP) ou de

réaliser plusieurs résistances identiques (dans le cas des convertisseurs), la technologie

bipolaire reste la meilleure. La technologie BicMOS peut aussi être utilisée pour réaliser des

convertisseurs puisqu’elle combine les avantages des technologies bipolaires et CMOS.

La technologie bipolaire est plutôt utilisée pour réaliser des CNA et CAN rapides comme les

CAN modèles flash ou les CNA basés sur un réseau de résistances. La technologie CMOS est

utilisée soit dans les convertisseurs lents tels que les convertisseurs à approximations

successives ou bien dans des convertisseurs plus rapides basés sur des capacités comme les

CAN à redistribution de charges.

6.2.4.2 Câblage

Un CAN se présente généralement sous la forme suivante :

CAN

AVCC AGND

DGNDDVCC

VrefVana

Horldonnées

Partieanalogique

Partienumérique

284

Le circuit intégré comprend deux parties distinctes, la partie analogique et la partie

numérique. On trouve en général les broches suivantes :

• Deux broches AVCC et AGND pour alimenter et mettre à la masse la partie analogique.

• Deux broches DVCC et DGND pour alimenter et mettre à la masse la partie numérique.

• Une entrée analogique pour la tension de référence Vref (qui peut être générée en

interne). Cette tension est de l’ordre de quelques volts.

• Une entrée numérique d’horloge (c’est l’horloge d’échantillonnage).

• Une entrée pour le signal analogique.

• Le bus de données en sortie.

Les lignes d’alimentation des parties analogique et numérique doivent être séparées et la

tension de référence et AVCC doivent être dépourvues de bruit. Il est préférable de se reporter

à la notice du constructeur pour réaliser le circuit imprimé autour du convertisseur si la

fréquence d’échantillonnage est supérieure au MHz. La conséquence d’un câblage impropre

du CAN est une diminution notable du SNR (ou de la dynamique d’entrée), diminution

d’autant plus grande que la fréquence d’échantillonnage est élevée.

Un CNA se présente quand à lui sous la forme suivante :

CNA

AVCC AGND

DGNDDVCC

Vref Vana

Horl

données

Partieanalogique

Partienumérique

Il comprend aussi deux parties distinctes, la partie analogique et la partie numérique. On

trouve généralement les broches suivantes :

• Deux broches AVCC et AGND pour alimenter et mettre à la masse la partie analogique.

• Deux broches DVCC et DGND pour alimenter et mettre à la masse la partie numérique.

285

• Une entrée analogique pour la tension de référence Vref (qui peut être générée en

interne). Cette tension est de l’ordre de quelques volts.

• Une entrée numérique d’horloge (c’est l’horloge d’échantillonnage).

• La sortie analogique pour le signal. Deux cas peuvent se présenter, le CNA à sortie en

courant et le CNA à sortie en tension. Dans le premier cas, il faut obligatoirement mettre

en sortie du circuit un amplificateur opérationnel externe pour récupérer la tension du

signal alors que cet AOP est intégré au circuit dans le deuxième cas (avec une différence

de prix).

• Le bus de données en entrée. Les données doivent être synchrones avec l’horloge.

Les lignes d’alimentation des parties analogique et numérique doivent être séparées et la

tension de référence et AVCC doivent être dépourvues de bruit. Il est préférable de se reporter

à la notice du constructeur pour réaliser le circuit imprimé autour du convertisseur si la

fréquence d’échantillonnage est supérieure au MHz. La conséquence d’un câblage impropre

du CAN est une diminution notable du SNR, diminution d’autant plus grande que la

fréquence d’échantillonnage est élevée. Cette diminution est toutefois beaucoup moins

sensible que pour un CAN.

6.3 Familles de CAN

6.3.1 Généralités

Parmi tous les fabricants de convertisseurs généralistes comme Burr-Brown, National

Semiconductor, Maxim et les autres, Analog Devices est celui qui possède le catalogue le

plus fourni. Même si certains fabricants spécialisés peuvent être plus performants dans un

domaine particulier (par exemple Philips ou Brooktree pour la vidéo), cette société est à la

pointe de la technique dans quasiment tous les domaines. C’est pourquoi nous nous servirons

de ses circuits comme exemples de CNA et de CAN.

On trouve chez Analog Devices une très grande gamme de CAN allant de 6 à 24 bits et de

quelques échantillons par seconde (SPS : Samples Per Second) à 150 MSPS (la fréquence de

conversion est faible quand la résolution est élevée). Certains CAN contiennent plusieurs

convertisseurs ou encore un seul convertisseur associé à un multiplexeur analogique afin de

réaliser un système d’acquisition multi-voies. D’autres paramètres de choix sont importants,

comme le nombre de tensions nécessaires pour alimenter le boîtier ainsi que la nécessité de

286

fournir une tension de référence externe. Le tableau suivant donne quelques exemples

représentatifs de CAN :

Référence

Nombre

de bits

Alimentation Temps de conversion

(ou fréquence)

Vref

interne

divers

AD7821 8 5 V, 5 mA 660 ns non Sans E/B

AD7870 12 ± 5 V, 13 mA 100 KSPS oui

AD7710 24 ± 5 V, 13 mA 20 ms oui Sigma-delta, 2 voies

AD9066 6 5 V, 80 mA 60 MSPS oui double CAN

AD9002 8 -5.2 V, 145 mA 150 MSPS non ECL

AD7828 8 5 V, 20 mA 1 MSPS non 8 voies

Voyons maintenant les principales techniques utilisées pour effectuer la conversion

analogique/numérique. Vous noterez que l’échantillonneur-bloqueur à l’entrée du

convertisseur n’est pas toujours représenté car il n’est d’ailleurs pas obligatoirement présent.

6.3.2 Convertisseurs à rampe

La famille des convertisseurs à rampe est parmi les plus anciennes et était utilisée pour les

mesures précises de signaux variant très lentement. Elle a permis d’atteindre une résolution de

20 bits mais a été supplantée par la famille des convertisseurs sigma-delta dont l’étude sort du

domaine de ce cours. Son principe demeure toutefois intéressant à étudier mais ne présente

plus aujourd’hui qu’un intérêt historique.

Le convertisseur simple rampe est la première version de cette architecture. La tension à

convertir Ex est comparée à une rampe de tension Vr de pente connue. Quand les deux sont

égales, un comparateur stoppe un compteur qui avait démarré au début de la conversion.

Connaissant le temps écoulé t1 et la pente, on peut en déduire la valeur de la tension d’entrée.

287

RAZ

RAZ

Vr

générateur derampe RC

Ex

Vr

t

Ex

t1

horloge

comparateur

compteur

sortienumérique

horloged’échantillonnage

La précision de ce montage dépend principalement de la précision de la pente, c’est-à-dire de

celle du générateur de rampe. Le convertisseur double rampe permet de s’en affranchir.

Durant la première partie de la conversion double rampe, la tension Ex est intégrée pendant

un temps constant t0. La tension intégrée Vs croit linéairement avec le temps. La seconde

partie va consister à faire diminuer Vs avec une pente constante S jusqu’à son retour à 0, ce

qui prend un temps t1. Connaissant t0, t1 et S, on en déduit la tension d’entrée Ex.

Vs

t

temps fixe t0 t1

pente fixe S

Comme c’est le même intégrateur qui sert pour les deux phases, ses éléments RC

n’interviennent plus dans le calcul. D’autres modèles plus compliqués permettent d’améliorer

encore la précision de la conversion (modèle triple rampe et quadruple rampe).

6.3.3 Convertisseurs à approximations successives

Cette méthode de conversion est basée sur la génération de valeurs numériques qui sont

comparées à la tension analogique à convertir de façon à encadrer de plus en plus finement le

résultat final (méthode par dichotomie). Pour effectuer la comparaison, il est nécessaire

288

d’utiliser un convertisseur numérique/analogique dont les caractéristiques ne doivent pas

introduire de non-linéarités qui provoqueraient des erreurs dans le résultat.

Soit B = bN-1, bN-2, … b1, b0, la sortie numérique. La conversion commence en mettant à 1 le

MSB et à 0 les autres bits de B. Cette valeur numérique 100…00 est ensuite convertie en

analogique pour donner Vana, puis elle est comparée à Ex. Si Ex est inférieure à Vana, on

remet le MSB à 0 sinon on le garde à 1. Il faut ensuite traiter successivement les autres bits de

poids inférieur (mise à 1, puis évaluation). La conversion est finie quand le LSB a été traité.

Vana convertisseurnumérique/analogique

Ex

horlogecomparateur

Registre

B : sortienumérique

Prenons l’exemple d’un convertisseur 4 bits dont la plage d’entrée est égale à [0, 1 V]. La

résolution est donc de 62.5 mV. Le tableau suivant décrit les différents cycles de la

conversion d’une tension Ex = 0.7 V.

cycle B Vana [V] > Ex décision

1 1000 0.5 non bit reste à 1

2 1100 0.75 oui bit mis à 0

3 1010 0.625 non bit reste à 1

4 1011 0.6875 non bit reste à 1

Il y a calcul d’un bit supplémentaire à chaque cycle, pour arriver au résultat final : 1011. Ce

type de convertisseur est lent mais peu coûteux. Son implémentation en CMOS fait appel à un

à la redistribution des charges sur un réseau de capacités (voir : exercice 6.5).

289

L’AD676 de chez Analog Devices est un exemple de convertisseur 16 bits à approximations

successives (montage à redistribution de charges avec E/B intégré) réalisé en technologie

BICMOS. Son diagramme de blocs est le suivant :

Alimenté en 5 V et ± 12 V, il consomme typiquement 360 mW. Sa tension de référence

externe peut varier entre 5 et 10 V et il dispose d’un système d’autocalibration interne. Il est

disponible en boîtier DIP 28 broches. Ses caractéristiques principales (typiques) sont les

suivantes (FSR : Full Scale Range) :

paramètre valeur

résolution 16 bits

fréquence de conversion 100 KSPS

erreur de décalage 0.005 %FSR

erreur de gain 0.005 %FSR

non-linéarité différentielle le CAN est monotone

non-linéarité intégrale ± 1 LSB

temps d’établissement 2 μs

temps d’ouverture 6 ns

distorsion harmonique totale THD - 96 dB

rapport signal à bruit SNR 89 dB

Il faut encore noter que, du fait de sa structure, il faut autant de coups d’horloges que de bits

de résolution entre l’acquisition de l’échantillon et sa sortie numérique, c’est-à-dire 16 cycles

pour ce circuit.

290

6.3.4 Convertisseurs algorithmiques

C’est la méthode de conversion la plus utilisée en CMOS car elle est particulièrement

économique. Le principe du convertisseur algorithmique à recirculation est d’appliquer sur la

tension à convertir Ex une suite d’opérations répétitives (l’algorithme) pour effectuer la

conversion. Dans sa version la plus simple, la conversion se fera bit par bit en comparant Ex

avec la tension de référence Vref. Selon le signe du résultat, le résidu est calculé en

soustrayant ou non Vref/2. Ce résidu est ensuite considéré comme une nouvelle tension à

convertir et l’opération recommence. Le schéma suivant montre le schéma de principe de ce

convertisseur :

Ve

b

+

Vref2

Vrésidu 2.VrésiduEx E/B

comparateur

Σ

horloge

2

-

Vref2

Les étapes suivantes sont nécessaires pour assurer une conversion :

1. Acquisition de l’échantillonneur/bloqueur, Ve = Ex.

2. Si Ve > Vref/2, alors b = 1 sinon b = 0.

3. Si b = 1, alors Vrésidu = Ve – Vref / 2, sinon Vrésidu = Ve.

4. Acquisition de l’échantillonneur/bloqueur, Ve = 2.Vrésidu. On reprend à l’étape 2.

291

Prenons l’exemple d’un convertisseur 4 bits avec Vref = 2 V et Ex = 0.6 V. Les quatre cycles

suivants sont obtenus :

1 Ve = 0.6 V < Vref / 2 BB3 = 0 Vrésidu = 0.6 V

2 Ve = 1.2 V > Vref / 2 BB2 = 1 Vrésidu = 0.2 V



Il est possible d’utiliser ce principe pour effectuer la conversion de P bits à chaque cycle au

lieu d’un seul bit. Dans ce cas, il faut remplacer le comparateur par un CAN P bits et il faut

utiliser un CNA P bits pour calculer le résidu. Il faut également remplacer la multiplication

par 2 du résidu par une multiplication par 2P.

La vitesse de la conversion de cette architecture est limitée par le fait qu’il faut N cycles pour

arriver au résultat. Dans le montage pipeline, il n’y a pas de rebouclage de 2.Vrésidu sur Ve au

niveau du CAN élémentaire. Le schéma suivant montre la nouvelle structure d’un étage sur 1

bit.

Ve +

Vref2

Vrésidu 2.VrésiduE/B Σ

horloge

2

-

Vref2

b

CAN

Le CAN algorithmique pipeline est constitué de N étages, N étant le nombre de bits de

résolution (4 bits sur le schéma suivant). Lorsque le deuxième étage effectue son calcul sur le

résidu Vr1 du premier étage, celui-ci peut commencer à calculer une nouvelle valeur. Une

fois la conversion du premier symbole S1 commencée, il faut attendre 4 cycles (le temps que

292

la valeur traverse les 4 étages) pour obtenir la valeur numérique, mais la seconde valeur

numérique (correspondant au deuxième symbole S2) arrive pendant le cycle suivant (une fois

que le pipeline est amorcé).

b2 b1 b0b3

Vr1Ex E/B

H

CAN

S3

S2

S1

Vr2E/B CAN

S3

S2

S1

Vr3E/B CAN

S2

S1

E/B CAN

S1

S4

Sortie numérique

H HH H

registres

Supposons que l’on envoie la séquence de symboles suivante à l’entrée du montage : S1, S2,

S3, S4, S5. on obtient la séquence de remplissage du pipeline suivante :

cycle étage 1 étage 2 étage 3 étage 4

1 S1 X X X

2 S2 S1 X X

3 S3 S2 S1 X

4 S4 S3 S2 S1

5 S5 S4 S3 S2

Chaque étage traitant un symbole fournit le bit correspondant à son rang. A un instant donné,

il n’est donc pas possible de prendre directement les sorties de chaque étage pour constituer la

valeur binaire correspondant à un symbole. Pour remettre les 4 bits en phase, il faut insérer

des registres à décalage dont la taille décroît avec le rang de l’étage. Les retards apportés par

ces registres correspondent exactement aux retards des étages de conversion suivants. Comme

pour le convertisseur à recirculation, il est possible de traiter plusieurs bits par étage.

293

L’AD876 est un exemple de convertisseur 10 bits algorithmique à structure pipeline réalisé en

technologie CMOS. Son diagramme de blocs est le suivant :

Alimenté en 5 V, il consomme typiquement 160 mW. Sa tension de référence externe est de

l’ordre de 4 V. Il est disponible en boîtier SOIC et SSOP 28 broches ainsi qu’en TQFP 48

broches. Ses entrées/sorties numériques sont compatibles 5 V et 3.3 V, les sorties pouvant être

mises à l’état haute impédance. Ses caractéristiques principales (typiques) sont les suivantes :

paramètre valeur

résolution 10 bits

fréquence de conversion 20 MSPS

erreur de décalage 0.1 %FSR

erreur de gain 0.1 %FSR

non-linéarité différentielle ± 0.1 LSB

non-linéarité intégrale ± 0.3 LSB

temps d’ouverture 4 ns

THD - 60 dB

SNR 47 dB

nombre effectif de bits ENOB 7.5 bits

dynamique d’entrée SFDR -65 dB

Il faut encore noter que, du fait de sa structure en pipeline, il y a un temps de latence de 3.5

périodes d’horloge entre l’acquisition de l’échantillon et sa sortie numérique. Mais

contrairement à l’AD676, l’AD876 sort une nouvelle donnée à chaque coup d’horloge.

294

6.3.5 Convertisseurs flash

Le principe de ce convertisseur (structure flash) consiste à comparer la tension d’entrée Ex à

n tensions de référence simultanément. La figure suivante donne l’exemple d’un convertisseur

3 bits. 8 nombres différents peuvent être représentés à l’aide de 7 comparateurs. Les 7

tensions de référence sont réalisées à l’aide d’un diviseur résistif.

Vref = 8 V

Ex = 3 V

décodeur

comparateurs

B : sortienumérique

R/2

3R/2

R

R

R

R

R

R1/2 V

3/2 V

5/2 V

7/2 V

9/2 V

11/2 V

13/2 V0

0

0

0

1

1

1

295

Avec Ex = 3 V et Vref = 8 V, les trois premiers comparateurs sont à 1 alors que les autres

sont à 0. Le décodeur transforme la position du bit de poids le plus élevé mis à 1 en un code

binaire (ici, le code 3). Cette structure de convertisseur est la plus rapide, elle atteint

facilement plusieurs centaines de MSPS. L’implantation pose de nombreux problèmes du fait

du grand nombre de comparateurs (2N-1 pour un mot de N bits). Sa résolution dépasse donc

rarement 8 bits et sa consommation est élevée. Il n’est généralement pas nécessaire de

l’associer à un échantillonneur/bloqueur.

Pour 8 bits, il faut 255 comparateurs montés en parallèle. Pour toute augmentation de la

résolution d’un bit, le nombre de comparateurs double, ce qui amène rapidement à des

surfaces de silicium trop grandes. La structure semi-flash (subranging) cherche à garder la

rapidité de la structure flash tout en réduisant le nombre de comparateurs. L’unité de

conversion est divisée en deux sous unités flash travaillant en série. La première unité va

calculer les bits de poids forts qui sont ensuite convertis en analogique puis soustraits à la

tension à convertir pour obtenir le résidu de cette conversion. Ce résidu est ensuite converti

dans le deuxième étage flash pour générer les bits de poids faibles. Le principe de base est

donc en fait celui de la conversion algorithmique, mais appliqué sur un plus grand nombre de

bits. Par rapport à la structure flash, il faut un échantillonneur/bloqueur (E/B) et un CNA de

plus, mais le nombre de comparateurs est fortement diminué. Prenons l’exemple d’un CAN

12 bits semi-flash :

Bits 7 à 0

CNA4 bits

Ex E/B

comparateur

Flash 4 bitsBits 11 à 8

Flash8 bits

Il ne contient plus que 24 - 1 + 28 - 1 = 260 comparateurs au lieu de 212 - 1 = 4095 avec une

structure flash.

296

L’AD9002 est un exemple de convertisseur 8 bits flash réalisé en technologie bipolaire. Son

diagramme de blocs est le suivant :

Alimenté en - 5.2 V, il consomme typiquement 750 mW. Sa tension de référence externe est

comprise entre - 3.5 et + 0.1 V et il est disponible en boîtier DIP et PLCC 28 broches. Ses

entrées/sorties numériques sont compatibles ECL. Ses caractéristiques principales (typiques)

sont les suivantes :

paramètre valeur

résolution 8 bits

fréquence de conversion 150 MSPS

erreur de décalage 8 mV

non-linéarité différentielle 0.6 LSB

non-linéarité intégrale 0.6 LSB

temps d’ouverture 1.3 ns

SNR 47.6 dB

ENOB 7.6 bits

Il faut encore noter qu’il n’y a plus qu’un retard d’une période d’horloge entre l’acquisition

de l’échantillon et sa sortie numérique.

297

6.4 Familles de CNA

6.4.1 Généralités

On trouve chez Analog Devices une très grande gamme de CNA allant de 8 à 18 bits et de

quelques centaines d’échantillons par seconde à 400 MSPS (la fréquence de conversion est

faible quand la résolution est élevée). Les CNA sont disponibles en sortie courant (nécessitant

un AOP externe) ou en sortie tension et contiennent jusqu’à 8 convertisseurs. Certains

modèles incorporent une fonction de multiplication. Il suffit d’entrer une tension analogique

sur Vref et la tension de sortie du CNA devient égale à :

⎟⎠⎞

⎜⎝⎛= N2

binaireNombreVref.Vsortie

On injecte par exemple une tension sinusoïdale d’amplitude crête à crête 4 V sur l’entrée Vref

d’un convertisseur 8 bits. On obtient en sortie la même tension sinusoïdale dont l’amplitude

varie entre 0 et 256255.4 Vcàc par pas de

2561.4 Vcàc selon le nombre binaire appliqué sur le

CNA. D’autres paramètres de choix sont importants, comme le nombre de tensions

nécessaires pour alimenter le boîtier ainsi que la nécessité de fournir une tension de référence

externe. Le tableau suivant donne quelques exemples représentatifs de CNA :

Référence

# bits Alimentation Tconversion

ou Fconversion

sortie

I/V

Vref

interne

divers

AD7537 12 12/15 V, 2 mA 1.5 μs I non 2 CNA multiplieurs

AD760 16/18 ± 15 V, 5 V, 600 mW 10 μs V oui auto-calibration, série-//

AD768 16 ± 5 V, 465 mW 30 MSPS I oui multiplieur

AD9720 10 -5.2 V, 210 mA 400 MSPS I oui ECL

AD8600 8 5 V, 35 mA 2 μs V non 16 CNA multiplieurs

298

Voyons maintenant les principales techniques utilisées pour effectuer la conversion

numérique/analogique.

6.4.2 Convertisseurs à base de résistances

6.4.2.1 CNA à réseau de résistances pondérées

La structure à réseau de résistances pondérées est des plus simples. Le réseau réalise une

conversion tension/courant de la tension de référence. Seuls les courants des branches dont les

bits de commande sont à 1 sont ensuite sommés, le total étant reconverti en tension par

l’AOP.

R

bN-2

bN-3

b0

2R

4R

8R

2NRVref

Vs

bN-1

+AOP

La sortie vaut donc :

⎟⎠

⎞⎜⎝

⎛ +++−=

⎥⎦

⎤⎢⎣

⎡⎟⎠⎞

⎜⎝⎛ +++−=

−−

−−

1-N02N

1N

0N2N1N

2b

...2

bb

2Vref

.bR2

1....b4R1.b

2R1VrefRVs

Cette structure de convertisseur nécessite des rapports de résistances importants (de R à 2N.R

pour une conversion sur N bits). Or, plus les rapports augmentent et plus la précision entre

éléments est difficile à obtenir.

299

6.4.2.2 CNA à réseau de résistances R-2R

Il est donc plus intéressant, du point de vue de la précision, de n’utiliser que des petits

rapports avec un réseau de résistances R-2R (voir : exercice 6.6). Le montage sur 4 bits ainsi

obtenu est le suivant :

RVref

Vs

R

2R

R

2R

R

2R

2R

2R

b3 b2 b1 b0b3 b2 b1 b0

+

Le réseau est construit de manière à ce que, quelques soient les valeurs des bits, le courant

circulant dans les résistances soit toujours le même. Si un bit est à 1, le courant est dirigé sur

l’entrée de l’AOP (qui est une masse virtuelle), sinon il va sur la masse. De plus, entre chaque

nœud du réseau et la masse, il y a une impédance équivalente à R. Le courant circulant dans

le réseau se partage donc en deux en chaque nœud et on obtient finalement :

⎟⎠⎞

⎜⎝⎛ +++−=

⎥⎦

⎤⎢⎣

⎡⎟⎠⎞

⎜⎝⎛ +++−=

8b

4b

2bb

2Vref

.b16R

1.b8R1.b

4R1.b

2R1VrefRVs

0123

0123

L’AD7524 est un exemple de convertisseur numérique/analogique 8 bits à réseau de

résistances R-2R réalisé en technologie CMOS. Son diagramme de blocs est le suivant :

300

Il consomme de 5 à 30 mW selon la tension d’alimentation comprise entre 0 et 17 V. Sa

tension de référence externe est comprise entre ± 25 V et il est disponible en boîtier DIP et

SOIC 16 broches ou PLCC 20 broches. Le bus de données et ses signaux de contrôle sont

conçus pour être interfacé avec un microprocesseur. Le chronogramme d’écriture est le

suivant :

Ses caractéristiques principales (typiques en 15 V) sont :

paramètre valeur

résolution 8 bits

Précision relative ± 1/2 LSB

erreur de gain ± 1.25 LSB

non-linéarité ± 1/2 LSB (monotone)

Temps d’établissement 250 ns

301

6.4.2.3 CNA à échelle de résistances

Une dernière architecture de CNA à base de résistances utilise un principe identique à celui

de CAN flash : une échelle de résistances qui sert à générer toutes les valeurs possibles de la

tension de sortie. La tension correspondant à la valeur de l’échantillon est envoyé sur la sortie

par l’intermédiaire d’un multiplexeur formé de commutateurs analogiques commandés par la

valeur numérique.

0

Vref2N

2.Vref2N

3.Vref2N

4.Vref2N

2N-1.Vref2N

R

R

R

R

R

bN-2 b0Vref

Vs

bN-1

+AOP

décodage2N signaux de commande

Ce montage, pour une précision de N bits, utilise 2N-1 résistances qui doivent être implantées

de manière à minimiser la dispersion des valeurs, ce qui limite la résolution à des valeurs

faibles. En pratique, on trouve ce type de montage associé à un autre CNA pour atteindre des

résolutions plus élevées comme dans l’exemple suivant.

L’AD7846 est un convertisseur numérique/analogique 16 bits à architecture segmentée réalisé

en technologie CMOS. Les 4 bits de poids fort sont traités par deux convertisseurs à échelle

de résistances mis en parallèle (sortie A1 et A2) alors que les 12 bits de poids faible sont

traités par un CNA 12 bits R-2R. Son diagramme de blocs est le suivant :

302

Il est alimenté en ± 15 V et 5 V avec une consommation typique de 100 mW. L’AOP de sortie

est intégré et permet une sortie analogique unipolaire (0 → 5 V à 0 → 10 V) ou bipolaire (-

5 V → 5 V à -10 → 10 V) avec possibilité de multiplication. Ses tensions de référence

externes sont comprises entre ± 10 V et il est disponible en boîtier DIP et PLCC 28 broches.

Le bus de données et ses signaux de contrôle sont conçus pour être interfacé avec un

microprocesseur. Le chronogramme d’écriture est le suivant :

Ses caractéristiques principales (typique avec sortie bipolaire) sont:

paramètre valeur

résolution 16 bits

Précision relative ± 6 LSB

erreur de décalage ± 6 LSB

erreur de gain ± 6 LSB

non-linéarité différentielle ± 1 LSB (monotone)

Temps d’établissement 7 μs

303

6.4.3 Convertisseurs à courants pondérés

La vitesse de la conversion est limitée par le temps d’établissement de l’AOP de sortie monté

en sommateur. Pour augmenter cette vitesse, on peut remplacer les résistances par des sources

de courant pondérées dont la valeur est fonction de Vref et du poids de la source. Le temps de

conversion ne dépend plus alors que du temps de commutation des sources. Deux solutions

sont possibles pour les sources:

• On utilise des sources de courant pondérées de taille croissante avec le poids des bits.

L’inconvénient est alors la faible précision due aux dispersions entre les sources de valeurs

différentes.

• On utilise des sources identiques d’une valeur correspondant à un LSB, ces sources étant

ensuite sommées pour atteindre la valeur requise. La précision est bien meilleure avec

comme inconvénient un grand nombre de sources à implanter (2N-1) et de nombreux

signaux de commande.

Une combinaison des deux solutions peut être retenue pour réaliser un convertisseur 8 bits (Is

est proportionnel à Vref qui n’est pas représentée sur le schéma). Cette solution utilise 63

sources de courants identiques pour la conversion des 6 bits de poids fort et deux sources de

courant pondérées pour les deux bits de poids faible.

b1, b0

b7,…, b2

VCC

Vs

Is26

Is27

Is28

63 sources identiques(6 MSB)

courant LSB

304

L’AD768 est un CNA 16 bits réalisé en technologie BICMOS à architecture segmentée basée

sur des sources de courant commutées. Son diagramme de blocs est le suivant :

Il est alimenté en ± 5 V avec une consommation typique de 465 mW. La sortie se fait en

courant avec possibilité de multiplication. Sa tension de référence interne est égale à 2.5 V et

il est disponible en boîtier SOIC 28 broches. Le chronogramme d’écriture est le suivant :

Ses caractéristiques principales (typique) sont:

paramètre valeur

résolution 16 bits

erreur de décalage 0.2 % FSR

erreur de gain 1 % FSR

Temps d’établissement 25 ns

THD -66 dB

SFDR 73 dB

305

6.5 Exercices

Exercice 6.1

On utilise dans cet exercice le CAN 3 bits vu au §7.1.3. La tension de référence est égale à 1

V. On cherche à convertir le signal triangulaire suivant :

0

A

0 Tt

amplitude

La période T est égale à 14 fois la période d’échantillonnage.

1. Quelle est la fréquence d’échantillonnage minimale ?

2. Calculer le pas de quantification Δ.

3. A = 87 Vref. Dessiner le signal quantifié ainsi que l’erreur de quantification.

4. Calculer le rapport signal sur bruit de quantification (SNR).

5. A = 2.Vref. Dessiner le signal quantifié. Conclusion ?

6. A = 81 Vref. Dessiner le signal quantifié ainsi que l’erreur de quantification.

7. Calculer le SNR. Quel est le nombre de bits effectif de la conversion dans ce cas ?

Exercice 6.2

Pour des convertisseurs de résolution 6, 8, 12, 16 et 24 bits, rappeler la définition et calculer :

1. Le rapport signal sur bruit de quantification.

2. La dynamique.

3. La résolution en pourcentage de la pleine échelle.

Exercice 6.3

On souhaite réaliser un système permettant de retarder un signal analogique à l’aide d’un

CNA, d’un CAN et de registres à décalage.

1. Proposer un montage permettant de réaliser cette fonction.

2. Ce montage est-il synchrone ?

3. Comment peut-on régler la valeur du retard ?

306

Exercice 6.4

On se propose de réaliser un générateur de rampes (y=a.t pour 0 ≤ t ≤ T) de période T, de

fréquence et d’amplitude variables, à l’aide d’un CNA et d’un compteur.

1. Proposer un montage permettant de réaliser cette fonction.

2. Quelles modifications faudrait-il apporter au montage précédent pour générer un signal

sinusoïdal ?

Exercice 6.5

La figure suivante représente un CAN à redistribution de charges ayant 5 bits de résolution.

comparateurVx

C16C

2C C4

C8

C16

Vref

Vs

b2 b1 b0 S3b2 b1 b0 S3

+

b3 b3b4 b4

S2

Ex

S1

Quand le bit de commande vaut 1, l’interrupteur correspondant est fermé. Tous les éléments

sont supposés parfaits (notamment le courant d’entrée du comparateur est nul). On travaille

avec Vref = 1 V et Ex = 0.8 V.

1. On désire charger tous les condensateurs à Ex. Donner la position des interrupteurs du

montage.

2. Quelle est alors la valeur de la charge totale stockée dans les condensateurs ?

3. On inverse tous les interrupteurs. Quelle est la nouvelle valeur de la charge totale

stockée ? Combien vaut Vx ?

4. b4 passe à 1. Calculer la charge totale du système et en déduire Vx.

5. Si Vx > 0, alors b4 = 0, sinon b4 = 1. Que vaut b4 dans cet exemple ?

307

6. b4 reste dans la position déterminée précédemment et b3 passe à 1. Calculer la charge

totale du système et en déduire Vx.

7. Si Vx > 0, alors b3 = 0, sinon b3 = 1. Que vaut b3 dans cet exemple ?

8. Déduire du fonctionnement précédent la valeur des bits b2, b1, b0.

Exercice 6.6

La figure suivante représente un CNA à réseau R-2R ayant 4 bits de résolution.

Vref

RFB

IOUT1

IOUT2

CNA

A B C D

R

Vs

R

2R

R

2R

R

2R

2R

2R

b3 b2 b1 b0b3 b2 b1 b0

+

IA IB IC ID

IS AOP

Itot

Quand le bit de commande vaut 1, l’interrupteur correspondant est fermé. Tous les éléments

sont supposés parfaits (notamment le courant d’entrée de l’AOP est nul). On travaille avec

Vref = 10 V et B = 1011.

1. Calculer la résistance équivalente à droite du point D par rapport à la masse. Même

question pour les points C, B et A.

2. Calculer Itot et IA. En déduire le potentiel au point B.

3. Calculer IB. En déduire le potentiel au point C. B

4. Calculer IC. En déduire le potentiel au point D et ID.

5. Donner la formule reliant Is et Vref, b3, b2, b1 et b0. En déduire Vs.

6. On passe Vref à -10 V. Quelle est la nouvelle valeur de Vs.

7. On applique sur Vref un signal sinusoïdal d’amplitude crête 5 V. Qu’obtient-on alors sur

Vs. Même question avec B = 0001 et B = 1111.

308

8. On applique sur Vref une tension continue égale à - 5 V, on inverse les bit b3 et 3b et on

modifie l’amplificateur de sortie de la manière suivante :

-Vref2

RFB

IOUT1

IOUT2

R

Vs+AOP

Is

R

Calculer la nouvelle formule de Vs. Combien vaut Vs pour B = 0000, 0001, 0111, 1111,

1001 et 1000. Conclusion ?

Exercice 6.7

Soit le circuit AD676 donc la documentation se trouve en annexe page A-47.

1. Quelles sont les caractéristiques générales de ce circuit ?

2. Quelles sont ses caractéristiques statiques ?

3. Quelles sont ses caractéristiques dynamiques ?

4. Y-a-t-il d’autres informations intéressantes dans la documentation ?

Exercice 6.8

Soit le circuit DAC8562 donc la documentation se trouve en annexe page A-63.

1. Quelles sont les caractéristiques générales de ce circuit ?

2. Quelles sont ses caractéristiques statiques ?

3. Quelles sont ses caractéristiques dynamiques ?

4. Y-a-t-il d’autres informations intéressantes dans la documentation ?

309

310

7 Corrigés succincts

7.1 Corrigés chapitre 1

Exercice 1.1

1. Voir cours.

2. Y = A.B.C.D, DCBAY +++= , Y = A+B+C+D, D.C.B.AY = , D.C.B.AY = .

3. BAF1 += , CB.A.CF2 += , BA..BAF3 += , 1F4 = .

4. voir cours.

5. voir cours.

6. A.BB.A + , D.CA.D.C.B.B.CA ++ , CBA ⊕⊕ .

7. A.BS = .

8.

F

D

B

A

C

Exercice 1.2

1. 01011 .SB.A.A.B.SC.B.A..SS.A.BSF ++= .

2.

C S1 S0 F 0 0 0 0 0 0 1 0 0 1 0 A.B 0 1 1 B.AA.B+1 0 0 A.B 1 0 1 .BABA. +1 1 0 A.B 1 1 1 B.AA.B+

3. F=A.B si S1S0 = 10, F= A.B si CS1S0 = 100, F= BA ⊕ si CS1S0 = 101, F= BA ⊕ si S1S0

= 11.

311

Exercice 1.3

1.

D C B A P0 0 0 0 10 0 0 1 00 0 1 0 00 0 1 1 10 1 0 0 00 1 0 1 10 1 1 0 10 1 1 1 01 0 0 0 01 0 0 1 11 0 1 0 11 0 1 1 01 1 0 0 11 1 0 1 01 1 1 0 01 1 1 1 1

2.

FA

C D

B

Exercice 1.4

1. AY1 = , BAY2 += , . 1Y3 =

Exercice 1.5

BA..B.CY1 = , implantation avec 5 NAND à 2 entrées.

BCBAY1 +++= , implantation avec 5 NOR à 2 entrées.

CB.A.Y2 = , implantation avec 3 NAND à 2 entrées.

CBAY2 ++= , implantation avec 5 NOR à 2 entrées.

D.B.B.DY3 = , implantation avec 5 NAND à 2 entrées.

DBDBY3 +++= , implantation avec 6 NOR à 2 entrées.

312

DA.B.Y4 = , implantation avec 3 NAND à 2 entrées.

DABY4 ++= , implantation avec 5 NOR à 2 entrées.

CB...CAY5 = , implantation avec 6 NAND à 2 entrées.

CBCAY5 +++= , implantation avec 5 NOR à 2 entrées.

C.BY6 = , implantation avec 4 NAND à 2 entrées.

CBY6 += , implantation avec 1 NOR à 2 entrées.

.CA.BY7 = , implantation avec 5 NAND à 2 entrées.

CABY7 ++= , implantation avec 3 NOR à 2 entrées.

Exercice 1.6

1. 4 bits : 0 → 15, -8 → 7 ; 8 bits : 0 → 255, -128 → 127 ; 16 bits : 0 → 65535, -32768 →

32767 ; 32 bits : 0 → 4294967295, -2147483648 → 2147483647 ; N bits : 0 → 2N-1, -2N-1

→ 2N-1-1.

2. (1101101)2=(109)10.

3. (19)10 = (10011)2, (45)10 = (101101)2, (63)10 = (111111)2.

4. (1CA57)16.

5. (10A4)16 = (4260)10 = (1000010100100)2, (CF8E)16 = (53134)10 = (1100111110001110)2,

(9742)16 = (38722)10 = (1001011101000010)2.

Exercice 1.7

1.

Décimal C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 1 1 0 1 1 1 1 1 1 2 0 1 0 1 1 0 1 1 1 1 1 3 0 1 1 1 1 1 0 1 1 1 1 4 1 0 0 1 1 1 1 0 1 1 1 5 1 0 1 1 1 1 1 1 0 1 1 6 1 1 0 1 1 1 1 1 1 0 1 7 1 1 1 1 1 1 1 1 1 1 0

313

2. A.B.CABCY0 =++= , .AB.CABCY1 =++= , A.B.CABCY2 =++= ,

.B.ACABCY3 =++= , A.BC.ABCY4 =++= , .ABC.ABCY5 =++= ,

AC.B.ABCY6 =++= , C.B.AABCY7 =++= .

3.

Y0

A A

B B

CC

Y1

Y2

Y3

Y4

Y5

Y6

Y7

4.

Y0

A A

B B

CC

Y7

…

V

Exercice 1.8

1.

314

b4 b3 b2 b1 b0 a3 a2 a1 a00 0 0 0 1 1 0 0 0 0 1 1 1 0 0 0 0 0 0 1 2 1 0 1 0 0 0 0 1 0 3 0 1 1 0 0 0 0 1 1 4 1 0 0 1 0 0 1 0 0 5 0 1 0 1 0 0 1 0 1 6 0 0 1 1 0 0 1 1 0 7 1 0 0 0 1 0 1 1 1 8 0 1 0 0 1 1 0 0 0 9 0 0 1 0 1 1 0 0 1

2.

3. a2.a1.a0a0.a1.a2a3b0 ++= , a2.a1.a0a0.a1.a3a2.1ab1 ++= ,

.a1.a0a2a3.a0a0a1.b2 ++= , .a1.a0a2.a0a1.a3a0a3.b3 ++= ,

a0.a1.a2a2.a1.a0a0.a1.2a.a1.a0a2.a3b4 +++= .

4. a2.a1.a0.a0.a1.a2.a3b0 = implantation avec 4 NAND à 2 entrées et 3 NAND à 3 entrées.

Exercice 1.9

1. , C=A.B. BAS ⊕=

S

C

B A

2. ii1ii BACS ⊕⊕= − , iiii1ii B.A)B(A.CC +⊕= − .

Si

Ci

Bi Ai

Ci-1

3. , BAD ⊕= .BAE = .

315

S

E

B A

4. , ii1ii BAED ⊕⊕= − iiii1ii B.A)BA(.EE +⊕= − .

Di

Ei

Bi Ai

Ei-1

5. K = 0, addition ; K = 1, soustraction.

SDi

Ri

Bi Ai

Ri-1

K

Exercice 1.10

1. C’est un comparateur d’égalité de deux nombres sur 4 bits. S = 1 si a3 = b3 et a2 = b2 et

a1 = b1 et a0 = b0.

Exercice 1.11

1. iii b.E.aS = , )ISE.(E iii += , iii .baE.I = .

2.

316

A > B a3 b3 E

1

S3I3 E3

a2 b2 E S2

I2 E2

a1 b1 E S1

I1 E1

A < B

A = B

Exercice 1.12

1. D))C(B).(E(AS +⊕⊕= .

Exercice 1.13

1.

20 21 22

A0 A1 A2

E7 E0 … 20 21 22

A0 A1 A2

E7 E0… 20 21 22

A0

A1

A2

E7 E0 … 20 21 22

A0 A1 A2

E7 E0…

20 21

A3

A4

E3 E1E2 E0

S

Exercice 1.14

1.

e p m c E P M C 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0

317

0 0 1 1 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 1 1 0 0 1 0 1 1 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 0 0 1 0 0 0 1 0 0 1 0 0 0 0 1 0 1 0 0 0 0 0 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 1 1 0 0 1 1 1 1 0 1 0 1 0 1 1 1 1 0 1 0 0

2. M p.m.c= , C p.m.c= , P p.m.c p.m.c= + , E e.m.c C M= + + .

3. A0 = c, A1 = m, A2 = p. C = 5, M = 6, P = 4 + 7, E = 5 + 6 + e.m.c .

4. A0 = m, A1 = c. M : I0 = 0, I1 = p, I2 = 0, I3 = 0. C : I0 = 0, I1 = 0, I2 = p, I3 = 0. P : I0 = p, I1

= 0, I2 = 0, I3 = p. E : I0 = e, I1 = p, I2 = p, I3 = 0.

5. A0 = c, A1 = m, A2 = p, A3 = e, A4 = 0. D0 = E, D1 = M, D2 = C, D3 = P. Contenu PROM =

table de vérité.

6. Réalisation avec des NAND des équations M p.m.= c , C p.m.c= , P p.m.c p.m.c= + ,

E e.m.c C M= + + .

Exercice 1.15

1.

nb E D C B A S T U

0 0 0 0 0 0 0 0 0

1 0 0 0 0 1 0 0 0

2 0 0 0 1 0 0 0 0

3 0 0 0 1 1 1 0 0

4 0 0 1 0 0 0 0 0

5 0 0 1 0 1 0 1 0

6 0 0 1 1 0 1 0 0

7 0 0 1 1 1 0 0 1

318

8 0 1 0 0 0 0 0 0

9 0 1 0 0 1 1 0 0

10 0 1 0 1 0 0 1 0

11 0 1 0 1 1 0 0 0

12 0 1 1 0 0 1 0 0

13 0 1 1 0 1 0 0 0

14 0 1 1 1 0 0 0 1

15 0 1 1 1 1 1 1 0

16 1 0 0 0 0 0 0 0

17 1 0 0 0 1 0 0 0

18 1 0 0 1 0 1 0 0

19 1 0 0 1 1 0 0 0

20 1 0 1 0 0 0 1 0

2. S A.B.E A.B.C.D.E A.B.C.D A.B.C.D A.B.C.D A.B.C.D= + + + + + ,

T A.B.C.D A.B.C.D A.B.C.D C.E= + + + , U A.B.C.D A.B.C.D= + .

3. Voir : théorème de « De Morgan » + formules précédentes.

4. A0 = A, A1 = B, A2 = C, A3 = D.

I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15

S 0 0 E E 0 0 E 0 0 E 0 0 E 0 0 E T 0 0 0 0 E E 0 0 0 0 E 0 0 0 0 E U 0 0 0 0 0 0 0 E 0 0 0 0 0 0 E 0

5. A0 = A, A1 = B, A2 = C, A3 = D, A4 = E. D0 = S, D1 = T, D2 = U. Contenu PROM = table

de vérité.

Exercice 1.16

1.

A B C D EQ NE LT GT0 0 0 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 1 0 0 1 1 0 0 0 1 1 0 1 1 0

319

0 1 0 0 0 1 0 1 0 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 0 1 1 1 0 1 1 0 1 0 0 0 0 1 0 1 1 0 0 1 0 1 0 1 1 0 1 0 1 0 0 0 1 0 1 1 0 1 1 0 1 1 0 0 0 1 0 1 1 1 0 1 0 1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0

2. EQ A.B.C.D A.B.C.D A.B.C.D A.B.C.D= + + + , NE A.C A.C B.D B.D= + + + ,

LT A.C A.B.D B C.D= + + . , GT A.C A.B.D B.C.D= + + .

3. Voir : théorème de « De Morgan » + formules précédentes.

4. A0 = C, A1 = B, A2 = A.

I0 I1 I2 I3 I4 I5 I6 I7

EQ D 0 D 0 0 D 0 D

NE D 1 D 1 1 D 1 D LT D 1 0 1 0 D 0 0

GT 0 0 D 0 1 0 1 D

5. A0 = D, A1 = C, A2 = B, A3 = A. EQ = Σ(0,5,10,15), NE = Σ(1,2,3,4,6,7,8,9,11,12,13,14),

LT = Σ(1,2,3,6,7,11), GT = Σ(4,8,9,12,13,14).

6. A0 = D, A1 = C, A2 = B, A3 = A, A4 = 0. D0 = EQ, D1 = NE, D2 = LT, D3 = GT. Contenu

PROM = table de vérité.

Exercice 1.17

temps de propagation = 15 ns.

320

E1 [V]

t [ns]

E2 [V]

t [ns]

S [V]

t [ns]

100

100

100

1,5

1,5

Exercice 1.18

1.

0

5 V

1,60,8 5 V

Vs

Ve

2. hystérésis = VT+ - VT- = 0,8 V.


Exercice 2.1

1.

0

1

rebond

S

t

321

2.

0

1

rebond

S

t

3. On a maintenant une bascule SR. 2 → 1 : pendant le rebond, on passe de ‘mise à 0’ à

‘mémoire’ ⇒ S reste à 0. 1 → 2 : pendant le rebond, on passe de ‘mise à 1’ à ‘mémoire’ ⇒

S reste à 1.

Exercice 2.2

1.

H A B R S Q+

1 D D 0 0 Q

↓ D D D D D

0 D D D ou 0 si D change D Q

↑ D D 0 0 Q

2. bascule D synchrone sur front descendant.

Exercice 2.3

1.

Q

D Q=

CP

2. Nand : tP = 15 ns. Bascule : tPHLmax = 40 ns, tsmin = 20 ns, thmin = 5 ns.

3. fmax = 11,1 MHz.

Exercice 2.4

322

1. si tPD→QA < T/2, alors pas d’erreur. si T/2 < tPD→QA < T, alors erreur (métastabilité).

entrée asynchrone

QA

erreur

pas d’erreur

erreur

pas d’erreur

CP

QB

QC

QD

2.

t [ns] 0 0,5 1 1,5 2

MTBF 0.001 s 16,3 s 74 h 138 ans 2,25.106 ans

Exercice 2.5

1. H

Q2

Q1

Q0

Q3

2. C’est un compteur Johnson. Une seule sortie change à chaque coup d’horloge. On peut

donc réaliser des combinaisons de sorties garanties sans glitches. Autre application, les

horloges décalées en phase.

Exercice 2.6

1.

323

QC QBB QA QC+ QB

+ QA+

0 0 0 1 0 0

0 0 1 0 0 0

0 1 0 0 0 1

0 1 1 0 1 0

1 0 0 0 1 1

1 0 1 X X X

1 1 0 X X X

1 1 1 X X X

2. J = K = T.

00 01 11 10

0

1

QBQAQC

TCTBTA

100 001 001 011

111 XXX XXX XXX

3. T Q .QC B A= , T Q Q .QB C B= + T Q Q QA C B A= + + . A ,

4. Avec des NAND, T Q .QC B A T Q Q .QB C B= .= , A , T Q Q QA C B A= . . .

5.

0

14

23

5

6

7

6. Seul QB change. B T Q .Q + Q Q Q QB B A C B A= +. . C .

Exercice 2.7

1. J QA = B , KA = QB. JB BB = KB = QB A. JC = KC = QBB.

324

2.

0

2

6

1 7

5

4

3

3. On connecte 6 sur 0, QB+ change ⇒ JB = KB BB = QA+QB.QB C.

Exercice 2.8

1.

QC QBB QA QC+ QB

+ QA+

0 0 0 0 1 0

0 0 1 X X X

0 1 0 0 1 1

0 1 1 1 0 1

1 0 0 X X X

1 0 1 1 1 0

1 1 0 0 0 0

1 1 1 X X X

2. J = K = T.

00 01 11 10

0

1

QBQAQC

TCTBTA

010 110 001

011 XXX 110

XXX

XXX

3. Une solution de regroupement possible est : T Q QC A C= ⊕ , T Q Q + QB A B= + C ,

T Q Q Q Q .QA C B A B= +. . C .

325

4. Réalisation directe avec un XOR, deux OR et deux NAND.

5.

0

62

53

1 74

6. Seul QC change. TC Q .Q + Q QB A A= . C .

Exercice 2.9

1. Registre à décalage à droite.

2. Registre à décalage à gauche.

3. S0 = 0, décalage à droite. S0 = 1, décalage à gauche.

Dn

S0

S0 Qn-1

Qn+1

4. S1 = 0, décalage. S1 = 1, chargement.

DnS0

chgt

S1

S1

S1

S0

Qn-1

Qn+1

5. EN = 1, fonctionnement précédent. EN = 0, Qn = Dn.

326

QnDn

S0

chgtS1

S1

ENS1

S0

Qn-1

Qn+1

EN

EN

EN

Exercice 2.10

1. fmax = 13,3 MHz.

Q

QCD

SD

T D

CP

Q

QCD

SD

T D

CP

2. T0 = 1, T1 = Q0, fmax = 13,3 MHz.

3. 3 bits : T0 = 1, T1 = Q0, T2 = Q0.Q1, fmax = 11,1 MHz. 4 bits : T0 = 1, T1 = Q0, T2 = Q0.Q1,

T3 = Q0.Q1.Q2, fmax = 9,5 MHz. La taille du AND augmente avec le nombre de bits. On ne

peut pas dépasser une taille limite ⇒ on fait des compteurs 4 bits et on les associe en

cascade.

4. On ajoute un signal EN (validation) et un signal RCO (Ripple Carry Output vaut 1 pour Qn

= 1111).

327

Q0

H

EN

Q1

H

T0 T1 Q2

H

T2 Q3

RCO

H

T3

16 bits : fmax = 5,5 MHz, 32 bits : fmax = 4,2 MHz.

5. fmax = 6,1 MHz.

EN T

Q3

Q2

Q1

Q0

EN P EN (vers les bascules)

RCO

Exercice 2.11

1.

Q

QCD

SD

T D

CP

Q

QCD

SD

T D

CP

2. C’est un compteur 4 bits : T0 = 1, T1 = Q0, T2 = Q0.Q1, T3 = Q0.Q1.Q2. La taille du AND

augmente avec le nombre de bits. On ne peut pas dépasser une taille limite ⇒ on fait des

compteurs 4 bits et on les associe en cascade.

3. les Dn valent 0 ⇒ les Qn passent à 0 sur le front suivant de l’horloge.

4. D0 = A, D1 = B, D2 = C, D3 = D ⇒ les Qn changent sur le front suivant de l’horloge.

5. RCO = 0, Tn = 0 ⇒ Q+n = Qn (effet mémoire).

328

6. On passe du montage 1 au montage 2.

EN P

RCO

EN T

vers les bascules

Qn RCOEN

vers les bascules

Qn

1 2

16 bits : fmax = 6 MHz, 32 bits : fmax = 4,4 MHz.

7. On distribue parallèlement EN P. La fmax est indépendante du nombre de compteurs

associés : 6,7 MHz.


Exercice 3.1

1. IIL et IOH sortant, IIH et IOL rentrant.

2. VOHmin = VIHmin + ΔH ⇒ VOHmin > VIHmin. VILmax = VOLmax + ΔL ⇒ VILmax > VOLmax.

3. ΔH = VOHmin - VIHmin = 2,7 - 2 = 0,7 V. ΔL = VILmax - VOLmax = 0,8 - 0,5 = 0,3 V.

4. 20 portes.

Exercice 3.2

1. tp (5.25 V, 0 °C) = 0,275. tp (4.75 V, 0 °C) = 0,315. ⇒ CC

p

ΔVΔt

= -2.5 % par 100 mV.

tp (4.75 V, 0 °C) = 0,315. tp (4.75 V, 70 °C) = 0,39. ⇒ ΔTΔt p = -0.34 % par degré.

tp (4.75 V, 0 °C) = 0,315 min. tp (4.75 V, 0 °C) = 0,76 max. ⇒ onΔfabricati

Δtp = 145 %.

2. On a : tpmin (5.25 V, 0 °C) = 0,275. tptyp (5 V, 25 °C) = 0,53. tpmax (4.75 V, 70 °C) = 0,985.

tpmin x 1,0252,5 x 1,003425 x (1 + 1,45 / 2) = 0,55 ≈ tptyp.

tpmin x 1,125 x 1,24 x (1 + 1,45) = 0,94 ≈ tpmax.

Exercice 3.3

1. Imax = 80 mA.

329

2. tT = 20 ns.

3. ΔI = 2,56 A.

Exercice 3.4

1.

t0

vM

-2 V

2 V

2. voir cours.

3. voir cours.

4. Les potentiels sont référencés par rapport à la masse.

Exercice 3.5

1. ΔV = 1,25 V.

2. C = 50 nF.

Exercice 3.6

1. A ou B = 0 : T2, T4 bloqué, T3 passant ou saturé. S = 1. A et B = 1 : T2, T4 saturé, T3

bloqué. S=0. Le circuit est un NAND totem pole.

2. IA = IB = 525 μA. IB OHmax = 10,8 mA.

0

3,33,6

326,25

Vs [V]

IOH [mA]

3. IIA = IIB = 16,9 μA. T4 saturé jusqu'à IOL = 75 mA. VS = 0,2 V.

4. protéger le circuit contre les tensions négatives.

5. IILmax = 0,4 mA, IOHmax = 0,4 mA, IIHmax = 20 μA, IOLmax = 8 mA.

330

Exercice 3.7

1. A ou B = 0 : T2, T3 bloqué. S en l’air ou au niveau 1 si l’on a placé une résistance entre la

sortie et VCC. A et B = 1 : T2, T3 saturé. S=0. Le circuit est un NAND collecteur ouvert.

2. IA = IB = 525 μA. S est en l’air (IB C3 ≈ 0), il faut connecter une résistance Rc externe.

3. IIA = IIB = 16,9 μA. T3 saturé jusqu'à IOL = 75 mA. VS = 0,2 V.

4. RCmax = 7,5 kΩ pour une sortance de 20. RCmin = 112 Ω avec 5 sorties connectées sur RC.

5. IILmax = 0,4 mA, IIHmax = 20 μA, IOLmax = 8 mA.

6. VCC

R = 410 Ω

Exercice 3.8

1. C = 0. T’2, T’3 bloqué, T’4 passant. C = 1.

A ou B = 0 : T2, T3 bloqué, Darlington passant. S = 1.

A et B = 1 : T2, T3 saturé, Darlington bloqué. S=0.

C = 1. T’2, T’3 saturé, T’4 bloqué. C = 0. T2, T3 et Darlington bloqué. S = haute

impédance. Le circuit est un NAND trois états.

2. IC = 1 mA. IOHmax = 10,8 mA.

0

3,33,6

326,25

VC [V]

IOH [mA]

3. IIA = IIB = 16,9 μA. T4 saturé jusqu'à IOL = 75 mA. VS = 0,2 V. D1 est polarisée en inverse.

4. IIA = 1 mA. IOHmax = 16 mA.

331

0

3,6

379,3

Vs [V]

IOH [mA]

5. C = 0, D1 passante. VB1 = 0,9 V ⇒ T2, T3 bloqué.VB41 = 0,9 V ⇒ Darlington bloqué.

6. IILmax = 0,4 mA, IOHmax = 0,4 mA, IIHmax = 20 μA, IOLmax = 8 mA.

Exercice 3.9

1. 2.

Input Disable Output T1 T2 T3 T4 1 0 0 on off on on 0 0 1 on on off on X 1 Z off X X off

Exercice 3.10

1. Pour avoir S = 0, on doit avoir T4 = T5 = T6 = on et T1 = T2 = T3 = off ⇒ E1 = E2 = E3

= 1. S = 1 pour toutes les autres combinaisons.

2. C’est un NAND.

Exercice 3.11

1. Pour avoir T1 passant, on doit avoir G2 = 1 et E = 0. Pour avoir T2 passant, on doit avoir

G1 = 0 et E = 1.

2.

G1 E S 1 0 Z 1 1 Z 0 0 0 0 1 1

3. Input = 0 ⇒ B = A, Input = 1 ⇒ C = A. C’est un démultiplexeur.

332

Exercice 3.12

1. On a un inverseur sur A, B et Output. T et T’ forment une porte de transmission.

2. On a la table de vérité suivante :

A B Output porte trans T1 T2 T3 0 0 0 on off off off 0 1 1 off on off on 1 0 1 on off off off 1 1 0 off on on off

Exercice 3.13

1. IIL et IOH sortant, IIH et IOL rentrant.

2. VOHmin = VIHmin + ΔH ⇒ VOHmin > VIHmin. VILmax = VOLmax + ΔL ⇒ VILmax > VOLmax.

3. ΔH = VOHmin - VIHmin = 4,95 - 3,5 = 1,45 V. ΔL = VILmax - VOLmax = 1,5 - 0,05 = 1,45 V.

4. 10000 portes en ne considérant que les courants. Il faut prendre en compte les capacités

d’entrées et leur influence sur le temps de propagation.

5. temps de propagation = (0,90 ns/pF).CL + 80 ns (89 ns, 125 ns, 170 ns). temps de transition

= (1,35 ns/pF).CL + 33 ns (46.5 ns, 100.5 ns, 168 ns).

E1 [V]

t [ns]

E2 [V]

t [ns]

S [V]

t [ns]

500

500

500

2,5

2,5

333

Exercice 3.14

1.

Q

D Q=

CP

2. Nand : tP = (0,90 ns/pF).CL + 115 ns. Bascule : tP = (1,7 ns/pF).CL + 90 ns, tsmin = 40 ns,

thmin = 40 ns. Cin = 7,5 pF.

3. fmax = 3,8 MHz.

4. fmax = 12,1 MHz.

5. CL = 50 pF, fmax = 2,9 Mhz. CL = 100 pF, fmax = 2,3 Mhz.

Exercice 3.15

1. A 25 °C, Pd = 2,4 W.

0

3,4

85

Pd [W]

TA [°C]

2. A 25 °C, Pd = 4 W.

0

5

125

Pd [W]

TA [°C]

334


Exercice 4.1

1. 14 broches d’adresses.

2. quand CS = 0, le boîtier est actif. quand CS = 1, le boîtier est déselectionné, les données

sont à l’état haute impédance.

3.

Mémoires sélectionnées adresses

M0, M1 De 0 à 3FFF

M2, M3 De 4000 à 7FFF

Données 8 bitsA14

CS

M0

CS

M1

CS

M2

CS

M3

4 4

4 4

Exercice 4.2

1. 13 broches d’adresses.

2. quand CS = 0, le boîtier est actif. quand CS = 1, le boîtier est déselectionné, les données

sont à l’état haute impédance.

3.

Mémoires sélectionnées adresses

M0, M1 De 0 à 1FFF

M2, M3 De 2000 à 3FFF

M4, M5 De 4000 à 5FFF

M6, M7 De 6000 à 7FFF

335

Données 16 bits

A14

CS

M0

CS

M1

CS

M2

CS

M3

8 8

8 8

CS

M4

CS

M5

8 8

CS

M6

CS

M7

8 8

A15

Dec

2/4

Exercice 4.3

1. Adresses ROM = 1xxx xxxx xxxx xxxx avec x valant 0 ou 1. Donc adresses = 8000 à

FFFF.

2. Adresses RAM = x110 xxxx xxxx xxxx avec x valant 0 ou 1. Donc adresses = 6000 à

6FFF et de E000 à EFFF.

3.

Adresses Zone

De 0000 à 5FFF Libre1

De 6000 à 6FFF RAM 4 Ko

De 7000 à 7FFF Libre2

De 8000 à DFFF ROM 24 Ko

De E000 à EFFF ROM + RAM = impossible

De F000 à FFFF ROM 4 Ko

Les zones RAM et ROM + RAM sont des zones d’adresses images.

336

4. )A13A14.(A15libre1 += = 24 Ko, 12.A14.A13.AA15libre2 = = 4 Ko.

5. Entrée du décodeur : A11, A10, A9. Sortie du décodeur, s0 à s7. Le décodeur est validé

par libre2.

Exercice 4.4

1. Taille d’un bloc = 213 = 8 Ko.

Adresses Bloc n°

De 0000 à 1FFF 1

De 2000 à 3FFF 2

De 4000 à 5FFF 3

De 6000 à 7FFF 4

De 8000 à 9FFF 5

De A000 à BFFF 6

De C000 à DFFF 7

De E000 à FFFF 8

2. Pour la RAM, il y a deux possibilités : de 0000 à 0FFF et de 1000 à 1FFF. Pour la ROM,

il y a 4 possibilités : de E000 à E7FF, de E800 à EFFF, de F000 à F7FF et de F800 à

FFFF. 0100 et 1100 adressent la même case mémoire de la RAM.

3. De 8000 à 9FFF.

Exercice 4.5

1. A1 A1 A0 A0 G

Y3

Y2

Y1

Y0

337

2. décodeur 2/4 sans G = 12 transistors CMOS, avec G = 16 transistors CMOS. Décodeur

N/2N sans G = (N+1). 2N, avec G = (N+2). 2N.

3. On a un décodeur 20/220. Il faut 22020096 transistors CMOS. Avec un transistor par bit

(∼DRAM), la matrice ne fait que 1048576 transistors.

4. Le premier décodeur 4/16 attaque (via l’entrée G) 16 décodeur 4/16 qui attaque chacun 16

décodeur 4/16 et ainsi de suite jusqu’à obtenir 220 lignes (il faut 5 couches de décodeurs).

Nombre de transistors = 6710784.

5. On a deux décodeurs 10/210. Nombre de transistors = 22528. La sélection étagée est

possible.

6. 12 bits sur X, 8 bits sur Y. Cellule (3125,169).

Exercice 4.6

1. WR/ , adresses et VMA sont stables TAD après le front descendant de E. WR/ , adresses et

VMA se maintiennent tAH après le front descendant de E. En lecture, les données doivent

arriver tDSR avant le front descendant de E et doivent rester stables tAH après. En écriture,

les données arrivent tDDW après le front descendant de E et restent stables tH après.

2. Période E – tAD – tDSR = 630 ns.

3. Période E/2 – tDDW = 275 ns.

4. Non, les temps de maintien sont respectés automatiquement.

Exercice 4.7

1. 4 bits en entrée, 4 bits en sortie. PROM 16 x 4.

2. I3, I2, I1 et I0 sur les adresses. O3, O2, O1 et O0 sur les données.

In O3 O2 O1 O0 In O3 O2 O1 O0 0 0 0 0 0 8 1 1 0 0 1 0 0 0 1 9 1 1 0 1 2 0 0 1 1 10 1 1 1 1 3 0 0 1 0 11 1 1 1 0 4 0 1 1 0 12 1 0 1 0 5 0 1 1 1 13 1 0 1 1 6 0 1 0 1 14 1 0 0 1 7 0 1 0 0 15 1 0 0 0

338

Exercice 4.8

1. 4 bits en entrée, 8 bits en sortie. PROM 16 x 8.

2. I3, I2, I1 et I0 sur les adresses. C13, C12, C11 et C10 et C03, C02, C01 et C00 sur les

données.

In C1 C0 In C1 C0 0 0 0 8 0 8 1 0 1 9 0 9 2 0 2 10 1 0 3 0 3 11 1 1 4 0 4 12 1 2 5 0 5 13 1 3 6 0 6 14 1 4 7 0 7 15 1 5

Exercice 4.9

1. 128 caractères de 8 lignes = PROM 1024 x 5.

2. A0, A1, A2 = sélection de la ligne, A3 à A9 = code ASCII.

A2 A1 A0 D4 D3 D2 D1 D00 0 0 1 1 1 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 0 0 1 0 1 1 1 1 1 1 1 1 0 0 1 0 0 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 1 1 1 1 0 0 0 0 0

Exercice 4.10

1. IB2 = 4,2 mA. IC2 = 4,8 mA. β IB2 >> IC2 ⇒ T2 saturé. VBE1 = VCE2 = 0.2 V ⇒ T1 bloqué.

V1 = 0.8 V, V2 = 0.2 V. L’état est stable.

2. Aucun changement.

3. La tension 0 V fait basculer le montage. Les valeurs de courants et de tension sont

identiques à la question 1, mais les indices 1 et 2 sont inversés.

4. On déconnecte V1 et V2, l’état reste stable. C’est bien une mémoire.

339

5. Les amplificateurs de lecture détectent le sens du courant sur chaque sortie.

Exercice 4.11

1. Qs = Cs.Vs, Qb = 0.

2. Qs = Vfin.Cs, Qb = Vfin.Cb.

3. Vfin = Vs.Cs/(Cs + Cb).

Exercice 4.12

1.

XXX0

XX10

X210

3210

3214

3214

3214

3254

3254

3254

3654

XXXX

1 2 3 4 5 6 7 8 9 10 11

2. 3,3 Ko/s.

Exercice 4.13

1. Voir §5.2.2.2.

2. Voir figure 1 et 2 page A-32.

3. Voir tableau AC CHARACTERISTICS page A-33 et chronogrammes page A-35.

4. Voir paragraphe « Erasing the AM27C1024 » page A-29.

5. Voir les trois paragraphes « Programming the AM27C1024 », « Program inhibit » et

« Program verify » page A-29 ainsi que le tableau page A-30.

Exercice 4.14

1. Voir §5.3.1.2.

340

2. Voir tableau « Read cycle » page A-41 et chronogramme « Read cycle n°2 » page A-42.

3. Voir tableau « Write cycle » page A-41 et chronogramme « Write cycle n°2 » page A-43.


Exercice 5.1

1. On a 4 sorties, chacune d’elle comportant 4 termes produit des 4 variables d’entrée.

2.

Exercice 5.2

1.

A B C D W X Y Z 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 1 1 1 0 0 1 1 0 1 0 1 0 0 1 1 1 1 0 1 1 1 0 0 0 1 0 0 1 1 0 0 1 1 0 0 0

341

1 0 1 0 X X X X 1 0 1 1 X X X X 1 1 0 0 X X X X 1 1 0 1 X X X X 1 1 1 0 X X X X 1 1 1 1 X X X X

2. , W A B.D B.C= + + X B.C= , Y B C= + , Z A.B.C.D B.C.D A.D B.C.D= + + + .

3.

Exercice 5.3

1. A B C D EQ NE LT GT0 0 0 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 1 0 0 1 1 0 0 0 1 1 0 1 1 0 0 1 0 0 0 1 0 1 0 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 0 1 1 1 0 1 1 0

342

1 0 0 0 0 1 0 1 1 0 0 1 0 1 0 1 1 0 1 0 1 0 0 0 1 0 1 1 0 1 1 0 1 1 0 0 0 1 0 1 1 1 0 1 0 1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0

2. EQ A.B.C.D A.B.C.D A.B.C.D A.B.C.D= + + + , NE A.C A.C B.D B.D= + + + ,

LT A.C A.B.D B C.D= + + . , GT A.C A.B.D B.C.D= + + .

3.

Exercice 5.4

1.

nb TA EA D3 D2 D1 D0 C0 C1 C2 C3 C4 C5 C6

0 1 1 0 0 0 0 0 0 0 0 0 0 1

343

1 1 1 0 0 0 1 1 0 0 1 1 1 1

2 1 1 0 0 1 0 0 0 1 0 0 1 0

3 1 1 0 0 1 1 0 0 0 0 1 1 0

4 1 1 0 1 0 0 1 0 0 1 1 0 0

5 1 1 0 1 0 1 0 1 0 0 1 0 0

6 1 1 0 1 1 0 0 1 0 0 0 0 0

7 1 1 0 1 1 1 0 0 0 1 1 1 1

8 1 1 1 0 0 0 0 0 0 0 0 0 0

9 1 1 1 0 0 1 0 0 0 0 1 0 0

A 1 1 1 0 1 0 0 0 0 1 0 0 0

b 1 1 1 0 1 1 1 1 0 0 0 0 0

C 1 1 1 1 0 0 0 1 1 0 0 0 1

d 1 1 1 1 0 1 1 0 0 0 0 1 0

E 1 1 1 1 1 0 0 1 1 0 0 0 0

F 1 1 1 1 1 1 0 1 1 1 0 0 0

X 0 1 X X X X 0 0 0 0 0 0 0

X 1 0 X X X X 1 1 1 1 1 1 1

2. C D0.D2 D0.D3 D1.D2 D1.D2.D3 D0.D2.D3 D1.D2.D30 = + + + + + ,

C D2.D3 D0.D2 D0.D1.D3 D0.D1.D3 D0.D1.D31 = + + + + + + ,

C D0.D1 D0.D2 D1.D2 D2.D3 D2.D32 = + + + + ,

C D1.D3 D0.D2.D3 D0.D1.D2 D0.D1.D2 D0.D1.D23 = + + + + ,

C D0.D2 D2.D3 D0.D1 D1.D34 = + + + ,

C D0.D1 D2.D3 D1.D3 D0.D2 D1.D2.D35 = + + + + ,

C D1.D2 D0.D3 D2.D3 D0.D1 D1.D2.D36 = + + + + .

EA commande les buffers de sortie (actif à 1, haute impédance à 0). TA = 0 ⇒ toutes les

sorties Cn à 0.

3. 16L8 : 8 sorties avec 7 termes produit de 16 variables. 10 entrées, 2 sorties, 6

entrées/sorties en fonction de l’état du buffer.

4.

344

Exercice 5.5

1.

S2 S1 S0 O7 O6 O5 O4 O3 O2 O1 O0

345

0 0 0 D7 D6 D5 D4 D3 D2 D1 D0

0 0 1 D6 D5 D4 D3 D2 D1 D0 D7

0 1 0 D5 D4 D3 D2 D1 D0 D7 D6

0 1 1 D4 D3 D2 D1 D0 D7 D6 D5

1 0 0 D3 D2 D1 D0 D7 D6 D5 D4

1 0 1 D2 D1 D0 D7 D6 D5 D4 D3

1 1 0 D1 D0 D7 D6 D5 D4 D3 D2

1 1 1 D0 D7 D6 D5 D4 D3 D2 D1

2. O S .S .S .D7 S .S .S .D6 S .S .S .D5 S .S .S .D4

S .S .S .D3 S .S .S .D3 S .S .S .D1 S .S .S .D07 2 1 0 2 1 0 2 1 0 2 1 0

2 1 0 2 1 0 2 1 0 2 1 0

= + + +

+ + +

+,

O S .S .S .D6 S .S .S .D5 S .S .S .D4 S .S .S .D3


2 1 0 2 1 0 2 1 0 2 1 0

= + + +

+ + +

+,



2 1 0 2 1 0 2 1 0 2 1 0

= + + +

+ + +

+,



2 1 0 2 1 0 2 1 0 2 1 0

= + + +

+ + +

+,



2 1 0 2 1 0 2 1 0 2 1 0

= + + +

+ + +

+,



2 1 0 2 1 0 2 1 0 2 1 0

= + + + +

+ + +,



2 1 0 2 1 0 2 1 0 2 1 0

= + + +

+ + +

+,



2 1 0 2 1 0 2 1 0 2 1 0

= + + +

+ + +

+,

3. 20R8 : 8 sorties comportant 8 termes produit de 20 variables. 12 entrées, 8 sorties. Actif au

niveau bas ⇒ on entre Dn .

4.

346


Exercice 6.1

1. Le spectre étant infini, il faut mettre un filtre anti-repliement avec fc = 1/20.T. On prend

ensuite fe = 2.fc.

2. Δ = 1/8 = 125 mV.

347

3.

03.Te

7.Vref/8

TTe 2.Te000

001

010

011

100

101

110

111

Vref/8

2.Vref/8

3.Vref/8

4.Vref/8

5.Vref/8

6.Vref/8

ExB : Valeurnumérique

t

t

Ex - B

4. SNR = 6.N + 1.76 ≈ 20 dB.

5.

03.Te

7.Vref/8

TTe 2.Te000

001

010

011

100

101

110

111

Vref/8

2.Vref/8

3.Vref/8

4.Vref/8

5.Vref/8

6.Vref/8

Ex

B : Valeurnumérique

t

2.Vref

348

6.

03.Te TTe 2.Te

000

001

010

011

Vref/8

2.Vref/8

3.Vref/8

ExB : Valeurnumérique

t

t

Ex - B

7. SNR ≈ 3 dB. ENOB ≈ 0,2 bits.

Exercice 6.2

1. SNR = 6.N + 2.

2. Dynamique = ( )1220.log N10 − .

3. Résolution = %FSRx10021N .

6 8 12 16 24

SNR [dB] 38 50 74 98 146

Dynamique [dB] 36 48 72 96 144

Résolution [%FSR] 1.6 0.4 0.025 0.0015 6.10-6

Exercice 6.3

1. H

b0

b1

bN-1

b0

b1

bN-1

VsVeCANN bits

CNAN bits

Registre à décalage



349

2. Le montage est synchrone.

3. Le retard est fonction de la période de H.

Exercice 6.4

1. Vref fait varier l’amplitude, H fait varier la fréquence.

b0b1bN-1

H

VsVref CNAN bits

Compteur N bits

Vcc

2. L’EPROM contient une période échantillonnée de la sinusoïde.

d0d1dN-1

H

VsVref CNAN bits

Compteur N bits

Vcc

EPROM

AM-1 A1 A0

Exercice 6.5

1. S2 = S3 = b4 = b3 = b2 = b1 = b0 = 1, S1 sur Ex.

2. Qtot = 2CEx.

3. Q’tot = -2CVx. Vx = -Ex.

4. Q’’tot = Cvref – 2CVx. Vx = -Ex + Vref/2.

5. b4 = 1.

6. Q’’’tot = 3Cvref/2 – 2CVx. Vx = -Ex + Vref/2 + Vref/4.

350

7. b3 = 1.

8. b2 = 0, b1 = 0, b0 = 1.

Exercice 6.6

1. RD = R, RC = R, RB = R, RB A = R.

2. Itot = Vref / R. IA = Vref / 2R. VB = Vref / 2. B

3. IB = Vref / 4R. VB C = Vref / 4.

4. IC = Vref / 8R. VD = Vref / 8. ID = Vref / 16R.

5. Is = b3.Vref / 2R + b2.Vref / 4R + b1.Vref / 8R + b0.Vref / 16R. Vs = (-Vref / 2)( b3 + b2 /

2 + b1 / 4 + b0 / 8). B = 1011, Vs = -6.875 V.

6. Vref = -10 V, Vs = +6.875 V.

7. On obtient en Vs une sinusoïde en opposition de phase dont l’amplitude crête A vaut :

B A

1011 3.4375 V

0001 0.3125 V

1111 4.6875 V

8. Vs = Vref/2 + (-Vref / 2)( 3b + b2 / 2 + b1 / 4 + b0 / 8). Le CNA fonctionne en code

complément à 2.

B Vs

0111 2.1875 V

0001 0.3125 V

0000 0.0 V

1111 -0.3125 V

1001 -2.1875 V

1000 -2.5 V

Exercice 6.7

1. Voir §7.3.3.

2. Voir §7.3.3.

3. Voir §7.3.3.

351

4. Les timings page A-50. L’alimentation et les découplages page A-56. Les diagrammes

page A-61.

Exercice 6.8

1.

CNA 12 bits R-2R sortie tension

Technologie BicMOS

Alimentation 5 V

Consommation 15 à 3 mW

1 mV / bit en sortie

Référence interne

Bus microprocesseur

Boîtiers DIP et SOIC 20 broches.

2.

résolution 12 bits

Précision ± 1/4 LSB

Non-linéarité différentielle ± 3/4 LSB (monotone)

Linéarité Voir figure 1 page A-63

3.

Temps d’établissement 16 μs (à ± 1 LSB)

4. Le timing fig.2 page A-65. Le câblage page A-71. Les modes opérations page A-72 à A-

75. L’interface 68HC11 page A-76.

352

8 Annexe

Data sheet page

SN74LS00 A-1

SN74LS74A A-3

MC14011B, MC14081B A-7

MC14013B A-19

AM27C1024 A-25

CY7C109 A-37

AD676 A-47

DAC8562 A-63

353

354

5-2

FAST AND LS TTL DATA

QUAD 2-INPUT NAND GATE

• ESD > 3500 Volts

14 13 12 11 10 9

1 2 3 4 5 6

VCC

8

7

GND

GUARANTEED OPERATING RANGES

Symbol Parameter Min Typ Max Unit

VCC Supply Voltage 5474

4.54.75

5.05.0

5.55.25

V

TA Operating Ambient Temperature Range 5474

–550

2525

12570

°C

IOH Output Current — High 54, 74 –0.4 mA

IOL Output Current — Low 5474

4.08.0

mA

SN54/74LS00

QUAD 2-INPUT NAND GATE

LOW POWER SCHOTTKY

J SUFFIXCERAMIC

CASE 632-08

N SUFFIXPLASTIC

CASE 646-06

141

14

1

ORDERING INFORMATION

SN54LSXXJ CeramicSN74LSXXN PlasticSN74LSXXD SOIC

141

D SUFFIXSOIC

CASE 751A-02

5-3


SN54/74LS00

DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)

S b l P

Limits

U i T C di iSymbol Parameter Min Typ Max Unit Test Conditions

VIH Input HIGH Voltage 2.0 VGuaranteed Input HIGH Voltage forAll Inputs

VIL Input LOW Voltage54 0.7

VGuaranteed Input LOW Voltage for


Vp g

All Inputs

VIK Input Clamp Diode Voltage –0.65 –1.5 V VCC = MIN, IIN = –18 mA

VOH Output HIGH Voltage54 2.5 3.5 V VCC = MIN, IOH = MAX, VIN = VIHVOH Output HIGH Voltage74 2.7 3.5 V

CC , OH , IN IHor VIL per Truth Table

VOL Output LOW Voltage54, 74 0.25 0.4 V IOL = 4.0 mA VCC = VCC MIN,

VIN = VIL or VIHVOL Output LOW Voltage74 0.35 0.5 V IOL = 8.0 mA

VIN = VIL or VIHper Truth Table

IIH Input HIGH Current20 µA VCC = MAX, VIN = 2.7 V

IIH Input HIGH Current0.1 mA VCC = MAX, VIN = 7.0 V

IIL Input LOW Current –0.4 mA VCC = MAX, VIN = 0.4 V

IOS Short Circuit Current (Note 1) –20 –100 mA VCC = MAX

ICC

Power Supply CurrentTotal, Output HIGH 1.6 mA VCC = MAXICCTotal, Output LOW 4.4

mA VCC MAX

Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.

AC CHARACTERISTICS (TA = 25°C)

S b l P

Limits


tPLH Turn-Off Delay, Input to Output 9.0 15 ns VCC = 5.0 V

tPHL Turn-On Delay, Input to Output 10 15 nsCC

CL = 15 pF

5-1


DUAL D-TYPE POSITIVEEDGE-TRIGGERED FLIP-FLOP

The SN54/74LS74A dual edge-triggered flip-flop utilizes Schottky TTL cir-cuitry to produce high speed D-type flip-flops. Each flip-flop has individualclear and set inputs, and also complementary Q and Q outputs.

Information at input D is transferred to the Q output on the positive-goingedge of the clock pulse. Clock triggering occurs at a voltage level of the clockpulse and is not directly related to the transition time of the positive-goingpulse. When the clock input is at either the HIGH or the LOW level, the D inputsignal has no effect.

LOGIC DIAGRAM (Each Flip-Flop)

SET (SD)4 (10)

CLEAR (CD)1 (13)

CLOCK3 (11)

D2 (12)

Q5 (9)

Q6 (8)

MODE SELECT — TRUTH TABLE

OPERATING MODEINPUTS OUTPUTS

OPERATING MODESD SD D Q Q

SetReset (Clear)*UndeterminedLoad “1” (Set)Load “0” (Reset)

LHLHH

HLLHH

XXXhl

HLHHL

LHHLH

* Both outputs will be HIGH while both SD and CD are LOW, but the output states are unpredictableif SD and CD go HIGH simultaneously. If the levels at the set and clear are near VIL maximum thenwe cannot guarantee to meet the minimum level for VOH.

H, h = HIGH Voltage LevelL, I = LOW Voltage LevelX = Don’t Carei, h (q) = Lower case letters indicate the state of the referenced input (or output) one set-up timei, h (q) = prior to the HIGH to LOW clock transition.

SN54/74LS74A

DUAL D-TYPE POSITIVEEDGE-TRIGGERED FLIP-FLOP

LOW POWER SCHOTTKY

J SUFFIXCERAMIC

CASE 632-08

N SUFFIXPLASTIC

CASE 646-06

141

14

1


SN54LSXXJ CeramicSN74LSXXN PlasticSN74LSXXD SOIC

141

D SUFFIXSOIC

CASE 751A-02

LOGIC SYMBOL

VCC = PIN 14GND = PIN 7

2

3

5D Q

CP

QCD

1

4

6

12

11

9D Q

CP

QCD

13

10

8

SD SD

5-2


SN54/74LS74A

GUARANTEED OPERATING RANGES

Symbol Parameter Min Typ Max Unit

VCC Supply Voltage 5474

4.54.75

5.05.0

5.55.25

V

TA Operating Ambient Temperature Range 5474

–550

2525

12570

°C

IOH Output Current — High 54, 74 –0.4 mA

IOL Output Current — Low 5474

4.08.0

mA

DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)

S b l P

Limits


VIH Input HIGH Voltage 2.0 VGuaranteed Input HIGH Voltage forAll Inputs


VGuaranteed Input LOW Voltage for


Vp g

All Inputs

VIK Input Clamp Diode Voltage –0.65 –1.5 V VCC = MIN, IIN = –18 mA

VOH Output HIGH Voltage54 2.5 3.5 V VCC = MIN, IOH = MAX, VIN = VIHVOH Output HIGH Voltage74 2.7 3.5 V

CC , OH , IN IHor VIL per Truth Table

VOL Output LOW Voltage54, 74 0.25 0.4 V IOL = 4.0 mA VCC = VCC MIN,

VIN = VIL or VIHVOL Output LOW Voltage74 0.35 0.5 V IOL = 8.0 mA

VIN = VIL or VIHper Truth Table

IIH

Input High CurrentData, ClockSet, Clear

2040

µA VCC = MAX, VIN = 2.7 V

IIHData, ClockSet, Clear

0.10.2 mA VCC = MAX, VIN = 7.0 V

IIL

Input LOW CurrentData, ClockSet, Clear

–0.4–0.8

mA VCC = MAX, VIN = 0.4 V

IOS Output Short Circuit Current (Note 1) –20 –100 mA VCC = MAX

ICC Power Supply Current 8.0 mA VCC = MAX

Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.

AC CHARACTERISTICS (TA = 25°C, VCC = 5.0 V)

S b l P

Limits


fMAX Maximum Clock Frequency 25 33 MHz Figure 1V 5 0 V

tPLH Clock Clear Set to Output13 25 ns

Figure 1

VCC = 5.0 VCL = 15 pFPLH

tPHLClock, Clear, Set to Output

25 40 nsFigure 1 CL = 15 pF

AC SETUP REQUIREMENTS (TA = 25°C)

S b l P

Limits


tW(H) Clock 25 ns Figure 1

V 5 0 V

tW(L) Clear, Set 25 ns Figure 2

V 5 0 Vts

Data Setup Time — HIGH 20 nsFigure 1

VCC = 5.0 Vts

pData Setup Time — LOW 20 ns

Figure 1

th Hold Time 5.0 ns Figure 1

5-3


SN54/74LS74A

Figure 1. Clock to Output Delays, DataSet-Up and Hold Times, Clock Pulse Width

Figure 2. Set and Clear to Output Delays,Set and Clear Pulse Widths

AC WAVEFORMS

tW

1.3 V 1.3 V

tW

1.3 V 1.3 V

1.3 V

1.3 V1.3 V

1.3 V

tPLH tPHL

tPLHtPHL

SET

CLEAR

Q

Q

*The shaded areas indicate when the input is permitted to change for predictable output performance.

D *

CP

Q

Q

1.3 V 1.3 V

1.3 V1.3 V

1.3 V

1.3 V1.3 V

tPLHtPHL

tPLHtPHL

th(L)ts(L) tW(H)

tW(L)

ts(H)

th(H)

1fMAX

1.3 V

MOTOROLA CMOS LOGIC DATA7

MC14001B

%& "# $#The B Series logic gates are constructed with P and N channel

enhancement mode devices in a single monolithic structure (Complemen-tary MOS). Their primary use is where low power dissipation and/or highnoise immunity is desired.

• Supply Voltage Range = 3.0 Vdc to 18 Vdc• All Outputs Buffered• Capable of Driving Two Low–power TTL Loads or One Low–power

Schottky TTL Load Over the Rated Temperature Range.• Double Diode Protection on All Inputs Except: Triple Diode Protection

on MC14011B and MC14081B• Pin–for–Pin Replacements for Corresponding CD4000 Series B Suffix

Devices (Exceptions: MC14068B and MC14078B)

L SUFFIXCERAMICCASE 632

ORDERING INFORMATIONMC14XXXBCP PlasticMC14XXXBCL CeramicMC14XXXBD SOIC

TA = – 55° to 125°C for all packages.

P SUFFIXPLASTICCASE 646

D SUFFIXSOIC

CASE 751A

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ




MAXIMUM RATINGS* (Voltages Referenced to VSS)

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Symbol

ÎÎÎÎÎÎÎÎÎÎÎ




Parameter

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

Value

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

Unit

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

VDD





DC Supply Voltage

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

– 0.5 to + 18.0

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

V

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Vin, Vout





Input or Output Voltage (DC or Transient)

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

– 0.5 to VDD + 0.5

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

V

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

lin, lout






Input or Output Current (DC or Transient),per Pin

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

± 10

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

mAÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

PD





Power Dissipation, per Package†

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

500

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

mW

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Tstg





Storage Temperature

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

– 65 to + 150

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

C

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

TL





Lead Temperature (8–Second Soldering)

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

260

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

C

* Maximum Ratings are those values beyond which damage to the device may occur.†Temperature Derating:

Plastic “P and D/DW” Packages: – 7.0 mW/C From 65C To 125CCeramic “L” Packages: – 12 mW/C From 100C To 125C

This device contains protection circuitry to guard against damagedue to high static voltages or electric fields. However , precautions mustbe taken to avoid applications of any voltage higher than maximum ratedvoltages to this high-impedance circuit. For proper operation, V in andVout should be constrained to the range V SS ≤ (Vin or Vout ) ≤ VDD.

Unused inputs must always be tied to an appropriate logic voltagelevel (e.g., either V SS or VDD). Unused outputs must be left open.

SEMICONDUCTOR TECHNICAL DATA

Motorola, Inc. 1995

REV 31/94

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MOTOROLA CMOS LOGIC DATAMC14001B8

LOGIC DIAGRAMS

12

5

6

8

9

1213

3

4

10

11

12

5

6

8

9

1213

3

4

10

11

12

5

6

8

9

1213

3

4

10

11

12

5

6

8

9

1213

3

4

10

11

2 IN

PUT

12 9

3 IN

PUT

8

34 65

1112 1013

12 98

34 65

1112 1013

12 98

34 65

1112 1013

12 98

34 65

1112 1013

34

1

5

2

4 IN

PUT

1011

13

12

9

1

13

1

13

1

13

13 13

345

2

101112

9

345

2

101112

9

345

2

101112

9

59

10

432

1112

8 IN

PUT

59

10

432

1112

NC = 6, 8 NC = 6, 8 NC = 6, 8 NC = 6, 8

NC = 6, 8 NC = 6, 8

VDD = PIN 14VSS = PIN 7

FOR ALL DEVICES

NOR

MC14001BQuad 2–Input NOR Gate

MC14025BTriple 3–Input NOR Gate

MC14002BDual 4–Input NOR Gate

MC14078B8–Input NOR Gate

MC14068B8–Input NAND Gate

MC14012BDual 4–Input NAND Gate

MC14023BTriple 3–Input NAND Gate

NAND

MC14011BQuad 2–Input NAND Gate

OR

MC14071BQuad 2–Input OR Gate

AND

MC14081BQuad 2–Input AND Gate

MC14075BTriple 3–Input OR Gate

MC14073BTriple 3–Input AND Gate

MC14072BDual 4–Input OR Gate

MC14082BDual 4–Input AND Gate


MC14001B

PIN ASSIGNMENTS

11

12

13

14

8

9

105

4

3

2

1

7

6

OUTC

OUTD

IN 1D

IN 2D

VDD

IN 1C

IN 2C

OUTB

OUTA

IN 2A

IN 1A

VSS

IN 2B

IN 1B

11

12

13

14

8

9

105

4

3

2

1

7

6

IN 2B

IN 3B

IN 4B

OUTB

VDD

NC

IN 1B

IN 3A

IN 2A

IN 1A

OUTA

VSS

NC

IN 4A

11

12

13

14

8

9

105

4

3

2

1

7

6

OUTC

OUTD

IN 1D

IN 2D

VDD

IN 1C

IN 2C

OUTB

OUTA

IN 2A

IN 1A

VSS

IN 2B

IN 1B

11

12

13

14

8

9

105

4

3

2

1

7

6

IN 2B

IN 3B

IN 4B

OUTB

VDD

NC

IN 1B

IN 3A

IN 2A

IN 1A

OUTA

VSS

NC

IN 4A

11

12

13

14

8

9

105

4

3

2

1

7

6

OUTC

IN 1C

IN 2C

IN 3C

VDD

IN 3A

OUTA

IN 2B

IN 1B

IN 2A

IN 1A

VSS

OUTB

IN 3B

11

12

13

14

8

9

105

4

3

2

1

7

6

OUTC

IN 1C

IN 2C

IN 3C

VDD

IN 3A

OUTA

IN 2B

IN 1B

IN 2A

IN 1A

VSS

OUTB

IN 3B

11

12

13

14

8

9

105

4

3

2

1

7

6

IN 6

IN 7

IN 8

OUT

VDD

NC

IN 5

IN 3

IN 2

IN 1

NC

VSS

NC

IN 4

11

12

13

14

8

9

105

4

3

2

1

7

6

OUTC

OUTD

IN 1D

IN 2D

VDD

IN 1C

IN 2C

OUTB

OUTA

IN 2A

IN 1A

VSS

IN 2B

IN 1B

11

12

13

14

8

9

105

4

3

2

1

7

6

IN 2B

IN 3B

IN 4B

OUTB

VDD

NC

IN 1B

IN 3A

IN 2A

IN 1A

OUTA

VSS

NC

IN 4A

11

12

13

14

8

9

105

4

3

2

1

7

6

OUTC

IN 1C

IN 2C

IN 3C

VDD

IN 3A

OUTA

IN 2B

IN 1B

IN 2A

IN 1A

VSS

OUTB

IN 3B

11

12

13

14

8

9

105

4

3

2

1

7

6

IN 6

IN 7

IN 8

OUT

VDD

NC

IN 5

IN 3

IN 2

IN 1

NC

VSS

NC

IN 4

11

12

13

14

8

9

105

4

3

2

1

7

6

OUTC

IN 1C

IN 2C

IN 3C

VDD

IN 3A

OUTA

IN 2B

IN 1B

IN 2A

IN 1A

VSS

OUTB

IN 3B

11

12

13

14

8

9

105

4

3

2

1

7

6

OUTC

OUTD

IN 1D

IN 2D

VDD

IN 1C

IN 2C

OUTB

OUTA

IN 2A

IN 1A

VSS

IN 2B

IN 1B

11

12

13

14

8

9

105

4

3

2

1

7

6

IN 2B

IN 3B

IN 4B

OUTB

VDD

NC

IN 1B

IN 3A

IN 2A

IN 1A

OUTA

VSS

NC

IN 4A

NC = NO CONNECTION

MC14012BDual 4–Input NAND Gate

MC14023BTriple 3–Input NAND Gate

MC14001BQuad 2–Input NOR Gate

MC14002BDual 4–Input NOR Gate

MC14011BQuad 2–Input NAND Gate

MC14078B8–Input NOR Gate

MC14082BDual 4–Input AND Gate

MC14081BQuad 2–Input AND Gate

MC14025BTriple 3–Input NOR Gate

MC14068B8–Input NAND Gate

MC14071BQuad 2–Input OR Gate

MC14072BDual 4–Input OR Gate

MC14073BTriple 3–Input AND Gate

MC14075BTriple 3–Input OR Gate


ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ




ELECTRICAL CHARACTERISTICS (Voltages Referenced to VSS)

ÎÎÎÎÎÎÎÎÎÎ



ÎÎÎÎÎÎÎÎÎÎCharacteristic

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎSymbol

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

VDDVdc

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

– 55C

ÎÎÎÎÎÎÎÎ

ÎÎÎÎÎÎÎÎ

ÎÎÎÎÎÎÎÎ

ÎÎÎÎÎÎÎÎ

25C

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

125C

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎUnit





Characteristic

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Symbol

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

VDDVdc

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

Min

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Max

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

Min

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Typ #

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

Max

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Min

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

Max

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

Unit






Output Voltage “0” LevelVin = VDD or 0

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

VOL

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

5.01015

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

0.050.050.05

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

000

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

0.050.050.05

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

———

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

0.050.050.05

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

VdcÎÎÎÎÎÎÎÎÎÎ






“1” LevelVin = 0 or VDD

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

VOH

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

5.01015

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

4.959.9514.95

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

———

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

4.959.9514.95

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

5.01015

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

4.959.9514.95

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ







Input Voltage “0” Level(VO = 4.5 or 0.5 Vdc) (VO = 9.0 or 1.0 Vdc) (VO = 13.5 or 1.5 Vdc)

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

VIL

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

5.01015

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

1.53.04.0

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

2.254.506.75

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

1.53.04.0

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

———

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

1.53.04.0

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

Vdc







“1” Level(VO = 0.5 or 4.5 Vdc) (VO = 1.0 or 9.0 Vdc) (VO = 1.5 or 13.5 Vdc)

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

VIH

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

5.01015

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

3.57.011

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

———

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

3.57.011

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

2.755.508.25

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

3.57.011

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

Vdc







Output Drive Current(VOH = 2.5 Vdc) Source(VOH = 4.6 Vdc)(VOH = 9.5 Vdc)(VOH = 13.5 Vdc)

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

IOH

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

5.05.01015

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

– 3.0– 0.64– 1.6– 4.2

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

————

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

– 2.4– 0.51– 1.3– 3.4

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

– 4.2– 0.88 – 2.25– 8.8

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

————

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

– 1.7– 0.36– 0.9– 2.4

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

————

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

mAdc






(VOL = 0.4 Vdc) Sink(VOL = 0.5 Vdc)(VOL = 1.5 Vdc)

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

IOL

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

5.01015

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

0.641.64.2

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

———

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

0.511.33.4

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

0.882.258.8

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

0.360.92.4

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

mAdcÎÎÎÎÎÎÎÎÎÎ




Input Current

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Iin

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

15

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

—

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

± 0.1

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

—

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

±0.00001

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

± 0.1

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

—

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

± 1.0

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

µAdc






Input Capacitance(Vin = 0)

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Cin

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

—

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

—

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

—

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

—

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

5.0

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

7.5

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

—

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

—

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

pFÎÎÎÎÎÎÎÎÎÎ





Quiescent Current(Per Package)

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

IDD

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

5.01015

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

0.250.51.0

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

0.00050.00100.0015

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

0.250.51.0

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

———

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

7.51530

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

µAdcÎÎÎÎÎÎÎÎÎÎ






Total Supply Current**†(Dynamic plus Quiescent,Per Gate, CL = 50 pF)

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

IT

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ






IT = (0.3 µA/kHz) f + IDD/NIT = (0.6 µA/kHz) f + IDD/NIT = (0.9 µA/kHz) f + IDD/N

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

µAdc

#Data labelled “Typ” is not to be used for design purposes but is intended as an indication of the IC’s potential performance.

**The formulas given are for the typical characteristics only at 25C.

†To calculate total supply current at loads other than 50 pF:

IT(CL) = IT(50 pF) + (CL – 50) Vfk

where: IT is in µA (per package), CL in pF, V = (VDD – VSS) in volts, f in kHz is input frequency, and k = 0.001 x the number of exercised gates perpackage.


MC14001B

B–SERIES GATE SWITCHING TIMESÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ




SWITCHING CHARACTERISTICS* (CL = 50 pF, TA = 25C)

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ




Characteristic

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Symbol

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

VDDVdc

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Min

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Typ #

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Max

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

Unit







Output Rise Time, All B–Series GatestTLH = (1.35 ns/pF) CL + 33 nstTLH = (0.60 ns/pF) CL + 20 nstTLH = (0.40 ns/PF) CL + 20 ns

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

tTLH

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

5.01015

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

1005040

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

20010080

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

nsÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ






Output Fall Time, All B–Series GatestTHL = (1.35 ns/pF) CL + 33 nstTHL = (0.60 ns/pF) CL + 20 nstTHL = (0.40 ns/pF) CL + 20 ns

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

tTHL

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

5.01015

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

1005040

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

20010080

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ













Propagation Delay TimeMC14001B, MC14011B only

tPLH, tPHL = (0.90 ns/pF) CL + 80 nstPLH, tPHL = (0.36 ns/pF) CL + 32 nstPLH, tPHL = (0.26 ns/pF) CL + 27 ns

All Other 2, 3, and 4 Input GatestPLH, tPHL = (0.90 ns/pF) CL + 115 nstPLH, tPHL = (0.36 ns/pF) CL + 47 nstPLH, tPHL = (0.26 ns/pF) CL + 37 ns

8–Input Gates (MC14068B, MC14078B)tPLH, tPHL = (0.90 ns/pF) CL + 155 nstPLH, tPHL = (0.36 ns/pF) CL + 62 nstPLH, tPHL = (0.26 ns/pF) CL + 47 ns

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

tPLH, tPHL

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

ÎÎÎÎÎ

5.01015

5.01015

5.01015

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

———

———

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

1255040

1606550

2008060

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

25010080

300130100

350150110

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ns

* The formulas given are for the typical characteristics only at 25C.#Data labelled “Typ” is not to be used for design purposes but is intended as an indication of the IC’s potential performance.

VDD14

CL

VSS7

PULSEGENERATOR

INPUT

OUTPUT

90%50%

10%

10%50%

90%

20 ns 20 ns

tPHL tPLH

tTLHtTHLVOL

VOH

0 V

VDDINPUT

OUTPUTINVERTING

* All unused inputs of AND, NAND gates must be connected to VDD.All unused inputs of OR, NOR gates must be connected to VSS.

90%50%10% VOL

VOHOUTPUTNON–INVERTING

tTHLtTLH

tPLH tPHL

*

Figure 1. Switching Time Test Circuit and Waveforms


CIRCUIT SCHEMATICNOR, OR GATES

14

*

7VSS

3, 4, 10, 11

VDD

VSS

VDD

* Inverter omitted in MC14001B

1, 6, 8, 13

2, 5, 9, 12

14

*

7

9, 6, 10

VSS

VDD

1, 3, 11

2, 4, 12

VSS

VDD

VSS

VDD


8, 5, 13

14

*

7

1, 13

VSS

VDD

3, 9

2, 10

VSS

VDD


SAME ASABOVE

5, 114, 12

14

7

13

VSS

VDD

1112

910

45

2

3

VSS

VDD

SAME ASABOVE

SAME ASABOVE

SAME ASABOVE

MC14001B, MC14071BOne of Four Gates Shown

MC14025B, MC14075BOne of Three Gates Shown

MC14002B, MC14072BOne of Two Gates Shown

MC14078BEight Input Gate


MC14001B

CIRCUIT SCHEMATICNAND, AND GATES

14

*

7

3, 4, 10, 11

VSS

VDD


14

*

7

9, 6, 10

VSS

VDD


2, 5, 9, 12

1, 6, 8, 13

2, 4, 12

1, 3, 11

VDD

VDD

VSS

VSS

8, 5, 13

14

*

7

1, 13

VSS

VDD


2, 10

3, 9

VDD

VSS

SAME ASABOVE

4, 125, 11

14

7

13

VSS

VDD

VSS

VDD2

3

VDD

VSS54

VDD

1112

910

VSS

SAME ASABOVE

SAME ASABOVE

SAME ASABOVE

MC14011B, MC14081BOne of Four Gates Shown

MC14023B, MC14073BOne of Three Gates Shown

MC14012B, MC14082BOne of Two Gates Shown

MC14068BEight Input Gate


TYPICAL B–SERIES GATE CHARACTERISTICS

N–CHANNEL DRAIN CURRENT(SINK)

P–CHANNEL DRAIN CURRENT(SOURCE)

– 40°C

+ 85°C

+ 125°C

Figure 2. V GS = 5.0 Vdc Figure 3. V GS = – 5.0 Vdc

1.0

3.0

5.0

4.0

2.0

01.0 3.0 5.04.02.00

VDS, DRAIN–TO–SOURCE VOLTAGE (Vdc)

– 1.0

00

TA = – 55°C

Figure 4. V GS = 10 Vdc Figure 5. V GS = – 10 Vdc

16

14

12

10

8.0

6.0

4.0

2.0

05.03.01.0 108.06.04.02.00

00

Figure 6. V GS = 15 Vdc Figure 7. V GS = – 15 Vdc

00

00

– 40°C+ 25°C+ 85°C

+ 125°C

– 1.0 – 3.0 – 5.0– 4.0– 2.0

VDS, DRAIN–TO–SOURCE VOLTAGE (Vdc)

TA = – 55°C

+ 25°C

TA = – 55°C

– 40°C

+ 25°C+ 85°C

+ 125°C

VDS, DRAIN–TO–SOURCE VOLTAGE (Vdc) VDS, DRAIN–TO–SOURCE VOLTAGE (Vdc)

VDS, DRAIN–TO–SOURCE VOLTAGE (Vdc) VDS, DRAIN–TO–SOURCE VOLTAGE (Vdc)

TA = – 55°C

– 40°C+ 25°C

+ 85°C

+ 125°C

18

20

9.07.0 – 5.0– 3.0– 1.0 – 10– 8.0– 6.0– 4.0– 2.0 – 9.0– 7.0

– 40

– 35

– 30

– 25

– 20

– 15

– 10

– 5.0

– 45

– 50

106.02.0 2016128.04.0 1814

TA = – 55°C

– 40°C

+ 25°C+ 85°C

– 10– 6.0– 2.0 – 20– 16– 12– 8.0– 4.0 – 18– 14

– 80

– 70

– 60

– 50

– 40

– 30

– 20

– 10

– 90

– 100

40

35

30

25

20

15

10

5.0

45

50

TA = – 55°C– 40°C

+ 25°C+ 85°C

– 2.0

– 3.0

– 4.0

– 5.0

– 6.0

– 7.0

– 8.0

– 9.0

– 10

I , D

DR

AIN

CU

RR

ENT

(mA)

I , D

DR

AIN

CU

RR

ENT

(mA)

I , D

DR

AIN

CU

RR

ENT

(mA)

I , D

DR

AIN

CU

RR

ENT

(mA)

I , D

DR

AIN

CU

RR

ENT

(mA)

I , D

DR

AIN

CU

RR

ENT

(mA)

+ 125°C

+ 125°C

These typical curves are not guarantees, but are design aids.Caution: The maximum rating for output current is 10 mA per pin.


MC14001B

TYPICAL B–SERIES GATE CHARACTERISTICS (cont’d)

VOLTAGE TRANSFER CHARACTERISTICS

Figure 8. V DD = 5.0 Vdc Figure 9. V DD = 10 Vdc

1.0

3.0

5.0

4.0

2.0

01.0 3.0 5.04.02.00

00

Vin, INPUT VOLTAGE (Vdc)

SINGLE INPUT NAND, ANDMULTIPLE INPUT NOR, OR

SINGLE INPUT NOR, ORMULTIPLE INPUT NAND, AND



2.0

6.0

10

8.0

4.0

2.0 6.0 108.04.0


V

,ou

tO

UTP

UT

VOLT

AGE

(Vdc

)

V

,ou

tO

UTP

UT

VOLT

AGE

(Vdc

)

Figure 10. V DD = 15 Vdc

00



2.0

6.0

10

8.0

4.0

2.0 6.0 108.04.0


12

14

16

V

,ou

tO

UTP

UT

VOLT

AGE

(Vdc

)

DC NOISE MARGIN

The DC noise margin is defined as the input voltage rangefrom an ideal “1” or “0” input level which does not produceoutput state change(s). The typical and guaranteed limit val-ues of the input values VIL and VIH for the output(s) to be at afixed voltage VO are given in the Electrical Characteristicstable. VIL and VIH are presented graphically in Figure 11.

Guaranteed minimum noise margins for both the “1” and“0” levels =

1.0 V with a 5.0 V supply



Figure 11. DC Noise Immunity

Vout

VO

VO

VIL

0

VIH

Vin

VDD

VDD Vout

VO

VO

VIL

0

VIH

Vin

VDD

VDD

(a) Inverting Function (b) Non–Inverting Function

VSS = 0 VOLTS DC


OUTLINE DIMENSIONS

L SUFFIXCERAMIC DIP PACKAGE

CASE 632–08ISSUE Y

DIM MIN MAX MIN MAXMILLIMETERSINCHES

A 0.750 0.785 19.05 19.94B 0.245 0.280 6.23 7.11C 0.155 0.200 3.94 5.08D 0.015 0.020 0.39 0.50F 0.055 0.065 1.40 1.65G 0.100 BSC 2.54 BSCJ 0.008 0.015 0.21 0.38K 0.125 0.170 3.18 4.31L 0.300 BSC 7.62 BSCM 0 15 0 15 N 0.020 0.040 0.51 1.01

NOTES:1. DIMENSIONING AND TOLERANCING PER ANSI

Y14.5M, 1982.2. CONTROLLING DIMENSION: INCH.3. DIMENSION L TO CENTER OF LEAD WHEN

FORMED PARALLEL.4. DIMENSION F MAY NARROW TO 0.76 (0.030)

WHERE THE LEAD ENTERS THE CERAMICBODY.

–A–

–B–

C

14 PLD

GF N

K

14 PLJ

M

L

SBM0.25 (0.010) TSAM0.25 (0.010) T

–T–SEATINGPLANE

1 7

14 9

P SUFFIXPLASTIC DIP PACKAGE

CASE 646–06ISSUE L

NOTES:1. LEADS WITHIN 0.13 (0.005) RADIUS OF TRUE

POSITION AT SEATING PLANE AT MAXIMUMMATERIAL CONDITION.

2. DIMENSION L TO CENTER OF LEADS WHENFORMED PARALLEL.

3. DIMENSION B DOES NOT INCLUDE MOLDFLASH.

4. ROUNDED CORNERS OPTIONAL.1 7

14 8

B

A

F

H G DK

C

N

L

J

M

SEATINGPLANE


A 0.715 0.770 18.16 19.56B 0.240 0.260 6.10 6.60C 0.145 0.185 3.69 4.69D 0.015 0.021 0.38 0.53F 0.040 0.070 1.02 1.78G 0.100 BSC 2.54 BSCH 0.052 0.095 1.32 2.41J 0.008 0.015 0.20 0.38K 0.115 0.135 2.92 3.43L 0.300 BSC 7.62 BSCM 0 10 0 10 N 0.015 0.039 0.39 1.01


MC14001B

OUTLINE DIMENSIONS

D SUFFIXPLASTIC SOIC PACKAGE

CASE 751A–03ISSUE F NOTES:

1. DIMENSIONING AND TOLERANCING PER ANSIY14.5M, 1982.

2. CONTROLLING DIMENSION: MILLIMETER.3. DIMENSIONS A AND B DO NOT INCLUDE

MOLD PROTRUSION.4. MAXIMUM MOLD PROTRUSION 0.15 (0.006)

PER SIDE.5. DIMENSION D DOES NOT INCLUDE DAMBAR

PROTRUSION. ALLOWABLE DAMBARPROTRUSION SHALL BE 0.127 (0.005) TOTALIN EXCESS OF THE D DIMENSION ATMAXIMUM MATERIAL CONDITION.

–A–

–B–

G

P 7 PL

14 8

71M0.25 (0.010) B M

SBM0.25 (0.010) A ST

–T–

FR X 45

SEATINGPLANE

D 14 PL K

C

JM

DIM MIN MAX MIN MAX

INCHESMILLIMETERS

A 8.55 8.75 0.337 0.344B 3.80 4.00 0.150 0.157C 1.35 1.75 0.054 0.068D 0.35 0.49 0.014 0.019F 0.40 1.25 0.016 0.049G 1.27 BSC 0.050 BSCJ 0.19 0.25 0.008 0.009K 0.10 0.25 0.004 0.009M 0 7 0 7 P 5.80 6.20 0.228 0.244R 0.25 0.50 0.010 0.019

How to reach us:USA/EUROPE/Locations Not Listed : Motorola Literature Distribution; JAPAN : Nippon Motorola Ltd.; Tatsumi–SPD–JLDC, 6F Seibu–Butsuryu–Center,P.O. Box 20912; Phoenix, Arizona 85036. 1–800–441–2447 or 602–303–5454 3–14–2 Tatsumi Koto–Ku, Tokyo 135, Japan. 03–81–3521–8315

MFAX: [email protected] – TOUCHTONE 602–244–6609 ASIA/PACIFIC : Motorola Semiconductors H.K. Ltd.; 8B Tai Ping Industrial Park, INTERNET: http://Design–NET.com 51 Ting Kok Road, Tai Po, N.T., Hong Kong. 852–26629298

Motorola reserves the right to make changes without further notice to any products herein. Motorola makes no warranty, representation or guarantee regardingthe suitability of its products for any particular purpose, nor does Motorola assume any liability arising out of the application or use of any product or circuit,and specifically disclaims any and all liability, including without limitation consequential or incidental damages. “Typical” parameters which may be providedin Motorola data sheets and/or specifications can and do vary in different applications and actual performance may vary over time. All operating parameters,including “Typicals” must be validated for each customer application by customer’s technical experts. Motorola does not convey any license under its patentrights nor the rights of others. Motorola products are not designed, intended, or authorized for use as components in systems intended for surgical implantinto the body, or other applications intended to support or sustain life, or for any other application in which the failure of the Motorola product could create asituation where personal injury or death may occur. Should Buyer purchase or use Motorola products for any such unintended or unauthorized application,Buyer shall indemnify and hold Motorola and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, andexpenses, and reasonable attorney fees arising out of, directly or indirectly, any claim of personal injury or death associated with such unintended orunauthorized use, even if such claim alleges that Motorola was negligent regarding the design or manufacture of the part. Motorola and are registeredtrademarks of Motorola, Inc. Motorola, Inc. is an Equal Opportunity/Affirmative Action Employer.

MC14001B/D

◊


MC14013B

! The MC14013B dual type D flip–flop is constructed with MOS P–channel

and N–channel enhancement mode devices in a single monolithic structure.Each flip–flop has independent Data, (D), Direct Set, (S), Direct Reset, (R),and Clock (C) inputs and complementary outputs (Q and Q). These devicesmay be used as shift register elements or as type T flip–flops for counter andtoggle applications.

• Static Operation• Diode Protection on All Inputs• Supply Voltage Range = 3.0 Vdc to 18 Vdc• Logic Edge–Clocked Flip–Flop Design

Logic state is retained indefinitely with clock level either high or low;information is transferred to the output only on the positive–going edgeof the clock pulse

• Capable of Driving Two Low–power TTL Loads or One Low–powerSchottky TTL Load Over the Rated Temperature Range

• Pin–for–Pin Replacement for CD4013BÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ




MAXIMUM RATINGS* (Voltages Referenced to VSS)ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Symbol





Parameter

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

Value

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

UnitÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

VDD





DC Supply Voltage

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

– 0.5 to + 18.0

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

VÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Vin, Vout





Input or Output Voltage (DC or Transient)

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

– 0.5 to VDD + 0.5

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

VÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

lin, lout





Input or Output Current (DC or Transient),per Pin

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

± 10

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

mAÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

PD





Power Dissipation, per Package†

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

500

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

mW

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Tstg





Storage Temperature

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

– 65 to + 150

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

C

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

TL





Lead Temperature (8–Second Soldering)

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

260

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

C

* Maximum Ratings are those values beyond which damage to the device may occur.†Temperature Derating:

Plastic “P and D/DW” Packages: – 7.0 mW/C From 65C To 125CCeramic “L” Packages: – 12 mW/C From 100C To 125C

TRUTH TABLE

Inputs Outputs

Clock † Data Reset Set Q Q

0 0 0 0 1

1 0 0 1 0

X 0 0 Q Q

X X 1 0 0 1

X X 0 1 1 0

X X 1 1 1 1

X = Don’t Care† = Level Change

NoChange

SEMICONDUCTOR TECHNICAL DATA

Motorola, Inc. 1995

REV 31/94

L SUFFIXCERAMICCASE 632

ORDERING INFORMATIONMC14XXXBCP PlasticMC14XXXBCL CeramicMC14XXXBD SOIC

TA = – 55° to 125°C for all packages.

P SUFFIXPLASTICCASE 646

D SUFFIXSOIC

CASE 751A

BLOCK DIAGRAM

10

11

9

8

4

3

5

6

12

13

2

1S

S

R

R

D

C

D

C

Q

Q

Q

Q

VDD = PIN 14VSS = PIN 7






ELECTRICAL CHARACTERISTICS (Voltages Referenced to VSS)




ÎÎÎÎÎÎÎÎÎÎCharacteristic

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎSymbol

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

VDDVdc

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

– 55C

ÎÎÎÎÎÎÎÎ

ÎÎÎÎÎÎÎÎ

ÎÎÎÎÎÎÎÎ

ÎÎÎÎÎÎÎÎ

25C

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

ÎÎÎÎÎÎ

125C

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎUnit





Characteristic

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Symbol

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

VDDVdc

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

Min

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Max

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

Min

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Typ #

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

Max

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Min

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

Max

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

Unit






Output Voltage “0” LevelVin = VDD or 0

Vin = 0 or VDD “1” Level

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

VOL

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

5.01015

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

0.050.050.05

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

000

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

0.050.050.05

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

———

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

0.050.050.05

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ







Vin = 0 or VDD “1” Level

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

VOH

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

5.01015

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

4.959.9514.95

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

———

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

4.959.9514.95

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

5.01015

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

4.959.9514.95

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ







Input Voltage “0” Level(VO = 4.5 or 0.5 Vdc)(VO = 9.0 or 1.0 Vdc)(VO = 13.5 or 1.5 Vdc)

(VO = 0.5 or 4.5 Vdc) “1” Level(VO = 1.0 or 9.0 Vdc)(VO = 1.5 or 13.5 Vdc)

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

VIL

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

5.01015

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

1.53.04.0

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

2.254.506.75

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

1.53.04.0

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

———

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

1.53.04.0

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

Vdc






(VO = 0.5 or 4.5 Vdc) “1” Level(VO = 1.0 or 9.0 Vdc)(VO = 1.5 or 13.5 Vdc)

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

VIH

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

5.01015

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

3.57.011

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

———

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

3.57.011

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

2.755.508.25

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

3.57.011

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ








Output Drive Current(VOH = 2.5 Vdc) Source(VOH = 4.6 Vdc)(VOH = 9.5 Vdc)(VOH = 13.5 Vdc)

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

IOH

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

5.05.01015

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

– 3.0– 0.64– 1.6– 4.2

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

————

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

– 2.4– 0.51– 1.3– 3.4

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

– 4.2– 0.88– 2.25– 8.8

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

————

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

– 1.7– 0.36– 0.9– 2.4

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

————

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

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mAdc






(VOL = 0.4 Vdc) Sink(VOL = 0.5 Vdc)(VOL = 1.5 Vdc)

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

IOL

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

5.01015

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

0.641.64.2

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

———

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

0.511.33.4

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

0.882.258.8

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

0.360.92.4

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

———

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

mAdcÎÎÎÎÎÎÎÎÎÎ




Input Current

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

Iin

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

15

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

—

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

± 0.1

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

—

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

±0.00001

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± 0.1

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—

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

± 1.0

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ÎÎÎ

ÎÎÎ

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µAdc






Input Capacitance(Vin = 0)

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ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

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Cin

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—

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ÎÎÎ

—

ÎÎÎÎ

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ÎÎÎÎ

ÎÎÎÎ

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—

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ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

—

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ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

5.0

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ÎÎÎ

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7.5

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—

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ÎÎÎ

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—

ÎÎÎ

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pFÎÎÎÎÎÎÎÎÎÎ





Quiescent Current(Per Package)

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ÎÎÎÎ

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ÎÎÎÎ

IDD

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ÎÎÎ

ÎÎÎ

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5.01015

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———

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1.02.04.0

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———

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ÎÎÎÎ

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0.0020.0040.006

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1.02.04.0

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———

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

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3060120

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ÎÎÎ

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µAdcÎÎÎÎÎÎÎÎÎÎ







Total Supply Current**†(Dynamic plus Quiescent,Per Package)(CL = 50 pF on all outputs, allbuffers switching)

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ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

IT

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5.01015








IT = (0.75 µA/kHz) f + IDDIT = (1.5 µA/kHz) f + IDDIT = (2.3 µA/kHz) f + IDD

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

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µAdc

#Data labelled “Typ” is not to be used for design purposes but is intended as an indication of the IC’s potential performance.

**The formulas given are for the typical characteristics only at 25C.

†To calculate total supply current at loads other than 50 pF:

IT(CL) = IT(50 pF) + (CL – 50) Vfk

where: IT is in µA (per package), CL in pF, V = (VDD – VSS) in volts, f in kHz is input frequency, and k = 0.002.

This device contains protection circuitry to guard against damagedue to high static voltages or electric fields. However , precautions mustbe taken to avoid applications of any voltage higher than maximum ratedvoltages to this high-impedance circuit. For proper operation, V in andVout should be constrained to the range V SS ≤ (Vin or Vout ) ≤ VDD.

Unused inputs must always be tied to an appropriate logic voltagelevel (e.g., either V SS or VDD). Unused outputs must be left open. 11

12

13

14

8

9

105

4

3

2

1

7

6

RB

CB

QB

QB

VDD

SB

DB

RA

CA

QA

QA

VSS

SA

DA

PIN ASSIGNMENT


MC14013B





SWITCHING CHARACTERISTICS* (CL = 50 pF, TA = 25C)





Characteristic

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

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Symbol

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VDD

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Min

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Typ #

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Max

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Unit







Output Rise and Fall TimetTLH, tTHL = (1.5 ns/pF) CL + 25 nstTLH, tTHL = (0.75 ns/pF) CL + 12.5 nstTLH, tTHL = (0.55 ns/pF) CL + 9.5 ns

ÎÎÎÎ

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ÎÎÎÎ

tTLH,tTHL

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ÎÎÎÎÎ

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5.01015

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ÎÎÎÎ

———

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ÎÎÎÎ

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ÎÎÎÎ

1005040

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ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

20010080

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ns







Propagation Delay TimeClock to Q, Q

tPLH, tPHL = (1.7 ns/pF) CL + 90 nstPLH, tPHL = (0.66 ns/pF) CL + 42 nstPLH, tPHL = (0.5 ns/pF) CL + 25 ns

ÎÎÎÎ

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ÎÎÎÎ

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ÎÎÎÎ

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tPLHtPHL

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5.01015

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———

ÎÎÎÎ

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ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

1757550

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

350150100

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ns







Set to Q, QtPLH, tPHL = (1.7 ns/pF) CL + 90 nstPLH, tPHL = (0.66 ns/pF) CL + 42 nstPLH, tPHL = (0.5 ns/pF) CL + 25 ns

ÎÎÎÎ

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ÎÎÎÎ

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ÎÎÎÎ

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ÎÎÎÎÎ

ÎÎÎÎÎ

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5.01015

ÎÎÎÎ

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ÎÎÎÎ

ÎÎÎÎ

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ÎÎÎÎ

———

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

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1757550

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

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ÎÎÎÎ

ÎÎÎÎ

350150100

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ

ÎÎÎ







Reset to Q, QtPLH, tPHL = (1.7 ns/pF) CL + 265 nstPLH, tPHL = (0.66 ns/pF) CL + 67 nstPLH, tPHL = (0.5 ns/pF) CL + 50 ns

ÎÎÎÎ

ÎÎÎÎ

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5.01015

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ÎÎÎÎ

ÎÎÎÎ

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ÎÎÎÎ

———

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22510075

ÎÎÎÎ

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ÎÎÎÎ

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450200150

ÎÎÎ

ÎÎÎ

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ÎÎÎ







Setup Times**

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tsu

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5.01015

ÎÎÎÎ

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ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

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402015

ÎÎÎÎ

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ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

20107.5

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———

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Hold Times**

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th

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5.01015

ÎÎÎÎ

ÎÎÎÎ

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402015

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

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20107.5

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———

ÎÎÎ

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ÎÎÎ

ÎÎÎ

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Clock Pulse Width

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tWL, tWH

ÎÎÎÎÎ

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ÎÎÎÎÎ

ÎÎÎÎÎ

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5.01015

ÎÎÎÎ

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ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

25010070

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

1255035

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

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———

ÎÎÎ

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ÎÎÎ

ÎÎÎ

ÎÎÎ






Clock Pulse Frequency

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fcl

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ÎÎÎÎÎ

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5.01015

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ÎÎÎÎ

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———

ÎÎÎÎ

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ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

4.01014

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

ÎÎÎÎ

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2.05.07.0

ÎÎÎ

ÎÎÎ

ÎÎÎ

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ÎÎÎ

MHzÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ






Clock Pulse Rise and Fall Time

ÎÎÎÎ

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ÎÎÎÎ

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ÎÎÎÎ

tTLHtTHL

ÎÎÎÎÎ

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5.01015

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———

ÎÎÎÎ

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ÎÎÎÎ

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155.04.0

ÎÎÎ

ÎÎÎ

ÎÎÎ

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µsÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ





Set and Reset Pulse Width

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tWL, tWH

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ÎÎÎÎÎ

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5.01015

ÎÎÎÎ

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ÎÎÎÎ

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25010070

ÎÎÎÎ

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1255035

ÎÎÎÎ

ÎÎÎÎ

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———

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Removal TimesSet

ÎÎÎÎ

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trem

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51015

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ÎÎÎÎ

804535

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055

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ns






Reset

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51015

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503025

ÎÎÎÎ

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– 35– 10– 5

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———

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ÎÎÎ

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ÎÎÎ* The formulas given are for the typical characteristics only at 25C.#Data labelled “Typ” is not to be used for design purposes but is intended as an indication of the IC’s potential performance.**Data must be valid for 250 ns with a 5 V supply, 100 ns with 10 V, and 70 ns with 15 V.

LOGIC DIAGRAM(1/2 of Device Shown)

R

C

D

SC

C

C C

C

C

C

CC

C

Q

Q


Figure 1. Dynamic Signal Waveforms(Data, Clock, and Output)

Figure 2. Dynamic Signal Waveforms(Set, Reset, Clock, and Output)

20 ns 20 ns

D

C

Q

90%50%

10%tsu (H) tsu (L)

th

tWH tWL

90%50%

10%

VDD

VSS

VDD

VSS

VOH

VOL

tTLH tTHL

tPHLtPLH90%

50%10%

Inputs R and S low.

1fcl

20 ns 20 ns

SET ORRESET

CLOCK

Q OR Q

90%50%

10%

VDD

VSS

VDD

VSS

VOH

VOL

20 ns 20 nstrem

90%50%

10%

50%

tPLHtPHL

tw

20 ns

tw

TYPICAL APPLICATIONS

n–STAGE SHIFT REGISTER

BINARY RIPPLE UP–COUNTER (Divide–by–2n)

MODIFIED RING COUNTER (Divide–by–(n+1))

D

CLOCK

nth21

QD

C

Q

Q

D

C

Q

Q

D

C

Q

Q

CLOCK

nth21

D

C

Q

Q

D

C

Q

Q

D

C

Q

Q

Q

T FLIP–FLOP

nth21

QD

C

Q

Q

D

C

Q

Q

D

C

Q

Q

CLOCK


MC14013B

OUTLINE DIMENSIONS

L SUFFIXCERAMIC DIP PACKAGE

CASE 632–08ISSUE Y


A 0.750 0.785 19.05 19.94B 0.245 0.280 6.23 7.11C 0.155 0.200 3.94 5.08D 0.015 0.020 0.39 0.50F 0.055 0.065 1.40 1.65G 0.100 BSC 2.54 BSCJ 0.008 0.015 0.21 0.38K 0.125 0.170 3.18 4.31L 0.300 BSC 7.62 BSCM 0 15 0 15 N 0.020 0.040 0.51 1.01

NOTES:1. DIMENSIONING AND TOLERANCING PER ANSI

Y14.5M, 1982.2. CONTROLLING DIMENSION: INCH.3. DIMENSION L TO CENTER OF LEAD WHEN

FORMED PARALLEL.4. DIMENSION F MAY NARROW TO 0.76 (0.030)

WHERE THE LEAD ENTERS THE CERAMICBODY.

–A–

–B–

C

14 PLD

GF N

K

14 PLJ

M

L

SBM0.25 (0.010) TSAM0.25 (0.010) T

–T–SEATINGPLANE

1 7

14 9

P SUFFIXPLASTIC DIP PACKAGE

CASE 646–06ISSUE L

NOTES:1. LEADS WITHIN 0.13 (0.005) RADIUS OF TRUE

POSITION AT SEATING PLANE AT MAXIMUMMATERIAL CONDITION.

2. DIMENSION L TO CENTER OF LEADS WHENFORMED PARALLEL.

3. DIMENSION B DOES NOT INCLUDE MOLDFLASH.

4. ROUNDED CORNERS OPTIONAL.1 7

14 8

B

A

F

H G DK

C

N

L

J

M

SEATINGPLANE


A 0.715 0.770 18.16 19.56B 0.240 0.260 6.10 6.60C 0.145 0.185 3.69 4.69D 0.015 0.021 0.38 0.53F 0.040 0.070 1.02 1.78G 0.100 BSC 2.54 BSCH 0.052 0.095 1.32 2.41J 0.008 0.015 0.20 0.38K 0.115 0.135 2.92 3.43L 0.300 BSC 7.62 BSCM 0 10 0 10 N 0.015 0.039 0.39 1.01


OUTLINE DIMENSIONS

D SUFFIXPLASTIC SOIC PACKAGE

CASE 751A–03ISSUE F NOTES:

1. DIMENSIONING AND TOLERANCING PER ANSIY14.5M, 1982.

2. CONTROLLING DIMENSION: MILLIMETER.3. DIMENSIONS A AND B DO NOT INCLUDE

MOLD PROTRUSION.4. MAXIMUM MOLD PROTRUSION 0.15 (0.006)

PER SIDE.5. DIMENSION D DOES NOT INCLUDE DAMBAR

PROTRUSION. ALLOWABLE DAMBARPROTRUSION SHALL BE 0.127 (0.005) TOTALIN EXCESS OF THE D DIMENSION ATMAXIMUM MATERIAL CONDITION.

–A–

–B–

G

P 7 PL

14 8

71M0.25 (0.010) B M

SBM0.25 (0.010) A ST

–T–

FR X 45

SEATINGPLANE

D 14 PL K

C

JM

DIM MIN MAX MIN MAX

INCHESMILLIMETERS

A 8.55 8.75 0.337 0.344B 3.80 4.00 0.150 0.157C 1.35 1.75 0.054 0.068D 0.35 0.49 0.014 0.019F 0.40 1.25 0.016 0.049G 1.27 BSC 0.050 BSCJ 0.19 0.25 0.008 0.009K 0.10 0.25 0.004 0.009M 0 7 0 7 P 5.80 6.20 0.228 0.244R 0.25 0.50 0.010 0.019

How to reach us:USA/EUROPE/Locations Not Listed : Motorola Literature Distribution; JAPAN : Nippon Motorola Ltd.; Tatsumi–SPD–JLDC, 6F Seibu–Butsuryu–Center,P.O. Box 20912; Phoenix, Arizona 85036. 1–800–441–2447 or 602–303–5454 3–14–2 Tatsumi Koto–Ku, Tokyo 135, Japan. 03–81–3521–8315

MFAX: [email protected] – TOUCHTONE 602–244–6609 ASIA/PACIFIC : Motorola Semiconductors H.K. Ltd.; 8B Tai Ping Industrial Park, INTERNET: http://Design–NET.com 51 Ting Kok Road, Tai Po, N.T., Hong Kong. 852–26629298

Motorola reserves the right to make changes without further notice to any products herein. Motorola makes no warranty, representation or guarantee regardingthe suitability of its products for any particular purpose, nor does Motorola assume any liability arising out of the application or use of any product or circuit,and specifically disclaims any and all liability, including without limitation consequential or incidental damages. “Typical” parameters which may be providedin Motorola data sheets and/or specifications can and do vary in different applications and actual performance may vary over time. All operating parameters,including “Typicals” must be validated for each customer application by customer’s technical experts. Motorola does not convey any license under its patentrights nor the rights of others. Motorola products are not designed, intended, or authorized for use as components in systems intended for surgical implantinto the body, or other applications intended to support or sustain life, or for any other application in which the failure of the Motorola product could create asituation where personal injury or death may occur. Should Buyer purchase or use Motorola products for any such unintended or unauthorized application,Buyer shall indemnify and hold Motorola and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, andexpenses, and reasonable attorney fees arising out of, directly or indirectly, any claim of personal injury or death associated with such unintended orunauthorized use, even if such claim alleges that Motorola was negligent regarding the design or manufacture of the part. Motorola and are registeredtrademarks of Motorola, Inc. Motorola, Inc. is an Equal Opportunity/Affirmative Action Employer.

MC14013B/D

◊

FINAL

Am27C10241 Megabit (65 K x 16-Bit) CMOS EPROM

Publication# 06780 Rev: J Amendment/0

DISTINCTIVE CHARACTERISTICS Fast access time

— Speed options as fast as 55 ns

Low power consumption

— 20 µA typical CMOS standby current

JEDEC-approved pinout

— 40-Pin DIP/PDIP

— 44-Pin PLCC

Single +5 V power supply

±10% power supply tolerance standard

100% Flashrite™ programming

— Typical programming time of 8 seconds

Latch-up protected to 100 mA from –1 V to VCC + 1 V

High noise immunity

Versatile features for simple interfacing

— Both CMOS and TTL input/output compatibility

— Two line control functions

GENERAL DESCRIPTIONThe Am27C1024 is a 1 Megabit, ultraviolet erasableprogrammable read-only memory. It is organized as 64Kwords by 16 bits per word, operates from a single+5 V supply, has a static standby mode, and featuresfast single address location programming. Products areavailable in windowed ceramic DIP packages, as wellas plastic one time programmable (OTP) PDIP andPLCC packages.

Data can be typically accessed in less than 55 ns, al-lowing high-performance microprocessors to operatewithout any WAIT states. The device offers separateOutput Enable (OE#) and Chip Enable (CE#) controls,

thus eliminating bus contention in a multiple bus micro-processor system.

AMD’s CMOS process technology provides highspeed, low power, and high noise immunity. Typicalpower consumption is only 125 mW in active mode,and 100 µW in standby mode.

All signals are TTL levels, including programming sig-nals. Bit locations may be programmed singly, inblocks, or at random. The device supports AMD’sFlashrite programming algorithm (100 µs pulses), re-sulting in a typical programming time of 8 seconds.

BLOCK DIAGRAM

06780J-1

A0–A15 Address Inputs

PGM#

CE#

OE#

VCC

VSS

VPP

Data Outputs DQ0–DQ15

Output Buffers

Y Gating

1,048,576Bit Cell Matrix

X Decoder

Y Decoder

Output Enable Chip Enable

and Prog Logic

Issue Date: May 1998

PRODUCT SELECTOR GUIDE

CONNECTION DIAGRAMSDIP PLCC

Notes:1. JEDEC nomenclature is in parenthesis.

2. Don’t use (DU) for PLCC.

PIN DESIGNATIONSA0–A15 = Address Inputs

CE# (E#) = Chip Enable Input

DQ0–DQ15 = Data Input/Outputs

OE# (G#) = Output Enable Input

PGM# (P#) = Program Enable Input

VCC = VCC Supply Voltage

VPP = Program Voltage Input

VSS = Ground

NC = No Internal Connection

LOGIC SYMBOL

Family Part Number Am27C1024

Speed OptionsVCC = 5.0 V ± 5% -55 -255

VCC = 5.0 V ± 10% -55 -70 -90 -120 -150 -200

Max Access Time (ns) 55 70 90 120 150 200 250

CE# (E#) Access (ns) 55 70 90 120 150 200 250

OE# (G#) Access (ns) 40 40 45 50 65 75 75

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

40

39

38

37

36

35

34

33

32

31

30

29

28

27

26

25

24

23

22

21

VCC

PGM# (P#)

NC

A15

A14

A13

A12

A11

A10

A9

VSS

A8

A7

A6

A5

A4

A3

A2

A1

A0

VPP

CE# (E#)

DQ15

DQ14

DQ13

DQ12

DQ11

DQ10

DQ9

DQ8

VSS

DQ7

DQ6

DQ5

DQ4

DQ3

DQ2

DQ1

DQ0

OE# (G#)06780J-2

1 44 43 425 4 3 26 41 40

7

8

9

10

11

12

13

14

15

16

17

A13

A12

A11

A10

A9

VSS

NC

A8

A7

A6

A5

DQ

13

DQ

14

DQ

15

CE

(E

)

VP

P

DU

(N

ote

2)

VC

C

PG

M#

(P#)

NC

A15

A14

39

38

37

36

35

34

33

32

31

30

29

DQ12

DQ11

DQ10

DQ9

DQ8

VSS

NC

DQ7

DQ6

DQ5

DQ4

DQ

3

DQ

2

DQ

1

DQ

0

OE

# (G

#)

DU

(N

ote

2) A0

A1

A2

A3

A4

23 24 25 2619 20 21 2218 27 28

06780J-3

16

16

DQ0–DQ15

A0–A15

CE# (E#)

OE# (G#)

06780J-4

PGM# (P#)

2 Am27C1024


UV EPROM ProductsAMD standard products are available in several packages and operating ranges. The order number (Valid Combination) is formedby a combination of the following:

Valid Combinations

Valid Combinations list configurations planned to be sup-ported in volume for this device. Consult the local AMD salesoffice to confirm availability of specific valid combinations andto check on newly released combinations.

DEVICE NUMBER/DESCRIPTIONAm27C10241 Megabit (64 K x 16-Bit) CMOS UV EPROM

AM27C1024 -55 D C

OPTIONAL PROCESSINGBlank = Standard ProcessingB = Burn-In

VOLTAGE TOLERANCE5 = VCC ± 5%, 55 ns onlySee Product Selector Guide and Valid Combinations

TEMPERATURE RANGEC = Commercial (0°C to +70°C)I = Industrial (–40°C to +85°C)E = Extended (–55°C to +125°C)

PACKAGE TYPED = 40-Pin Ceramic DIP (CDV040)

SPEED OPTIONSee Product Selector Guide and Valid Combinations

5 B

Valid Combinations

AM27C1024-55VCC = 5.0 V ± 5%

DC5, DC5B, DI5, DI5B

AM27C1024-55VCC = 5.0 V ± 10%

DC, DCB, DI, DIBAM27C1024-70

AM27C1024-90

AM27C1024-120

DC, DCB, DI, DIB, DE, DEBAM27C1024-150

AM27C1024-200

AM27C1024-255VCC = 5.0 V ± 5%

DC, DCB, DI, DIB

Am27C1024 3


OTP EPROM ProductsAMD standard products are available in several packages and operating ranges. The order number (Valid Combination) is formedby a combination of the following:

Valid Combinations

Valid Combinations list configurations planned to be sup-ported in volume for this device. Consult the local AMD salesoffice to confirm availability of specific valid combinations andto check on newly released combinations.

DEVICE NUMBER/DESCRIPTIONAm27C10241 Megabit (64 K x 16-Bit) CMOS OTP EPROM

AM27C1024 -55 J C

OPTIONAL PROCESSINGBlank = Standard Processing

VOLTAGE TOLERANCE5 = VCC ± 5%, 55 ns onlySee Product Selector Guide and Valid Combinations

TEMPERATURE RANGEC = Commercial (0°C to +70°C)I = Industrial (–40°C to +85°C)

PACKAGE TYPEP = 40-Pin Plastic DIP (PD 040)J = 44-Pin Plastic Leaded Chip Carrier (PL 044)

SPEED OPTIONSee Product Selector Guide and Valid Combinations

5

Valid Combinations

AM27C1024-55VCC = 5.0 V ± 5%

PC5, PI5, JC5, JI5

AM27C1024-55VCC = 5.0 V ± 10%

JC, PC, JI, PI

AM27C1024-70

AM27C1024-90

AM27C1024-120

AM27C1024-150

AM27C1024-200

AM27C1024-255VCC = 5.0 V ± 5%

4 Am27C1024

FUNCTIONAL DESCRIPTION

Device ErasureIn order to clear all locations of their programmed con-tents, the device must be exposed to an ultraviolet lightsource. A dosage of 15 W seconds/cm2 is required tocompletely erase the device. This dosage can be ob-tained by exposure to an ultraviolet lamp—wavelengthof 2537 Å—with intensity of 12,000 µW/cm2 for 15 to 20minutes. The device should be directly under and aboutone inch from the source, and all filters should be re-moved from the UV light source prior to erasure.

Note that all UV erasable devices will erase with lightsources having wavelengths shorter than 4000 Å, suchas fluorescent light and sunlight. Although the erasureprocess happens over a much longer time period, ex-posure to any light source should be prevented formaximum system reliability. Simply cover the packagewindow with an opaque label or substance.

Device ProgrammingUpon delivery, or after each erasure, the device hasall of its bits in the “ONE”, or HIGH state. “ZEROs” areloaded into the device through the programming pro-cedure.

The device enters the programming mode when 12.75V ± 0.25 V is applied to the VPP pin, and CE# andPGM# are at VIL.

For programming, the data to be programmed is ap-plied 16 bits in parallel to the data pins.

The flowchart in the Programming section of theEPROM Products Data Book (Section 5, Figure 5-1)shows AMD’s Flashrite algorithm. The Flashrite algo-rithm reduces programming time by using a 100 µs pro-gramming pulse and by giving each address only asmany pulses to reliably program the data. After eachpulse is applied to a given address, the data in that ad-dress is verified. If the data does not verify, additionalpulses are given until it verifies or the maximum pulsesallowed is reached. This process is repeated while se-quencing through each address of the device. This partof the algorithm is done at VCC = 6.25 V to assure thateach EPROM bit is programmed to a sufficiently highthreshold voltage. After the final address is completed,the entire EPROM memory is verified at VCC = VPP =5.25 V.

Please refer to Section 5 of the EPROM Products DataBook for additional programming information and spec-ifications.

Program InhibitProgramming different data to multiple devices in par-allel is easily accomplished. Except for CE#, all like in-puts of the devices may be common. A TTL low-levelprogram pulse applied to one device’s CE# input with

VPP = 12.75 V ± 0.25 V and PGM# LOW will programthat particular device. A high-level CE# input inhibitsthe other devices from being programmed.

Program VerifyA verification should be performed on the programmedbits to determine that they were correctly programmed.The verify should be performed with OE# and CE# atVIL, PGM# at VIH, and VPP between 12.5 V and 13.0 V.

Autoselect ModeThe autoselect mode provides manufacturer and de-vice identification through identifier codes on DQ0–DQ7. This mode is primarily intended for programmingequipment to automatically match a device to be pro-grammed with its corresponding programming algo-rithm. This mode is functional in the 25°C ± 5°Cambient temperature range that is required when pro-gramming the device.

To activate this mode, the programming equipmentmust force VH on address line A9. Two identifier bytesmay then be sequenced from the device outputs by tog-gling address line A0 from VIL to VIH (that is, changingthe address from 00h to 01h). All other address linesmust be held at VIL during the autoselect mode.

Byte 0 (A0 = VIL) represents the manufacturer code,and Byte 1 (A0 = VIH), the device identifier code. Bothcodes have odd parity, with DQ7 as the parity bit.

Read ModeTo obtain data at the device outputs, Chip Enable (CE#)and Output Enable (OE#) must be driven low. CE# con-trols the power to the device and is typically used to se-lect the device. OE# enables the device to output data,independent of device selection. Addresses must bestable for at least tACC–tOE. Refer to the SwitchingWaveforms section for the timing diagram.

Standby ModeThe device enters the CMOS standby mode when CE#is at VCC ± 0.3 V. Maximum VCC current is reduced to100 µA. The device enters the TTL-standby modewhen CE# is at VIH. Maximum VCC current is reducedto 1.0 mA. When in either standby mode, the deviceplaces its outputs in a high-impedance state, indepen-dent of the OE# input.

Output OR-TieingTo accommodate multiple memory connections, atwo-line control function provides:

Low memory power dissipation, and

Assurance that output bus contention will not occur.

CE# should be decoded and used as the primary de-vice-selecting function, while OE# be made a common

Am27C1024 5

connection to all devices in the array and connected tothe READ line from the system control bus. This as-sures that all deselected memory devices are in theirlow-power standby mode and that the output pins areonly active when data is desired from a particular mem-ory device.

System ApplicationsDuring the switch between active and standby condi-tions, transient current peaks are produced on the ris-ing and falling edges of Chip Enable. The magnitude of

these transient current peaks is dependent on the out-put capacitance loading of the device. At a minimum, a0.1 µF ceramic capacitor (high frequency, low inherentinductance) should be used on each device betweenVCC and VSS to minimize transient effects. In addition,to overcome the voltage drop caused by the inductiveeffects of the printed circuit board traces on EPROM ar-rays, a 4.7 µF bulk electrolytic capacitor should be usedbetween VCC and VSS for each eight devices. The loca-tion of the capacitor should be close to where thepower supply is connected to the array.

MODE SELECT TABLE

Notes:1. VH = 12.0 V ± 0.5 V.

2. X = Either VIH or VIL.

3. A1–A8 and A10–15 = VIL

4. See DC Programming Characteristics for VPP voltage during programming.

Mode CE# OE# PGM# A0 A9 VPP Outputs

Read VIL VIL X X X X DOUT

Output Disable X VIH X X X X High Z

Standby (TTL) VIH X X X X X High Z

Standby (CMOS) VCC ± 0.3 V X X X X X High Z

Program VIL X VIL X X VPP DIN

Program Verify VIL VIL VIH X X VPP DOUT

Program Inhibit VIH X X X X VPP High Z

Autoselect (Note 3)

Manufacturer Code VIL VIL VIH VIL VH X 01h

Device Code VIL VIL VIH VIH VH X 8Ch

6 Am27C1024

ABSOLUTE MAXIMUM RATINGSStorage TemperatureOTP Products. . . . . . . . . . . . . . . . . . –65°C to +125°CAll Other Products . . . . . . . . . . . . . . –65°C to +150°CAmbient Temperaturewith Power Applied. . . . . . . . . . . . . . –55°C to +125°CVoltage with Respect to VSSAll pins except A9, VPP, VCC . . –0.6 V to VCC + 0.6 V

A9 and VPP (Note 2) . . . . . . . . . . . . .–0.6 V to 13.5 V

VCC (Note 1). . . . . . . . . . . . . . . . . . . . .–0.6 V to 7.0 V

Notes:

1. Minimum DC voltage on input or I/O pins –0.5 V. Duringvoltage transitions, the input may overshoot VSS to –2.0 Vfor periods of up to 20 ns. Maximum DC voltage on inputand I/O pins is VCC + 5 V. During voltage transitions, inputand I/O pins may overshoot to VCC + 2.0 V for periods upto 20 ns.

2. Minimum DC input voltage on A9 is –0.5 V. During voltagetransitions, A9 and VPP may overshoot VSS to –2.0 V forperiods of up to 20 ns. A9 and VPP must not exceed +13.5V at any time.

Stresses above those listed under “Absolute Maximum Rat-ings” may cause permanent damage to the device. This is astress rating only; functional operation of the device at theseor any other conditions above those indicated in the opera-tional sections of this specification is not implied. Exposure ofthe device to absolute maximum ratings for extended periodsmay affect device reliability.

OPERATING RANGESCommercial (C) Devices

Ambient Temperature (TA) . . . . . . . . . . .0°C to +70°CIndustrial (I) Devices

Ambient Temperature (TA) . . . . . . . . .–40°C to +85°CExtended (E) Devices

Ambient Temperature (TA) . . . . . . . .–55°C to +125°CSupply Read Voltages

VCC for ± 5% devices . . . . . . . . . . +4.75 V to +5.25 VVCC for ± 10% devices . . . . . . . . . +4.50 V to +5.50 V

Operating ranges define those limits between which the func-tionality of the device is guaranteed.

Am27C1024 7

DC CHARACTERISTICS over operating range (unless otherwise specified)

Caution: The device must not be removed from (or inserted into) a socket when VCC or VPP is applied.

Notes:1. VCC must be applied simultaneously or before VPP, and removed simultaneously or after VPP..

2. ICC1 is tested with OE# = VIH to simulate open outputs.

3. Minimum DC Input Voltage is –0.5 V. During transitions, the inputs may overshoot to –2.0 V for periods less than 20 ns. Maximum DC Voltage on output pins is VCC + 0.5 V, which may overshoot to VCC + 2.0 V for periods less than 20 ns.

Figure 1. Typical Supply Current vs. FrequencyVCC = 5.5 V, T = 25°C

Figure 2. Typical Supply Current vs. TemperatureVCC = 5.5 V, f = 10 MHz

Parameter Symbol Parameter Description Test Conditions Min Max Unit

VOH Output HIGH Voltage IOH = –400 µA 2.4 V

VOL Output LOW Voltage IOL = 2.1 mA 0.45 V

VIH Input HIGH Voltage 2.0 VCC + 0.5 V

VIL Input LOW Voltage –0.5 +0.8 V

ILI Input Load Current VIN = 0 V to VCC

C/I Devices 1.0µA

E Devices 5.0

ILO Output Leakage Current VOUT = 0 V to VCC 5.0 µA

ICC1 VCC Active Current (Note 2) CE# = VIL, f = 10 MHz, IOUT = 0 mA

C/I Devices 50mA

E Devices 60

ICC2 VCC TTL Standby Current CE# = VIH 1.0 mA

ICC3 VCC CMOS Standby Current CE# = VCC ± 0.3 V 100 µA

IPP1 VPP Supply Current (Read) CE# = OE# = VIL, VPP = VCC 100 µA

06780J-5

1 2 3 4 5 6 7 8 9 10

40

35

30

25

20

Frequency in MHz

Sup

ply

Cur

rent

in m

A

06780J-6

–75 –50 –55 0 25 50 75 100 125 150

40

35

30

25

20

Temperature in °C

Sup

ply

Cur

rent

in m

A

8 Am27C1024

TEST CONDITIONS

Table 1. Test Specifications

SWITCHING TEST WAVEFORM

KEY TO SWITCHING WAVEFORMS

2.7 kΩ

CL 6.2 kΩ

5.0 V

DeviceUnderTest

06780J-7

Figure 3. Test Setup

Note:Diodes are IN3064 or equivalents.

Test Condition -55All

others Unit

Output Load 1 TTL gate

Output Load Capacitance, CL(including jig capacitance)

30 100 pF

Input Rise and Fall Times ≤ 20 ns

Input Pulse Levels 0.0–3.0 0.45–2.4 V

Input timing measurement reference levels

1.5 0.8, 2.0 V

Output timing measurement reference levels

1.5 0.8, 2.0 V

2.4 V

0.45 VInput Output

Test Points

2.0 V 2.0 V

0.8 V0.8 V

06780J-8

Note: For CL = 100 pF.

3 V

0 VInput Output

1.5 V 1.5 VTest Points

Note: For CL = 30 pF.

KS000010-PAL

WAVEFORM INPUTS OUTPUTS

Steady

Changing from H to L

Changing from L to H

Don’t Care, Any Change Permitted Changing, State Unknown

Does Not Apply Center Line is High Impedance State (High Z)

Am27C1024 9

AC CHARACTERISTICS

Caution: Do not remove the device from (or insert it into) a socket or board that has VPP or VCC applied.

Notes:1. VCC must be applied simultaneously or before VPP, and removed simultaneously or after VPP.

2. This parameter is sampled and not 100% tested.

3. Switching characteristics are over operating range, unless otherwise specified.

4. See Figure 3 and Table 1 for test specifications.

SWITCHING WAVEFORMS

Notes:1. OE# may be delayed up to tACC – tOE after the falling edge of the addresses without impact on tACC.

2. tDF is specified from OE# or CE#, whichever occurs first.

PACKAGE CAPACITANCE

Notes:1. This parameter is only sampled and not 100% tested.

2. TA = +25°C, f = 1 MHz.

Parameter Symbols

Description Test Setup

Am27C1024

UnitJEDEC Standard -55 -70 -90 -120 -150 -200 -255

tAVQV tACC Address to Output DelayCE#, OE# = VIL

Max 55 70 90 120 150 200 250 ns

tELQV tCE Chip Enable to Output Delay OE# = VIL Max 55 70 90 120 150 200 250 ns

tGLQV tOE Output Enable to Output Delay CE# = VIL Max 40 40 45 50 65 75 75 ns

tEHQZtGHQZ

tDF(Note 2)

Chip Enable High or Output Enable High to Output High Z, Whichever Occurs First

Max 30 30 40 50 50 50 50 ns

tAXQX tOH

Output Hold Time from Addresses, CE# or OE#, Whichever Occurs First

Min 0 0 0 0 0 0 0 ns

Addresses

CE#

OE#

Output

06780J-9

Addresses Valid

High Z High Z

tCE

Valid Output

2.4

0.45

2.00.8

2.00.8

tACC (Note 1)

tOE

tDF (Note 2)

tOH

Parameter SymbolParameter

Description Test Conditions

CDV040 PD 040 PL 044

UnitTyp Max Typ Max Typ Max

CIN Input Capacitance VIN = 0 9 12 7 12 8 10 pF

COUT Output Capacitance VOUT = 0 12 14 11 14 11 14 pF

10 Am27C1024

PHYSICAL DIMENSIONS*

CDV040—40-Pin Ceramic Dual In-Line Package, UV Lens (measured in inches)

* For reference only. BSC is an ANSI standard for Basic Space Centering.

PD 040—40-Pin Plastic Dual In-Line Package (measured in inches)

TOP VIEW

SIDE VIEW END VIEW

INDEX ANDTERMINAL NO. 1

I.D. AREA

.565

.605

2.0352.080

.005 MIN

.045

.065.014.026

.100 BSC

.015

.060

.160

.220

.125

.200

BASE PLANESEATING PLANE

.300 BSC.600BSC

.008

.018

94°105°

.700MAX

16-000038H-3CDV040DF113-30-95 ae

DATUM DCENTER PLANE

DATUM DCENTER PLANE

1

UV Lens

Pin 1 I.D.

2.0402.080

.530

.580

.005 MIN.045.065

.090

.110

.140

.225

.120

.160.014.022

SEATING PLANE

.015

.060

16-038-SC_AFPD 040DG762-28-95 ae

40 21

20.630.700

0°10°

.600

.625

.008

.015

Am27C1024 11

PHYSICAL DIMENSIONS

PL 044—44-Pin Plastic Leaded Chip Carrier (measured in inches)

l

REVISION SUMMARY FOR AM27C1024

Revision JGlobal

Changed formatting to match current data sheets.

Distinctive Characteristics

Low power consumption: Changed 100 µA to 20 µA.

Trademarks

Copyright © 1998 Advanced Micro Devices, Inc. All rights reserved.

AMD, the AMD logo, and combinations thereof are trademarks of Advanced Micro Devices, Inc.

Flashrite is a trademark of Advanced Micro Devices, Inc.

Product names used in this publication are for identification purposes only and may be trademarks of their respective companies.

TOP VIEW

SEATING PLANE

.685

.695 .650.656

Pin 1 I.D..685.695

.650

.656

.026

.032 .050 REF

.042

.056

.062

.083

.013

.021

.590

.630.500REF

.009

.015

.165

.180

.090

.120

16-038-SQPL 044EC8011.3.97 lvSIDE VIEW

12 Am27C1024

128K x 8 Static RAM

fax id: 1047

CY7C109CY7C1009

Cypress Semiconductor Corporation • 3901 North First Street • San Jose • CA 95134 • 408-943-2600June 30, 1998

Features

• High speed— tAA = 10 ns

• Low active power— 1017 mW (max., 12 ns)

• Low CMOS standby power— 55 mW (max.), 4 mW (Low power version)

• 2.0V Data Retention (Low power version)• Automatic power-down when deselected• TTL-compatible inputs and outputs• Easy memory expansion with CE 1, CE2, and OE options

Functional Description

The CY7C109 / CY7C1009 is a high-performance CMOS stat-ic RAM organized as 131,072 words by 8 bits. Easy memoryexpansion is provided by an active LOW chip enable (CE1), an

active HIGH chip enable (CE2), an active LOW output enable(OE), and three-state drivers. Writing to the device is accom-plished by taking chip enable one (CE1) and write enable (WE)inputs LOW and chip enable two (CE2) input HIGH. Data onthe eight I/O pins (I/O0 through I/O7) is then written into thelocation specified on the address pins (A0 through A16).

Reading from the device is accomplished by taking chip en-able one (CE1) and output enable (OE) LOW while forcingwrite enable (WE) and chip enable two (CE2) HIGH. Underthese conditions, the contents of the memory location speci-fied by the address pins will appear on the I/O pins.

The eight input/output pins (I/O0 through I/O7) are placed in ahigh-impedance state when the device is deselected (CE1HIGH or CE2 LOW), the outputs are disabled (OE HIGH), orduring a write operation (CE1 LOW, CE2 HIGH, and WE LOW).

The CY7C109 is available in standard 400-mil-wide SOJ and32-pin TSOP type I packages. The CY7C1009 is available ina 300-mil-wide SOJ package. The CY7C1009 and CY7C109are functionally equivalent in all other respects.

14 15

Logic Block Diagram Pin Configurations

A1A2A3A4A5A6A7A8

COLUMNDECODER

RO

W D

EC

OD

ER

SE

NS

E A

MP

S

INPUT BUFFER

POWERDOWN

WE

OE

I/O0

CE2

I/O1

I/O2

I/O3512 x 256 x 8ARRAY

I/O7

I/O6

I/O5

I/O4

A0

A11

A13

A12

AA10

CE1

A A16

A9

1234567891011

14 1920

24232221

25

282726

Top ViewSOJ

1213

29

323130

1615

1718

GND

A16

A14A12

A7A6A5

A4A3

WE

VCC

A15

A13

A8A9

I/O7I/O6

I/O5

I/O4

109–1

A2

NC

I/O0

I/O1

I/O2

CE1

OEA10

I/O3

A1

A0

A11

CE2

109–2

A6

A7

A16A14A12

WE

VCC

A4

A13

A8

A9

OE

TSOP ITop View

(not to scale)

1

6

2345

7

32

27

31302928

26

21

25242322

1920

I/O2I/O1

GND

I/O7

I/O4

I/O5

I/O6

I/O0

CE

A11

A51718

8910111213141516

CE2A15

NC

A10

I/O3

A1

A0

A3

A2

109–3

Selection Guide7C109-107C1009-10

7C109-127C1009-12

7C109-157C1009-15

7C109-207C1009-20

7C109-257C1009-25

7C109-357C1009-35

Maximum Access Time (ns) 10 12 15 20 25 35Maximum Operating Current (mA) 195 185 155 140 135 125Maximum CMOS Standby Current (mA) 10 10 10 10 10 10Maximum CMOS Standby Current (mA) Low Power Version

2 2 2 — — —

Shaded areas contain preliminary information.

CY7C109CY7C1009

2

Maximum Ratings(Above which the useful life may be impaired. For user guide-lines, not tested.)

Storage Temperature ................................. –65°C to +150°CAmbient Temperature withPower Applied ............................................. –55°C to +125°CSupply Voltage on VCC to Relative GND[1] .... –0.5V to +7.0V

DC Voltage Applied to Outputsin High Z State[1] ....................................–0.5V to VCC + 0.5V

DC Input Voltage[1].................................–0.5V to VCC + 0.5V

Current into Outputs (LOW) .........................................20 mA

Static Discharge Voltage ........................................... >2001V(per MIL-STD-883, Method 3015)

Latch-Up Current..................................................... >200 mA

Operating Range

RangeAmbient

Temperature [2] VCC

Commercial 0°C to +70°C 5V ± 10%

Industrial −40°C to +85°C 5V ± 10%

Electrical Characteristics Over the Operating Range[3]

Test Conditions

7C109-107C1009-10

7C109-127C1009-12

7C109-157C1009–15

Parameter Description Min. Max. Min. Max. Min. Max. Unit

VOH Output HIGH Voltage VCC = Min., IOH = –4.0 mA

2.4 2.4 2.4 V

VOL Output LOW Voltage VCC = Min., IOL = 8.0 mA

0.4 0.4 0.4 V

VIH Input HIGH Voltage 2.2 VCC+ 0.3

2.2 VCC+ 0.3

2.2 VCC+ 0.3

V

VIL Input LOW Voltage[1] –0.3 0.8 –0.3 0.8 –0.3 0.8 V

IIX Input Load Current GND < VI < VCC –1 +1 –1 +1 –1 +1 µA

IOZ Output LeakageCurrent

GND < VI < VCC,Output Disabled

–5 +5 –5 +5 –5 +5 µA

IOS Output ShortCircuit Current[3]

VCC = Max., VOUT = GND

–300 –300 –300 mA

ICC VCC Operating Supply Current

VCC = Max., IOUT = 0 mA,f = fMAX = 1/tRC

195 185 155 mA

ISB1 Automatic CE Power-Down Current—TTL Inputs

Max. VCC, CE1 > VIHor CE2 < VIL,VIN > VIH or VIN < VIL, f = fMAX

45 45 40 mA

ISB2 Automatic CE Power-Down Current—CMOS Inputs

Max. VCC, CE1 > VCC – 0.3V, or CE2 < 0.3V, VIN > VCC – 0.3V,or VIN < 0.3V, f=0

10 10 10 mA

L 2 2 2


CY7C109CY7C1009

3

Electrical Characteristics Over the Operating Range (continued)

7C109-207C1009-20

7C109-257C1009-25

7C109-357C1009-35

Parameter Description Test Conditions Min. Max. Min. Max. Min. Max. Unit

VOH Output HIGH Voltage VCC = Min., IOH = –4.0 mA

2.4 2.4 2.4 V

VOL Output LOW Voltage VCC = Min., IOL = 8.0 mA

0.4 0.4 0.4 V

VIH Input HIGH Voltage 2.2 VCC+ 0.3

2.2 VCC+ 0.3

2.2 VCC+ 0.3

V

VIL Input LOW Voltage[1] –0.3 0.8 –0.3 0.8 –0.3 0.8 V

IIX Input Load Current GND < VI < VCC –1 +1 –1 +1 –1 +1 µA

IOZ Output LeakageCurrent

GND < VI < VCC,Output Disabled

–5 +5 –5 +5 –5 +5 µA

IOS Output ShortCircuit Current[3]

VCC = Max., VOUT = GND

–300 –300 –300 mA

ICC VCC Operating Supply Current

VCC = Max., IOUT = 0 mA,f = fMAX = 1/tRC

140 135 125 mA

ISB1 Automatic CE Power-Down Current—TTL Inputs

Max. VCC, CE1 > VIHor CE2 < VIL,VIN > VIH or VIN < VIL, f = fMAX

30 30 25 mA

ISB2 Automatic CE Power-Down Current—CMOS Inputs

Max. VCC, CE1 > VCC – 0.3V, or CE2 < 0.3V, VIN > VCC – 0.3V,or VIN < 0.3V, f=0

10 10 10 mA

Capacitance [4]

Parameter Description Test Conditions Max. Unit

CIN Input Capacitance TA = 25°C, f = 1 MHz,VCC = 5.0V

9 pF

COUT Output Capacitance 8 pF

Notes:1. VIL (min.) = –2.0V for pulse durations of less than 20 ns.2. TA is the “instant on” case temperature.3. Not more than one output should be shorted at one time. Duration of the short circuit should not exceed 30 seconds.4. Tested initially and after any design or process changes that may affect these parameters.

AC Test Loads and Waveforms

109–3

109–4

90%

10%

3.0V

GND

90%

10%

ALL INPUT PULSES5V

OUTPUT

30 pF

INCLUDINGJIG ANDSCOPE

5V

OUTPUT

5 pF

INCLUDINGJIG ANDSCOPE(a) (b)

≤ 3ns ≤ 3 ns

OUTPUT

R1 480Ω R1 480Ω

R2255Ω

R2255Ω

167ΩEquivalent to: VENIN EQUIVALENT

1.73V

THÉ

CY7C109CY7C1009

4

Switching Characteristics [3, 5] Over the Operating Range

7C109-107C1009-10

7C109-127C1009-12

7C109-157C1009-15

Parameter Description Min. Max. Min. Max. Min. Max. Unit

READ CYCLE

tRC Read Cycle Time 10 12 15 ns

tAA Address to Data Valid 10 12 15 ns

tOHA Data Hold from Address Change 3 3 3 ns

tACE CE1 LOW to Data Valid, CE2 HIGH to Data Valid

10 12 15 ns

tDOE OE LOW to Data Valid 5 6 7 ns

tLZOE OE LOW to Low Z 0 0 0 ns

tHZOE OE HIGH to High Z[6, 7] 5 6 7 ns

tLZCE CE1 LOW to Low Z, CE2 HIGH to Low Z[7] 3 3 3 ns

tHZCE CE1 HIGH to High Z, CE2 LOW to High Z[6, 7] 5 6 7 ns

tPU CE1 LOW to Power-Up, CE2 HIGH to Power-Up

0 0 0 ns

tPD CE1 HIGH to Power-Down, CE2 LOW to Power-Down

10 12 15 ns

WRITE CYCLE[8,9]

tWC Write Cycle Time 10 12 15 ns

tSCE CE1 LOW to Write End, CE2 HIGH to Write End 8 10 12 ns

tAW Address Set-Up to Write End 8 10 12 ns

tHA Address Hold from Write End 0 0 0 ns

tSA Address Set-Up to Write Start 0 0 0 ns

tPWE WE Pulse Width 8 10 12 ns

tSD Data Set-Up to Write End 6 7 8 ns

tHD Data Hold from Write End 0 0 0 ns

tLZWE WE HIGH to Low Z[7] 3 3 3 ns

tHZWE WE LOW to High Z[6, 7] 5 6 7 ns


Notes:5. Test conditions assume signal transition time of 3 ns or less, timing reference levels of 1.5V, input pulse levels of 0 to 3.0V, and output loading of the specified

IOL/IOH and 30-pF load capacitance.6. tHZOE, tHZCE, and tHZWE are specified with a load capacitance of 5 pF as in part (b) of AC Test Loads. Transition is measured ±500 mV from steady-state voltage.7. At any given temperature and voltage condition, tHZCE is less than tLZCE, tHZOE is less than tLZOE, and tHZWE is less than tLZWE for any given device.8. The internal write time of the memory is defined by the overlap of CE1 LOW, CE2 HIGH, and WE LOW. CE1 and WE must be LOW and CE2 HIGH to initiate a write,

and the transition of any of these signals can terminate the write. The input data set-up and hold timing should be referenced to the leading edge of the signal that terminates the write.

9. The minimum write cycle time for Write Cycle no. 3 (WE controlled, OE LOW) is the sum of tHZWE and TSD.

CY7C109CY7C1009

5

Switching Characteristics [3, 5] Over the Operating Range

Parameter Description

7C109-207C1009-20

7C109-257C1009-25

7C109-357C1009-35

UnitMin. Max. Min. Max. Min. Min.

READ CYCLE

tRC Read Cycle Time 20 25 35 ns

tAA Address to Data Valid 20 25 35 ns

tOHA Data Hold from Address Change 3 5 5 ns

tACE CE1 LOW to Data Valid, CE2 HIGH to Data Valid

20 25 35 ns

tDOE OE LOW to Data Valid 8 10 15 ns

tLZOE OE LOW to Low Z 0 0 0 ns

tHZOE OE HIGH to High Z[6, 7] 8 10 15 ns

tLZCE CE1 LOW to Low Z, CE2 HIGH to Low Z[7] 3 5 5 ns

tHZCE CE1 HIGH to High Z, CE2 LOW to High Z[6, 7] 8 10 15 ns

tPU CE1 LOW to Power-Up, CE2 HIGH to Power-Up

0 0 0 ns

tPD CE1 HIGH to Power-Down, CE2 LOW to Power-Down

20 25 35 ns

WRITE CYCLE[8]

tWC Write Cycle Time 20 25 35 ns

tSCE CE1 LOW to Write End, CE2 HIGH to Write End 15 20 25 ns

tAW Address Set-Up to Write End 15 20 25 ns

tHA Address Hold from Write End 0 0 0 ns

tSA Address Set-Up to Write Start 0 0 0 ns

tPWE WE Pulse Width 12 15 20 ns

tSD Data Set-Up to Write End 10 15 20 ns

tHD Data Hold from Write End 0 0 0 ns

tLZWE WE HIGH to Low Z[7] 3 5 5 ns

tHZWE WE LOW to High Z[6, 7] 8 10 15 ns

Data Retention Characteristics Over the Operating Range (L Version Only)

Parameter Description Conditions Min. Max Unit

VDR VCC for Data Retention No input may exceed VCC + 0.5VVCC = VDR = 2.0V, CE1 > VCC – 0.3V or CE2 < 0.3V, VIN > VCC – 0.3V or VIN < 0.3V

2.0 V

ICCDR Data Retention Current 50 µA

tCDR Chip Deselect to Data Retention Time 0 ns

tR Operation Recovery Time tRC ns


CY7C109CY7C1009

6

Data Retention Waveform

Switching Waveforms

Read Cycle No. 1 [10, 11]

Read Cycle No. 2 (OE Controlled) [11, 12]

Notes:10. Device is continuously selected. OE, CE1 = VIL, CE2 = VIH.11. WE is HIGH for read cycle.12. Address valid prior to or coincident with CE1 transition LOW and CE2 transition HIGH.

4.5V4.5V

CE

VCC

tCDR

VDR > 2V

DATA RETENTION MODE

tR

109-5

PREVIOUS DATA VALID DATA VALID

tRC

tAAtOHA

109–6

ADDRESS

DATA OUT

109–7

50%50%

DATA VALID

tRC

tACE

tDOEtLZOE

tLZCE

tPU

HIGH IMPEDANCE

tHZOE

tHZCE

tPD

HIGH

OE

CE1

ICC

ISB

IMPEDANCE

ADDRESS

CE2

DATA OUT

VCCSUPPLY

CURRENT

CY7C109CY7C1009

7

Write Cycle No. 1 (CE 1 or CE2 Controlled) [13, 14]

Write Cycle No. 2 (WE Controlled, OE HIGH During Write) [13, 14]

Notes:13. Data I/O is high impedance if OE = VIH.14. If CE1 goes HIGH or CE2 goes LOW simultaneously with WE going HIGH, the output remains in a high-impedance state.

Switching Waveforms (continued)

109–8

tWC

DATA VALID

tAW

tSA

tPWE

tHA

tHDtSD

tSCE

tSCE

CE1

ADDRESS

CE2

WE

DATA I/O

109–9

tHDtSD

tPWEtSA

tHAtAW

tSCE

tSCE

tWC

tHZOE

DATAIN VALID

CE1

ADDRESS

CE2

WE

DATA I/O

OE

NOTE 15

CY7C109CY7C1009

8

Write Cycle No. 3 (WE Controlled, OE LOW) [14]

Note:15. During this period the I/Os are in the output state and input signals should not be applied.

Switching Waveforms (continued)

109–9

DATA VALID

tHDtSD

tLZWE

tPWEtSA

tHAtAW

tSCE

tSCE

tWC

tHZWE

CE1

ADDRESS

CE2

WE

DATA I/O NOTE 15

Truth Table

CE1 CE2 OE WE I/O0 – I/O7 Mode Power

H X X X High Z Power-Down Standby (ISB)

X L X X High Z Power-Down Standby (ISB)

L H L H Data Out Read Active (ICC)

L H X L Data In Write Active (ICC)

L H H H High Z Selected, Outputs Disabled Active (ICC)

CY7C109CY7C1009

9

Document #: 38–00140–J

Ordering Information

Speed(ns) Ordering Code

PackageName Package Type

OperatingRange

10 CY7C109-10VC V33 32-Lead (400-Mil) Molded SOJ Commercial

CY7C1009-10VC V32 32-Lead (300-Mil) Molded SOJ

CY7C1009L-10VC V32 32-Lead (300-Mil) Molded SOJ

12 CY7C109-12VC V33 32-Lead (400-Mil) Molded SOJ



CY7C109-12ZC Z32 32-Lead TSOP Type I

15 CY7C109–15VC V33 32-Lead (400-Mil) Molded SOJ



CY7C109–15ZC Z32 32-Lead TSOP Type I

20 CY7C109–20VC V33 32-Lead (400-Mil) Molded SOJ


CY7C109–20VI V33 32-Lead (400-Mil) Molded SOJ Industrial

CY7C109–20ZC Z32 32-Lead TSOP Type I Commercial

CY7C109-20ZI Z32 32-Lead TSOP Type I Industrial

25 CY7C109–25VC V33 32-Lead (400-Mil) Molded SOJ Commercial


CY7C109–25VI V33 32-Lead (400-Mil) Molded SOJ Industrial

CY7C109–25ZC Z32 32-Lead TSOP Type I Commercial

CY7C109-25ZI Z32 32-Lead TSOP Type I Industrial

35 CY7C109–35VC V33 32-Lead (400-Mil) Molded SOJ Commercial


CY7C109–35VI V33 32-Lead (400-Mil) Molded SOJ IndustrialShaded areas contain preliminary information.

CY7C109CY7C1009

10

Package Diagrams

32-Lead (300-Mil) Molded SOJ V32

51-85041-A

32-Lead (400-Mil) Molded SOJ V33

51-85033-A

CY7C109CY7C1009

© Cypress Semiconductor Corporation, 1998. The information contained herein is subject to change without notice. Cypress Semiconductor Corporation assumes no responsibility for the useof any circuitry other than circuitry embodied in a Cypress Semiconductor product. Nor does it convey or imply any license under patent or other rights. Cypress Semiconductor does not authorizeits products for use as critical components in life-support systems where a malfunction or failure may reasonably be expected to result in significant injury to the user. The inclusion of CypressSemiconductor products in life-support systems application implies that the manufacturer assumes all risk of such use and in doing so indemnifies Cypress Semiconductor against all charges.

Package Diagrams (continued)

51-85056-B

32-Lead Thin Small Outline Package Z32

FUNCTIONAL BLOCK DIAGRAM

DIGITALCHIP

PATGEN

ALU

RAM

MICRO-CODEDCONTROLLER

AGND

AGND SENSE

CAL

SAMPLE

BUSY

COMP

ANALOGCHIP

16-BITDAC

INPUTBUFFERS

LOGIC & TIMING

CALDAC

LEVEL TRANSLATORS

16

BIT 1 – BIT 16

VIN

VREF

15

14

16

13

8

9

AD676

SAR1

6

19

28CLK 10

LATCH

7

REV. A

Information furnished by Analog Devices is believed to be accurate andreliable. However, no responsibility is assumed by Analog Devices for itsuse, nor for any infringements of patents or other rights of third partieswhich may result from its use. No license is granted by implication orotherwise under any patent or patent rights of Analog Devices.

a 16-Bit 100 kSPSSampling ADC

AD676FEATURES

Autocalibrating

On-Chip Sample-Hold Function

Parallel Output Format

16 Bits No Missing Codes

61 LSB INL

–97 dB THD

90 dB S/(N+D)

1 MHz Full Power Bandwidth

PRODUCT DESCRIPTIONThe AD676 is a multipurpose 16-bit parallel output analog-to-digital converter which utilizes a switched-capacitor/chargeredistribution architecture to achieve a 100 kSPS conversionrate (10 µs total conversion time). Overall performance is opti-mized by digitally correcting internal nonlinearities throughon-chip autocalibration.

The AD676 circuitry is segmented onto two monolithic chips—a digital control chip fabricated on Analog Devices DSP CMOSprocess and an analog ADC chip fabricated on our BiMOS IIprocess. Both chips are contained in a single package.

The AD676 is specified for ac (or “dynamic”) parameters suchas S/(N+D) Ratio, THD and IMD which are important in sig-nal processing applications. In addition, dc parameters arespecified which are important in measurement applications.

One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

Tel: 617/329-4700 Fax: 617/326-8703

The AD676 operates from +5 V and ±12 V supplies and typi-cally consumes 360 mW during conversion. The digital supply(VDD) is separated from the analog supplies (VCC, VEE) for re-duced digital crosstalk. An analog ground sense is provided forthe analog input. Separate analog and digital grounds are alsoprovided.

The AD676 is available in a 28-pin plastic DIP or 28-pin side-brazed ceramic package. A serial-output version, the AD677, isavailable in a 16-pin 300 mil wide ceramic or plastic package.

AD676–SPECIFICATIONSAC SPECIFICATIONS

AD676J/A AD676K/BParameter Min Typ Max Min Typ Max Units

Total Harmonic Distortion (THD)2

@ 83 kSPS, TMIN to TMAX –96 –88 –97 –90 dB0.0016 0.004 0.0014 0.003 %

@ 100 kSPS, +25°C –96 –97 dB0.0016 0.0014 %

@ 100 kSPS, TMIN to TMAX –92 –92 dB0.0025 0.0025 %

Signal-to-Noise and Distortion Ratio (S/(N+D))2, 3

@ 83 kSPS, TMIN to TMAX 85 89 87 90 dB@ 100 kSPS, +25°C 89 90 dB@ 100 kSPS, TMIN to TMAX 86 86 dB

Peak Spurious or Peak Harmonic Component –98 –98 dBIntermodulation Distortion (IMD)4

2nd Order Products –102 –102 dB3rd Order Products –98 –98 dB

Full Power Bandwidth 1 1 MHzNoise 160 160 µV rms

DIGITAL SPECIFICATIONSParameter Test Conditions Min Typ Max Units

LOGIC INPUTSVIH High Level Input Voltage 2.4 VDD + 0.3 VVIL Low Level Input Voltage –0.3 0.8 VIIH High Level Input Current VIH = VDD –10 +10 µAIIL Low Level Input Current VIL = 0 V –10 +10 µACIN Input Capacitance 10 pF

LOGIC OUTPUTSVOH High Level Output Voltage IOH = 0.1 mA VDD –1 V V

IOH = 0.5 mA 2.4 VVOL Low Level Output Voltage IOL = 1.6 mA 0.4 V

NOTES1VREF = 10.0 V, (Conversion Rate (fs) = 83 kSPS, fIN = 1.0 kHz, VIN = –0.05 dB, Bandwidth = fs/2 unless otherwise indicated. All measurements referred to a 0 dB(20 V p-p) input signal. Values are post-calibration.

2For other input amplitudes, refer to Figure 13.3For other input ranges/voltages reference values see Figure 12.4fa = 1008 Hz. fb = 1055 Hz. See Definition of Specifications section and Figure 15.

Specifications subject to change without notice.

(TMIN to TMAX, VCC = +12 V 6 5%, VEE = –12 V 6 5%, VDD = +5 V 6 10%)1

(for all grades TMIN to TMAX, VCC = +12 V 6 5%, VEE = –12 V 6 5%, VDD = +5 V 6 10%)

REV. A–2–

DC SPECIFICATIONSAD676J/A AD676K/B

Parameter Min Typ Max Min Typ Max Units

TEMPERATURE RANGEJ, K Grades 0 +70 0 +70 °CA, B Grades –40 +85 –40 +85 °C

ACCURACYResolution 16 16 BitsIntegral Nonlinearity (INL)

@ 83 kSPS, TMIN to TMAX ±1 ±1 ±1.5 LSB@ 100 kSPS, +25°C ±1 ±1 LSB@ 100 kSPS, TMIN to TMAX ±2 ±2 LSB

Differential Nonlinearity (DNL)–No Missing Codes 16 16 BitsBipolar Zero Error2 (at Nominal Supplies) 0.005 0.005 % FSRGain Error (at Nominal Supplies)

@ 83 kSPS2 0.005 0.005 % FSR@ 100 kSPS, +25°C 0.005 0.005 % FSR@ 100 kSPS2 0.01 0.01 % FSR

Temperature Drift, Bipolar Zero3 % FSRJ, K Grades 0.0015 0.0015 % FSRA, B Grades 0.003 0.003 % FSR

Temperature Drift, Gain3

J, K Grades 0.0015 0.0015 % FSRA, B Grades 0.003 0.003 % FSR

VOLTAGE REFERENCE INPUT RANGE4 (VREF) 5 10 5 10 V

ANALOG INPUT5

Input Range (VIN) ±VREF ±VREF VInput Impedance * *Input Settling Time 2 2 µsInput Capacitance During Sample 50* 50* pFAperture Delay 6 6 nsAperture Jitter 100 100 ps

POWER SUPPLIESPower Supply Rejection

VCC = +12 V ± 5% ±1 ±1 LSBVEE = –12 V ± 5% ±1 ±1 LSBVDD = +5 V ± 10% ±1 ±1 LSB

Operating CurrentICC 14.5 18 14.5 18 mAIEE 14.5 18 14.5 18 mAIDD 2 5 2 5 mA

Power Consumption 360 480 360 480 mW

NOTES1VREF = 5.0 V, Conversion Rate = 83 kSPS unless otherwise noted. Values are post-calibration.2Values shown apply to any temperature from TMIN to TMAX after calibration at that temperature.3Values shown are based upon calibration at +25°C with no additional calibration at temperature. Values shown are the worst case variation from the value at +25 °C.4See “APPLICATIONS” section for recommended voltage reference circuit, and Figure 12 for dynamic performance with other reference voltage values.5See “APPLICATIONS” section for recommended input buffer circuit.*For explanation of input characteristics, see “ANALOG INPUT” section.


(TMIN to TMAX, VCC = +12 V 6 5%, VEE = –12 V 6 5%, VDD = +5 V 6 1O%)1

AD676

REV. A –3–

AD676

REV. A–4–

TIMING SPECIFICATIONSParameter Symbol Min Typ Max Units

Conversion Time2 tC 10 1000 µsCLK Period3 tCLK 480 nsCalibration Time tCT 85,530 tCLK

Sampling Time (Included in tC) tS 2 µsCAL to BUSY Delay tCALB 75 150 nsBUSY to SAMPLE Delay tBS 2 µsSAMPLE to BUSY Delay tSB 15 100 nsCLK HIGH4 tCH 50 nsCLK LOW4 tCL 50 nsSAMPLE LOW to 1st CLK Delay tSC 50 nsSAMPLE LOW tSL 100 nsOutput Delay tOD 125 200 nsStatus Delay tSD 50 nsCAL HIGH Time tCALH 50 ns

NOTES1See the “CONVERSION CONTROL” and “AUTOCALIBRATION” sections for detailed explanations of the above timing.2Depends upon external clock frequency; includes acquisition time and conversion time. The maximum conversion time is specified to account for the droop of theinternal sample/hold function. Longer conversion times may degrade performance. See “General Conversion Guidelines” for additional explanation of maximum con-version time.

3580 ns is recommended for optimal accuracy over temperature.4tCH + tCL = tCLK and must be greater than 480 ns.

CAL

BUSY

CLK

tCH

tCL

tCLK

tCALB

tOD

tCT

CALHt

Figure 1. Calibration Timing

SAMPLE(INPUT)

CLK(INPUT)

BIT 1 – BIT 16(OUTPUTS)

BUSY(OUTPUT)

1 2 3 4 5

tS tSL

tSC

tCLK

tCL

tCH

tOD

tSD

tSB

tBS

tC

13 14 15 16 17

(PREVIOUS CONVERSION) (NEW DATA)

Figure 2a. General Conversion Timing

SAMPLE(INPUT)

CLK(INPUT)

BIT 1 – BIT 16(OUTPUTS)

BUSY(OUTPUT)

1 2 3 4 5

tS tSL

tSC

tCLK

tCL

tCH

tODtSD

tSB

tBS

tC

13 14 15 16 17

tS

(PREVIOUS CONVERSION) (NEW DATA)

Figure 2b. Continuous Conversion Timing

(TMIN to TMAX VCC = +12 V 6 5%, VEE = –12 V 6 5%, VDD = +5 V 6 10%, VREF = 10.0 V)1

AD676

REV. A –5–

ORDERING GUIDE

PackageModel Temperature Range1 S/(N+D) Max INL Package Description Option2

AD676JD 0°C to +70°C 85 dB Ceramic 28-Pin DIP D-28AD676KD 0°C to +70°C 87 dB ±1.5 LSB Ceramic 28-Pin DIP D-28AD676AD –40°C to +85°C 85 dB Ceramic 28-Pin DIP D-28AD676BD –40°C to +85°C 87 dB ±1.5 LSB Ceramic 28-Pin DIP D-28

NOTES1For details on grade and package offerings screened in accordance with MIL-STD-883, refer to the AD676/883 data sheet.2D = Ceramic DIP.

ABSOLUTE MAXIMUM RATINGS*VCC to VEE . . . . . . . . . . . . . . . . . . . . . . . . . . –0.3 V to +26.4 VVDD to DGND . . . . . . . . . . . . . . . . . . . . . . . . . –0.3 V to +7 VVCC to AGND . . . . . . . . . . . . . . . . . . . . . . . . –0.3 V to +18 VVEE to AGND . . . . . . . . . . . . . . . . . . . . . . . . –18 V to +0.3 VAGND to DGND . . . . . . . . . . . . . . . . . . . . . . . . . . . . ±0.3 VDigital Inputs to DGND . . . . . . . . . . . . . . . . . . 0 V to +5.5 VAnalog Inputs, VREF to AGND

. . . . . . . . . . . . . . . . . . . . . . . (VCC + 0.3 V) to (VEE – 0.3 V)Soldering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +300°C, 10 secStorage Temperature . . . . . . . . . . . . . . . . . . –65°C to +150°C*Stresses greater than those listed under “Absolute Maximum Ratings” may cause

permanent damage to the device. This is a stress rating only and functionaloperation of the device at these or any other conditions above those indicated inthe operational section of this specification is not implied. Exposure to absolutemaximum rating conditions for extended periods may affect device reliability.

WARNING!

ESD SENSITIVE DEVICE

CAUTIONThe AD676 features input protection circuitry consisting of large “distributed” diodes andpolysilicon series resistors to dissipate both high energy discharges (Human Body Model) and fast,low energy pulses (Charged Device Model). Per Method 3015.2 of MIL-STD-883C, the AD676has been classified as a Category 1 Device.

Proper ESD precautions are strongly recommended to avoid functional damage or performancedegradation. Charges as high as 4000 volts readily accumulate on the human body and testequipment, and discharge without detection. Unused devices must be stored in conductive foamor shunts, and the foam discharged to the destination socket before devices are removed. For furtherinformation on ESD Precaution. Refer to Analog Devices’ ESD Prevention Manual.

AD676

REV. A–6–

PIN DESCRIPTION

Pin Name Type Description

1–6 BIT 11-BIT 16 DO BIT 11–BIT 16 represent the six LSBs of data.

7 BUSY DO Status Line for Converter. Active HIGH, indicating a conversion or calibration in progress.BUSY should be buffered when capacitively loaded.

8 CAL DI Calibration Control Pin (Asynchronous).

9 SAMPLE DI VIN Acquisition Control Pin. Active HIGH. During conversion, SAMPLE controls the stateof the internal sample-hold amplifier and the falling edge initiates conversion (see “Conver-sion Control” paragraph). During calibration, SAMPLE should be held LOW. If HIGH dur-ing calibration, diagnostic information will appear on the two LSBs (Pins 5 and 6).

10 CLK DI Master Clock Input. The AD676 requires 17 clock cycles to execute a conversion.

11 DGND P Digital Ground.

12 VCC P +12 V Analog Supply Voltage.

13 AGND P/AI Analog Ground.

14 AGND SENSE AI Analog Ground Sense.

15 VIN AI Analog Input Voltage.

16 VREF AI External Voltage Reference Input.

17 VEE P –12 V Analog Supply Voltage. Note: the lid of the ceramic package is internally connected toVEE.

18 VDD P +5 V Logic Supply Voltage.

19–28 BIT 1–BIT 10 DO BIT 1–BIT 10 represent the ten MSB of data.

Type: AI = Analog InputDI = Digital InputDO = Digital OutputP = Power

1

2

3

4

5

6

7

8

9

10

11

12

13

14

28

27

26

25

24

23

22

21

20

19

18

17

16

15

TOP VIEW(Not to Scale)

AD676

BIT 10

BIT 9

BIT 8

BIT 7

BIT 6

BIT 5

BIT 4

BIT 3

BIT 2

BIT 1 (MSB)

VDD

VEE

VREF

VIN

BIT 11

BIT 12

BIT 13

BIT 14

BIT 15

BIT 16 (LSB)

BUSY

CAL

SAMPLE

CLK

DGND

VCC

AGND

AGND SENSE

Package Pinout

DIGITALCHIP

PATGEN

ALU

RAM

MICRO-CODEDCONTROLLER

AGND

AGND SENSE

CAL

SAMPLE

BUSY

COMP

ANALOGCHIP

16-BITDAC

INPUTBUFFERS

LOGIC & TIMING

CALDAC

LEVEL TRANSLATORS

16

BIT 1 – BIT 16

VIN

VREF

15

14

16

13

8

9

AD676

SAR1

6

19

28CLK 10

LATCH

7

Functional Block Diagram

AD676

REV. A –7–

NYQUIST FREQUENCYAn implication of the Nyquist sampling theorem, the “Nyquistfrequency” of a converter is that input frequency which is onehalf the sampling frequency of the converter.

TOTAL HARMONIC DISTORTIONTotal harmonic distortion (THD) is the ratio of the rms sum ofthe harmonic components to the rms value of a full-scale inputsignal and is expressed in percent (%) or decibels (dB). For in-put signals or harmonics that are above the Nyquist frequency,the aliased components are used.

SIGNAL-TO-NOISE PLUS DISTORTION RATIOSignal-to-noise plus distortion is defined to be the ratio of therms value of the measured input signal to the rms sum of allother spectral components below the Nyquist frequency, includ-ing harmonics but excluding dc.

GAIN ERRORThe last transition should occur at an analog value 1.5 LSB be-low the nominal full scale (4.99977 volts for a ±5 V range). Thegain error is the deviation of the actual difference between thefirst and last code transition from the ideal difference betweenthe first and last code transition.

BIPOLAR ZERO ERRORBipolar zero error is the difference between the ideal midscaleinput voltage (0 V) and the actual voltage producing themidscale output code.

DIFFERENTIAL NONLINEARITY (DNL)In an ideal ADC, code transitions are one LSB apart. Differen-tial nonlinearity is the maximum deviation from this ideal value.It is often specified in terms of resolution for which no missingcodes are guaranteed.

INTEGRAL NONLINEARITY (INL)The ideal transfer function for an ADC is a straight line bisect-ing the center of each code drawn between “zero” and “fullscale.” The point used as “zero” occurs 1/2 LSB before themost negative code transition. “Full scale” is defined as a level1.5 LSB beyond the most positive code transition. Integralnonlinearity is the worst-case deviation of a code center averagefrom the straight line.

BANDWIDTHThe full-power bandwidth is that input frequency at which theamplitude of the reconstructed fundamental is reduced by 3 dBfor a full-scale input.

INTERMODULATION DISTORTION (IMD)With inputs consisting of sine waves at two frequencies, fa andfb, any device with nonlinearities will create distortion products,of order (m+n), at sum and difference frequencies of mfa ± nfb,where m, n = 0, 1, 2, 3. . . . Intermodulation terms are those forwhich m or n is not equal to zero. For example, the second or-der terms are (fa + fb) and (fa – fb), and the third order termsare (2 fa + fb), (2 fa – fb), (fa + 2 fb) and (fa – 2 fb). The IMDproducts are expressed as the decibel ratio of the rms sum of themeasured input signals to the rms sum of the distortion terms.The two signals applied to the converter are of equal amplitude,and the peak value of their sum is –0.5 dB from full scale. TheIMD products are normalized to a 0 dB input signal.

APERTURE DELAYAperture delay is the time required after SAMPLE pin is takenLOW for the internal sample-hold of the AD676 to open, thusholding the value of VlN.

APERTURE JITTERAperture jitter is the variation in the aperture delay from sampleto sample.

POWER SUPPLY REJECTIONDC variations in the power supply voltage will affect the overalltransfer function of the ADC, resulting in zero error and gain er-ror changes. Power supply rejection is the maximum change ineither the bipolar zero error or gain error value. Additionally,there is another power supply variation to consider. AC rippleon the power supplies can couple noise into the ADC, resultingin degradation of dynamic performance. This is displayed inFigure 16.

INPUT SETTLING TIMESettling time is a function of the SHA’s ability to track fastslewing signals. This is specified as the maximum time requiredin track mode after a full-scale step input to guarantee ratedconversion accuracy.

Definition of Specifications–

AD676

REV. A–8–

FUNCTIONAL DESCRIPTIONThe AD676 is a multipurpose 16-bit analog-to-digital converterand includes circuitry which performs an input sample/holdfunction, ground sense, and autocalibration. These functionsare segmented onto two monolithic chips—an analog signal pro-cessor and a digital controller. Both chips are contained withinthe AD676 package.

The AD676 employs a successive-approximation technique todetermine the value of the analog input voltage. However, in-stead of the traditional laser-trimmed resistor-ladder approach,this device uses a capacitor-array, charge redistribution tech-nique. Binary-weighted capacitors subdivide the input sample toperform the actual analog-to-digital conversion. The capacitorarray eliminates variation in the linearity of the device due totemperature-induced mismatches of resistor values. Since a ca-pacitor array is used to perform the data conversions, thesample/hold function is included without the need for additionalexternal circuitry.

Initial errors in capacitor matching are eliminated by an auto-calibration circuit within the AD676. This circuit employs anon-chip microcontroller and a calibration DAC to measure andcompensate capacitor mismatch errors. As each error is deter-mined, its value is stored in on-chip memory (RAM). Subse-quent conversions use these RAM values to improve conversionaccuracy. The autocalibration routine may be invoked at anytime. Autocalibration insures high performance while eliminat-ing the need for any user adjustments and is described in detailbelow.

The microcontroller controls all of the various functions withinthe AD676. These include the actual successive approximationalgorithm, the autocalibration routine, the sample/hold opera-tion, and the internal output data latch.

AUTOCALIBRATIONThe AD676 achieves rated performance without the need foruser trims or adjustments. This is accomplished through the useof on-chip autocalibration.

In the autocalibration sequence, sample/hold offset is nulled byinternally connecting the input circuit to the ground sense cir-cuit. The resulting offset voltage is measured and stored inRAM for later use. Next, the capacitor representing the mostsignificant bit (MSB) is charged to the reference voltage. Thischarge is then transferred to a capacitor of equal size (composedof the sum of the remaining lower weight bits). The differencein the voltage that results and the reference voltage representsthe amount of capacitor mismatch. A calibration digital-to-ana-log converter (DAC) adds an appropriate value of error correc-tion voltage to cancel this mismatch. This correction factor isalso stored in RAM. This process is repeated for each of thecapacitors representing the remaining top eight bits. The accu-mulated values in RAM are then used during subsequent con-versions to adjust conversion results accordingly.

As shown in Figure 1, when CAL is taken HIGH the AD676 in-ternal circuitry is reset, the BUSY pin is driven HIGH, and theADC prepares for calibration. This is an asynchronous hard-ware reset and will interrupt any conversion or calibration cur-rently in progress. Actual calibration begins when CAL is taken

LOW and completes in 85,530 clock cycles, indicated by BUSYgoing LOW. During calibration, it is preferable for SAMPLE tobe held LOW. If SAMPLE is HIGH, diagnostic data will appearon Pins 5 and 6. This data is of no value to the user.

The AD676 requires one clock cycle after BUSY goes LOW tocomplete the calibration cycle. If this clock cycle is not pro-vided, it will be taken from the first conversion, likely resultingin first conversion error.

In most applications, it is sufficient to calibrate the AD676 onlyupon power-up, in which case care should be taken that thepower supplies and voltage reference have stabilized first. If notcalibrated, the AD676 accuracy may be as low as 10 bits.

CONVERSION CONTROLThe AD676 is controlled by two signals: SAMPLE and CLK, asshown in Figures 2a and 2b. It is assumed that the part has beencalibrated and the digital I/O pins have the levels shown at thestart of the timing diagram.

A conversion consists of an input acquisition followed by 17clock pulses which execute the 16-bit internal successive ap-proximation routine. The analog input is acquired by taking theSAMPLE line HIGH for a minimum sampling time of tS. Theactual sample taken is the voltage present on VIN one aperturedelay after the SAMPLE line is brought LOW, assuming theprevious conversion has completed (signified by BUSY goingLOW). Care should he taken to ensure that this negative edge iswell defined and jitter free in ac applications to reduce the un-certainty (noise) in signal acquisition. With SAMPLE goingLOW, the AD676 commits itself to the conversion—the input atVIN is disconnected from the internal capacitor array, BUSYgoes HIGH, and the SAMPLE input will be ignored until theconversion is completed (when BUSY goes LOW). SAMPLEmust be held LOW for a minimum period of time tSL. A periodof time tSC after bringing SAMPLE LOW, the 17 CLK cyclesare applied; CLK pulses that start before this period of time areignored. BUSY goes HIGH tSB after SAMPLE goes LOW, sig-nifying that a conversion is in process, and remains HIGH untilthe conversion is completed. BUSY goes LOW during the 17thCLK cycle at the point where the data outputs have changedand are valid. The AD676 will ignore CLK after BUSY hasgone LOW and the output data will remain constant until a newconversion is completed. The data can, therefore, be read anytime after BUSY goes LOW and before the 17th CLK of thenext conversion (see Figures 2a and 2b). The section on Micro-processor Interfacing discusses how the AD676 can be inter-faced to a 16-bit databus.

Typically BUSY would be used to latch the AD676 output datainto buffers or to interrupt microprocessors or DSPs. It is rec-ommended that the capacitive load on BUSY be minimized bydriving no more than a single logic input. Higher capacitiveloads such as cables or multiple gates may degrade conversionquality unless BUSY is buffered.

AD676

REV. A –9–

CONTINUOUS CONVERSIONFor maximum throughput rate, the AD676 can be operated in acontinuous convert mode (see Figure 2b). This is accomplishedby utilizing the fact that SAMPLE will no longer be ignored af-ter BUSY goes LOW, so an acquisition may be initiated evenduring the HIGH time of the 17th CLK pulse for maximumthroughput rate while enabling full settling of the sample/holdcircuitry. If SAMPLE is already HIGH when BUSY goes LOWat the end of a conversion, then an acquisition is immediatelyinitiated and tS and tC start from that time. Data from the previ-ous conversion may be latched up to tSD before BUSY goesLOW or tOD after the rising edge of the 17th clock pulse. How-ever, it is preferred that latching occur on or after the fallingedge of BUSY.

Care must he taken to adhere to the minimum/maximum timingrequirements in order to preserve conversion accuracy.

GENERAL CONVERSION GUIDELINESDuring signal acquisition and conversion, care should be takenwith the logic inputs to avoid digital feedthrough noise. It is pos-sible to run CLK continuously, even during the sample period.However, CLK edges during the sampling period, and especiallywhen SAMPLE goes LOW, may inject noise into the samplingprocess. The AD676 is tested with no CLK cycles during thesampling period. The BUSY signal can be used to prevent theclock from running during acquisition, as illustrated in Figure 3.In this circuit BUSY is used to reset the circuitry which dividesthe system clock down to provide the AD676 CLK. This servesto interrupt the clock until after the input signal has been ac-quired, which has occurred when BUSY goes HIGH. When theconversion is completed and BUSY goes LOW, the circuit inFigure 3 truncates the 17th CLK pulse width which is tolerablebecause only its rising edge is critical.

5

2 10

71

7

12

9

4

11

12.288MHz

SYSTEMCLOCK

CLK

74HC1752D

1Q

CLR

3D

2Q3Q

1D

BUSY

CLK

AD676

9SAMPLE

2

8

9

12

6

13

1

1QD

74HC393

1CLR

2CLR

2QD

2QC

1CLK

2CLK

Figure 3.

Figure 3 also illustrates the use of a counter (74HC393) to de-rive the AD676 SAMPLE command from the system clockwhen a continuous convert mode is desirable. Pin 9 (2QC) pro-vides a 96 kHz sample rate for the AD676 when used with a12.288 MHz system clock. Alternately, Pin 8 (2QD) could beused for a 48 kHz rate.

If a continuous clock is used, then the user must avoid CLKedges at the instant of disconnecting VIN which occurs at thefalling edge of SAMPLE (see tSC specification). The duty cycleof CLK may vary, but both the HIGH (tCH) and LOW (tCL )phases must conform to those shown in the timing specifica-tions. The internal comparator makes its decisions on the risingedge of CLK. To avoid a negative edge transition disturbing thecomparator’s settling, tCL should be at least half the value of tCLK.To also avoid transitions disturbing the internal comparator’ssettling, it is not recommended that the SAMPLE pin changestate toward the end of a CLK cycle.

During a conversion, internal dc error terms such as comparatorvoltage offset are sampled, stored on internal capacitors andused to correct for their corresponding errors when needed. Be-cause these voltages are stored on capacitors, they are subject toleakage decay and so require refreshing. For this reason there isa maximum conversion time tC (1000 µs). From the timeSAMPLE goes HIGH to the completion of the 17th CLK pulse,no more than 1000 µs should elapse for specified performance.However, there is no restriction to the maximum time betweenconversions.

Output coding for the AD676 is twos complement, as shown inTable I. By inverting the MSB, the coding can be converted tooffset binary. The AD676 is designed to limit output coding inthe event of out-of-range inputs.

Table I. Output Coding

VIN Output Code

>Full Scale 011 . . . 11Full Scale 011 . . . 11Full Scale – 1 LSB 011 . . . 10Midscale + 1 LSB 000 . . . 01Midscale 000 . . . 00Midscale – 1 LSB 111 . . . 11–Full Scale + 1 LSB 100 . . . 01–Full Scale 100 . . . 00<–Full Scale 100 . . . 00

AD676

REV. A–10–

POWER SUPPLIES AND DECOUPLINGThe AD676 has three power supply input pins. VCC and VEE

provide the supply voltages to operate the analog portions of theAD676 including the ADC and sample-hold amplifier (SHA).VDD provides the supply voltage which operates the digital por-tions of the AD676 including the data output buffers and theautocalibration controller.

As with most high performance linear circuits, changes in thepower supplies can produce undesired changes in the perfor-mance of the circuit. Optimally, well regulated power supplieswith less than 1% ripple should be selected. The ac output im-pedance of a power supply is a complex function of frequency,and in general will increase with frequency. In other words, highfrequency switching such as that encountered with digital cir-cuitry requires fast transient currents which most power suppliescannot adequately provide. This results in voltage spikes on thesupplies. If these spikes exceed the ±5% tolerance of the ±12 Vsupplies or the ±10% limits of the +5 V supply, ADC perfor-mance will degrade. Additionally, spikes at frequencies higherthan 100 kHz will also degrade performance. To compensate forthe finite ac output impedance of the supplies, it is necessary tostore “reserves” of charge in bypass capacitors. These capacitorscan effectively lower the ac impedance presented to the AD676power inputs which in turn will significantly reduce the magni-tude of the voltage spikes. For bypassing to be effective, certainguidelines should be followed. Decoupling capacitors, typically0.1 µF, should be placed as closely as possible to each powersupply pin of the AD676. It is essential that these capacitors beplaced physically close to the IC to minimize the inductance ofthe PCB trace between the capacitor and the supply pin. Thelogic supply (VDD) should be decoupled to digital common andthe analog supplies (Vcc and VEE) to analog common. The ref-erence input is also considered as a power supply pin in this re-gard and the same decoupling procedures apply. These pointsare displayed in Figure 4.

+5V

12V –12VSYSTEMANALOGCOMMON

SYSTEMDIGITAL

COMMON

AGNDDGND

AD676

17121311

18

EEVCCV

11

VREF

VDD

0.1µF

0.1µF

0.1µF

0.1µF

Figure 4. Grounding and Decoupling the AD676

Additionally, it is beneficial to have large capacitors (>47 µF)located at the point where the power connects to the PCB with10 µF capacitors located in the vicinity of the ADC to furtherreduce low frequency ripple. In systems that will be subjected toparticularly harsh environmental noise, additional decouplingmay be necessary. RC-filtering on each power supply combinedwith dedicated voltage regulation can substantially decreasepower supply ripple effects (this is further detailed in Figure 7).

BOARD LAYOUTDesigning with high resolution data converters requires carefulattention to board layout. Trace impedance is a significant issue.A 1.22 mA current through a 0.5 Ω trace will develop a voltagedrop of 0.6 mV, which is 4 LSBs at the 16-bit level for a 10 Vfull-scale span. In addition to ground drops, inductive and ca-pacitive coupling need to be considered, especially when highaccuracy analog signals share the same board with digitalsignals.

Analog and digital signals should not share a common returnpath. Each signal should have an appropriate analog or digitalreturn routed close to it. Using this approach, signal loops en-close a small area, minimizing the inductive coupling of noise.Wide PC tracks, large gauge wire, and ground planes are highlyrecommended to provide low impedance signal paths. Separateanalog and digital ground planes are also desirable, with a singleinterconnection point at the AD676 to minimize interferencebetween analog and digital circuitry. Analog signals should berouted as far as possible from digital signals and should crossthem, if at all, only at right angles. A solid analog ground planearound the AD676 will isolate it from large switching groundcurrents. For these reasons, the use of wire wrap circuit con-struction will not provide adequate performance; careful printedcircuit board construction is preferred.

GROUNDINGThe AD676 has three grounding pins, designated ANALOGGROUND (AGND), DIGITAL GROUND (DGND) andANALOG GROUND SENSE (AGND SENSE). The analogground pin is the “high quality” ground reference point for thedevice, and should be connected to the analog common point inthe system.

AGND SENSE is intended to be connected to the input signalground reference point. This allows for slight differences in levelbetween the analog ground point in the system and the inputsignal ground point. However no more than 100 mV is recom-mended between the AGND and the AGND SENSE pins forspecified performance.

AD676

REV. A –11–

Using AGND SENSE to remotely sense the ground potential ofthe signal source can be useful if the signal has to be carriedsome distance to the A/D converter. Since all IC ground cur-rents have to return to the power supply and no ground leadsare free from resistance and inductance, there are always somevoltage differences from one ground point in a system toanother.

Over distance this voltage difference can easily amount to sev-eral LSBs (in a 10 V input span, 16-bit system each LSB isabout 0.15 mV). This would directly corrupt the A/D input sig-nal if the A/D measures its input with respect to power ground(AGND) as shown in Figure 5a. To solve this problem theAD676 offers an AGND SENSE pin. Figure 5b shows how theAGND SENSE can be used to eliminate the problem in Figure5a. Figure 5b also shows how the signal wires should beshielded in a noisy environment to avoid capacitive coupling. Ifinductive (magnetic) coupling is expected to be dominant suchas where motors are present, twisted-pair wires should be usedinstead.

The digital ground pin is the reference point for all of the digitalsignals that operate the AD676. This pin should be connectedto the digital common point in the system. As Figure 4 illus-trated, the analog and digital grounds should be connected to-gether at one point in the system, preferably at the AD676.

VIN

AGND

SOURCEVS

GROUND LEAD IGROUND > 0

TO POWERSUPPLY GND

AD676

∆V

Figure 5a. Input to the A/D Is Corrupted by IR Drop in

Ground Leads: VIN = VS + ∆V

VIN

AGNDSENSE

AGND

SOURCEVS

SHIELDED CABLE

GROUND LEAD IGROUND > 0

TO POWERSUPPLY GND

AD676

Figure 5b. AGND SENSE Eliminates the Problem in

Figure 5a.

VOLTAGE REFERENCEThe AD676 requires the use of an external voltage reference.The input voltage range is determined by the value of the refer-ence voltage; in general, a reference voltage of n volts allows aninput range of ±n volts. The AD676 is specified for both 10 Vand 5.0 V references. A 10 V reference will typically requiresupport circuitry operated from ±15 V supplies; a 5.0 V refer-ence may be used with ±12 V supplies. Signal-to-noise perfor-mance is increased proportionately with input signal range. Inthe presence of a fixed amount of system noise, increasing theLSB size (which results from increasing the reference voltage)will increase the effective S/(N+D) performance. Figure 12illustrates S/(N+D) as a function of reference voltage. Incontrast, INL will be optimal at lower reference voltage values(such as 5 V) due to capacitor nonlinearity at higher voltagevalues.

During a conversion, the switched capacitor array of the AD676presents a dynamically changing current load at the voltage ref-erence as the successive-approximation algorithm cycles throughvarious choices of capacitor weighting. (See the following sec-tion “Analog Input” for a detailed discussion of the VREF inputcharacteristics.) The output impedance of the reference circuitrymust be low so that the output voltage will remain sufficientlyconstant as the current drive changes. In some applications, thismay require that the output of the voltage reference be bufferedby an amplifier with low impedance at relatively high frequen-cies. In choosing a voltage reference, consideration should bemade for selecting one with low noise. A capacitor connectedbetween REF IN and AGND will reduce the demands on thereference by decreasing the magnitude of high frequency com-ponents required to be sourced by the reference.

Figures 6 and 7 represent typical design approaches.

VIN

10µF

AGND

CN1.0µF

+12V

AD586

AD676

13

166

2

4

8 VREF+

Figure 6.

Figure 6 shows a voltage reference circuit featuring the 5 V out-put AD586. The AD586 is a low cost reference which utilizes aburied Zener architecture to provide low noise and drift. Overthe 0°C to +70°C range, the AD586L grade exhibits less than2.25 mV output change from its initial value at +25°C. A noise-reduction capacitor, CN, reduces the broadband noise of the

AD676

REV. A–12–

AD586 output, thereby optimizing the overall performance ofthe AD676. It is recommended that a 10 µF to 47 µF high qual-ity tantalum capacitor be tied between the VREF input of theAD676 and ground to minimize the impedance on thereference.

+15V

+5V

–15V

100µF

100µF

100µF

AD676

10µF

10µF 0.1µF

0.1µF

0.1µF78L12

79L12

0.01µF

0.01µF

VREF

VDD

VCC

VEE

VIN

VO

NRGND10µF

0.1µF1µF

AD587

10µF

1517

18

12

16

4

26

8

VIN

VIN

10Ω

10Ω

10Ω

10Ω

Figure 7.

Using the AD676 with ±10 V input range (VREF = 10 V) typi-cally requires ±15 V supplies to drive op amps and the voltagereference. If ±12 V is not available in the system, regulatorssuch as 78L12 and 79L12 can be used to provide power for theAD676. This is also the recommended approach (for any inputrange) when the ADC system is subjected to harsh environ-ments such as where the power supplies are noisy and wherevoltage spikes are present. Figure 7 shows an example of such asystem based upon the 10 V AD587 reference, which provides a300 µV LSB. Circuitry for additional protection against powersupply disturbances has been shown. A 100 µF capacitor at eachregulator prevents very large voltage spikes from entering theregulators. Any power line noise which the regulators cannoteliminate will be further filtered by an RC filter (10 Ω/10 µF)having a –3 dB point at 1.6 kHz. For best results the regulatorsshould be within a few centimeters of the AD676.

ANALOG INPUTAs previously discussed, the analog input voltage range for theAD676 is ±VREF. For purposes of ground drop and commonmode rejection, the VIN and VREF inputs each have their ownground. VREF is referred to the local analog system ground(AGND), and VIN is referred to the analog ground sense pin(AGND SENSE) which allows a remote ground sense for theinput signal.

The AD676 analog inputs (VIN, VREF and AGND SENSE) ex-hibit dynamic characteristics. When a conversion cycle begins,each analog input is connected to an internal, discharged 50 pFcapacitor which then charges to the voltage present at the corre-sponding pin. The capacitor is disconnected when SAMPLE istaken LOW, and the stored charge is used in the subsequentconversion. In order to limit the demands placed on the externalsource by this high initial charging current, an internal bufferamplifier is employed between the input and this capacitance fora few hundred nanoseconds. During this time the input pin ex-hibits typically 20 kΩ input resistance, 10 pF input capacitanceand ±40 µA bias current. Next, the input is switched directly tothe now precharged capacitor and allowed to fully settle. Duringthis time the input sees only a 50 pF capacitor. Once the sampleis taken, the input is internally floated so that the external inputsource sees a very high input resistance and a parasitic input ca-pacitance of typically only 2 pF. As a result, the only dominantinput characteristic which must be considered is the high cur-rent steps which occur when the internal buffers are switched inand out.

In most cases, these characteristics require the use of an externalop amp to drive the input of the AD676. Care should he takenwith op amp selection; even with modest loading conditions,most available op amps do not meet the low distortion require-ments necessary to match the performance capabilities of theAD676. Figure 8 represents a circuit, based upon the AD845,recommended for low noise, low distortion ac applications.

For applications optimized more for low bias and low offset thanspeed or bandwidth, the AD845 of Figure 8 may be replaced bythe OP27.

499Ω

1kΩ

+12V

–12V

AD845

0.1µF

0.1µF

AGND

AGNDSENSE

±5VINPUT

1kΩ

AD676

15

13

14

2

3 4

7

6 VIN

Figure 8.

AD676

REV. A –13–

AC PERFORMANCEAC parameters, which include S/(N+D), THD, etc., reflect theAD676’s effect on the spectral content of the analog input sig-nal. Figures 12 through 16 provide information on the AD676’sac performance under a variety of conditions.

As a general rule, averaging the results from several conversionsreduces the effects of noise, and therefore improves such param-eters as S/(N+D). AD676 performance may be optimized byoperating the device at its maximum sample rate of 100 kSPSand digitally filtering the resulting bit stream to the desired signalbandwidth. This succeeds in distributing noise over a widerfrequency range, thus reducing the noise density in the fre-quency band of interest. This subject is discussed in the follow-ing section.

OVERSAMPLING AND NOISE FILTERINGThe Nyquist rate for a converter is defined as one-half its sam-pling rate. This is established by the Nyquist theorem, which re-quires that a signal he sampled at a rate corresponding to atleast twice its highest frequency component of interest in orderto preserve the informational content. Oversampling is a conver-sion technique in which the sampling frequency is more thantwice the frequency bandwidth of interest. In audio applications,the AD676 can operate at a 2 3 FS oversampling rate, whereFS = 48 kHz.

In quantized systems, the informational content of the analoginput is represented in the frequency spectrum from dc to theNyquist rate of the converter. Within this same spectrum arehigher frequency noise and signal components. Antialias, or lowpass, filters are used at the input to the ADC to reduce thesenoise and signal components so that their aliased componentsdo not corrupt the baseband spectrum. However, widebandnoise contributed by the AD676 will not be reduced by theantialias filter. The AD676 quantization noise is evenly distrib-uted from dc to the Nyquist rate, and this fact can be used tominimize its overall affect.

The AD676 quantization noise effects can be reduced byoversampling–sampling at a rate higher than that defined by theNyquist theorem. This spreads the noise energy over a band-width wider than the frequency band of interest. By judiciousselection of a digital decimation filter, noise frequencies outsidethe bandwidth of interest may be eliminated.

The process of analog to digital conversion inherently producesnoise, known as quantization noise. The magnitude of this noiseis a function of the resolution of the converter, and manifests it-self as a limit to the theoretical signal-to-noise ratio achievable.

This limit is described by S/(N+D) = (6.02n + 1.76 + 10 logFS/2FA) dB, where n is the resolution of the converter in bits, FS

is the sampling frequency, and Fa is the signal bandwidth of in-terest. For audio bandwidth applications, the AD676 is capableof operating at a 2 3 oversample rate (96 kSPS), which typicallyproduces an improvement in S/(N+D) of 3 dB compared withoperating at the Nyquist conversion rate of 48 kSPS. Over-sampling has another advantage as well; the demands on theantialias filter are lessened. In summary, system performance isoptimized by running the AD676 at or near its maximum sam-pling rate of 100 kHz and digitally filtering the resulting spec-trum to eliminate undesired frequencies.

DC CODE UNCERTAINTYIdeally, a fixed dc input should result in the same output codefor repetitive conversions. However, as a consequence of systemnoise and circuit noise, for a given input voltage there is a rangeof output codes which may occur. Figure 9 is a histogram of thecodes resulting from 1000 conversions of a typical input voltageby the AD676 used with a 10 V reference.

210–1DEVIATION FROM CORRECT CODE – LSBs

NU

MB

ER

OF

CO

DE

HIT

S

800

0

200

400

600

Figure 9. Distribution of Codes from 1000 Conversions,

Relative to the Correct Code

The standard deviation of this distribution is approximately 0.5LSBs. If less uncertainty is desired, averaging multiple conver-sions will narrow this distribution by the inverse of the squareroot of the number of samples; i.e., the average of 4 conversionswould have a standard deviation of 0.25 LSBs.

AD676

REV. A–14–

MICROPROCESSOR INTERFACEThe AD676 is ideally suited for use in both traditional dc mea-surement applications supporting a microprocessor, and in acsignal processing applications interfacing to a digital signal pro-cessor. The AD676 is designed to interface with a 16-bit databus, providing all output data bits in a single read cycle. A vari-ety of external buffers, such as 74HC541, can be used with theAD676 to provide 3-state outputs, high driving capability, andto prevent bus noise from coupling into the ADC. The followingsections illustrate the use of the AD676 with a representativedigital signal processor and microprocessor. These circuits pro-vide general interface practices which are applicable to otherprocessor choices.

ADSP-2101Figure 10a shows the AD676 interfaced to the ADSP-2101 DSPprocessor. The AD676 buffers are mapped in the ADSP-2101’smemory space, requiring one wait state when using a 12.5 MHzprocessor clock.

The falling edge of BUSY interrupts the processor, indicatingthat new data is ready. The ADSP-2101 automatically jumps tothe appropriate service routine with minimal overhead. The in-terrupt routine then instructs the processor to read the new datausing a memory read instruction.

A0

A13

D8 – D23

ADSP-2101

IRQ2

RD

DMSDECODER

CS

ADDRESS BUS

Y1 – Y8

A1 – A3

74HC541

G1

G2

Y1 – Y8

A1 – A3

74HC541

G1

G2

BUSY

BIT 1 – BIT 16

AD676

168

8

8

16

8

Figure 10a.

Figure 10b shows circuitry which would be included by a typicaladdress decoder for the output buffers. In this case, a datamemory access to any address in the range 3000H to 37FFHwill result in the output buffers being enabled.

The AD676 CLK and SAMPLE can be generated by dividingdown the system clock as described earlier (Figure 3), or if theADSP-2101 serial port clocks are not being used, they can beprogrammed to generate CLK and SAMPLE.

A13

A12

A11

DMS

CS

Figure 10b.

80286The 80286 16-bit microprocessor can be interfaced to a buff-ered AD676 without any generation of wait states. As seen inFigure 11, BUSY can be used both to control the AD676 clockand to alert the processor when new data is ready. In the systemshown, the 80286 should be configured in an edge triggered, di-rect interrupt mode (integrated controller provides the interruptvector). Since the 80286 does not latch interrupt signals, the in-terrupt needs to be internally acknowledged before BUSY goesHIGH again during the next AD676 conversion (BUSY = 0).Depending on whether the AD676 buffers are mapped intomemory or 1/0 space, the interrupt service routine will read thedata by using either the MOV or the IN instruction. To be ableto read all the 16 bits at once, and thereby increase the 80286’sefficiency, the buffers should be located at an even address.

AD0 – AD15

ALE

CLKOUT

INT 0

80286

RD

PCSO – 6

S2

DECODER

CS

16

Y1 – Y8

A1 – A8

74HC541

G1

G2

Y1 – Y8

A1 – A8

74HC541

G1

G2

8

8

DIVIDER

D

CLR

Q

Q

D

CLR

Q

Q

74HC04 74HC74

BIT1 – BIT16

SAMPLE

CLK

BUSY

AD676

2MHz

16

8

8

Figure 11.

AD676

REV. A –15–

102

8010.5

86

82

3.5

84

2.5

92

88

90

94

96

98

100

9.58.57.56.55.54.5

THD

S/(N+D)

V – VoltsREF

dB

Figure 12. S/(N+D) and THD vs. VREF

Figure 14. 4096 Point FFT at 96 kSPS, fIN = 1.06 kHz

100

300

60

40

50

–60

90

70

80

–10–20–30–40–50

THD

S/(N+D)

INPUT AMPLITUDE – dB

dB

Figure 13. S/(N+D) and THD vs. Input Amplitude

Figure 15. IMD Plot for fIN = 1008 Hz (fa),

1055 Hz (fb) at 96 kSPS

90

80

70

60

50

RIPPLE FREQUENCY – Hz

S/(

N+D

) –d

B

0 100 1k 10k 100k 1M

30

20

40

+5V

+12V

–12V

Figure 16. AC Power Supply Rejection (fIN = 1.06 kHz)

fSAMPLE = 96 kSPS, VRIPPLE = 0.13 V p-p

Typical Dynamic Performance–

AD676

REV. A–16–

OUTLINE DIMENSIONSDimensions shown in inches and (mm).

28-Pin Ceramic DIP Package (D-28)

0.225 (5.72) MAX

0.150 (3.81) MIN

0.100 (2.54)BSC

1.490 (37.85) MAX

0.200 (5.08)0.125 (3.18)

0.070 (1.78) 0.030 (0.76)

0.060 (1.52)0.015 (0.38)

0.610 (15.49)0.500 (12.70)

0.620 (15.75)0.590 (14.99)

0.018 (0.46)0.008 (0.20)

28

1

15

14

0.005 (0.13) MIN

0.100 (2.54)MAX

0.026 (0.66)0.014 (0.36)

C1

67

9–2

4–7

/92

PR

INT

ED

IN

U.S

.A.

REV. A

Information furnished by Analog Devices is believed to be accurate andreliable. However, no responsibility is assumed by Analog Devices for itsuse, nor for any infringements of patents or other rights of third partieswhich may result from its use. No license is granted by implication orotherwise under any patent or patent rights of Analog Devices.

a +5 Volt, Parallel InputComplete 12-Bit DAC

DAC8562

One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

Tel: 617/329-4700 Fax: 617/326-8703

FUNCTIONAL BLOCK DIAGRAM

12-BITDAC

DAC REGISTER

REF

12

12

DATA

REFOUT

DGND

VOUT

AGND

VDD

CLRCE

DAC-8562

GENERAL DESCRIPTIONThe DAC8562 is a complete, parallel input, 12-bit, voltage out-put DAC designed to operate from a single +5 volt supply. Builtusing a CBCMOS process, these monolithic DACs offer theuser low cost, and ease-of-use in +5 volt only systems.

Included on the chip, in addition to the DAC, is a rail-to-railamplifier, latch and reference. The reference (REFOUT) istrimmed to 2.5 volts, and the on-chip amplifier gains up theDAC output to 4.095 volts full scale. The user needs only sup-ply a +5 volt supply.

The DAC8562 is coded straight binary. The op amp outputswings from 0 to +4.095 volts for a one millivolt per bit resolu-tion, and is capable of driving ±5 mA. Built using low tempera-ture-coefficient silicon-chrome thin-film resistors, excellentlinearity error over temperature has been achieved as shown be-low in the linearity error versus digital input code plot.

Digital interface is parallel and high speed to interface to thefastest processors without wait states. The interface is very sim-ple requiring only a single CE signal. An asynchronous CLR in-put sets the output to zero scale.

The DAC8562 is available in two different 20-pin packages,plastic DIP and SOL-20. Each part is fully specified for opera-tion over –40°C to +85°C, and the full +5 V ± 5% power supplyrange.

For MIL-STD-883 applications, contact your local ADI salesoffice for the DAC8562/883 data sheet which specifies opera-tion over the –55°C to +125°C temperature range.

1

–14096

–0.5

–0.75

0

0

–0.25

0.25

0.5

0.75

307220481024

VDD = +5V

TA = –55°C, +25°C, +125°C

LIN

EA

RIT

Y E

RR

OR

— L

SB

DIGITAL INPUT CODE — Decimal

–55°C

+25°C & +125°C

Figure 1. Linearity Error vs. Digital Input Code Plot

FEATURES

Complete 12-Bit DAC

No External Components

Single +5 Volt Operation

1 mV/Bit with 4.095 V Full Scale

True Voltage Output, 65 mA Drive

Very Low Power –3 mW

APPLICATIONS

Digitally Controlled Calibration

Servo Controls

Process Control Equipment

PC Peripherals

DAC8562–SPECIFICATIONSELECTRICAL CHARACTERISTICSParameter Symbol Condition Min Typ Max Units

STATIC PERFORMANCEResolution N Note 2 12 BitsRelative Accuracy INL E Grade –1/2 ±1/4 +1/2 LSB

F Grade –1 ±3/4 +1 LSBDifferential Nonlinearity DNL No Missing Codes –1 ±3/4 +1 LSBZero-Scale Error VZSE Data = 000H +1/2 +3 LSBFull-Scale Voltage VFS Data - FFFH

3

E Grade 4.087 4.095 4.103 VF Grade 4.079 4.095 4.111 V

Full-Scale Tempco TCVFS Notes 3, 4 ±16 ppm/°C

ANALOG OUTPUTOutput Current IOUT Data = 800H ±5 ±7 mALoad Regulation at Half Scale LDREG RL = 402 Ω to ∞, Data = 800H 1 3 LSBCapacitive Load CL No Oscillation4 500 pF

REFERENCE OUTPUTOutput Voltage VREF 2.484 2.500 2.516 VOutput Source Current IREF Note 5 5 7 mALine Rejection LNREJ 0.08 %/VLoad Regulation LDREG IREF = 0 to 5 mA 0.1 %/mA

LOGIC INPUTSLogic Input Low Voltage VIL 0.8 VLogic Input High Voltage VIH 2.4 VInput Leakage Current IIL 10 µAInput Capacitance CIL Note 4 10 pF

INTERFACE TIMING SPECIFICATIONS1, 4

Chip Enable Pulse Width tCEW 30 nsData Setup tDS 30 nsData Hold tDH 10 nsClear Pulse Width tCLRW 20 ns

AC CHARACTERISTICS4

Voltage Output Settling Time6 tS To ±1 LSB of Final Value 16 µsDigital Feedthrough 35 nV sec

SUPPLY CHARACTERISTICSPositive Supply Current IDD VIH = 2.4 V, VIL = 0.8 V 3 6 mA

VIL = 0 V, VDD = +5 V 0.6 1 mAPower Dissipation PDISS VIH = 2.4 V, VIL = 0.8 V 15 30 mW

VIL = 0 V, VDD = +5V 3 5 mWPower Supply Sensitivity PSS ∆VDD = ±5% 0.002 0.004 %/%

NOTES1All input control signals are specified with tr = tf = 5 ns (10% to 90% of +5 V) and timed from a voltage level of 1.6 V.21 LSB = 1 mV for 0 to +4.095 V output range.3Includes internal voltage reference error.4These parameters are guaranteed by design and not subject to production testing.5Very little sink current is available at the REFOUT pin. Use external buffer if setting up a virtual ground.6The settling time specification does not apply for negative going transitions within the last 6 LSBs of ground. Some devices exhibit double the typical settling time inthis 6 LSB region.


–2–

(@ VDD = +5.0 6 5%, RS = No Load, –408C ≤ TA ≤ +858C, unless otherwise noted)

REV. A

WAFER TEST LIMITSParameter Symbol Condition Min Typ Max Units

STATIC PERFORMANCERelative Accuracy INL –1 ±3/4 +1 LSBDifferential Nonlinearity DNL No Missing Codes –1 ±3/4 + 1 LSBZero-Scale Error VZSE Data = 000H +1/2 +3 LSBFull-Scale Voltage VFS Data = FFFH 4.085 4.095 4.105 VReference Output Voltage VREF 2.490 2.500 2.510 V

LOGIC INPUTSLogic Input Low Voltage VIL 0.8 VLogic Input High Voltage VIH 2.4 VInput Leakage Current IIL 10 µA

SUPPLY CHARACTERISTICSPositive Supply Current IDD VIH = 2.4 V, VIL = 0.8 V 3 6 mA

VIL = 0 V, VDD = +5 V 0.6 1 mAPower Dissipation PDISS VIH = 2.4 V, VIL = 0.8 V 15 30 mW

VIL = 0 V, VDD = +5 V 3 5 mWPower Supply Sensitivity PSS ∆VDD = ±5% 0.002 0.004 %/%

NOTE1Electrical tests are performed at wafer probe to the limits shown. Due to variations in assembly methods and normal yield loss, yield after packaging is not guaranteedfor standard product dice. Consult factory to negotiate specifications based on dice lot qualifications through sample lot assembly and testing.

CAUTIONESD (electrostatic discharge) sensitive device. The digital control inputs are diode protected;however, permanent damage may occur on unconnected devices subject to high energy electrostaticfields. Unused devices must be stored in conductive foam or shunts. The protective foam should bedischarged to the destination socket before devices are inserted.

WARNING!

ESD SENSITIVE DEVICE

ABSOLUTE MAXIMUM RATINGS*VDD to DGND and AGND . . . . . . . . . . . . . . . . –0.3 V, +10 VLogic Inputs to DGND . . . . . . . . . . . . . . .–0.3 V, VDD + 0.3 VVOUT to AGND . . . . . . . . . . . . . . . . . . . . . –0.3 V, VDD + 0.3 VVREFOUT to AGND . . . . . . . . . . . . . . . . . . –0.3 V, VDD + 0.3 VAGND to DGND . . . . . . . . . . . . . . . . . . . . . . . . . –0.3 V, VDD

IOUT Short Circuit to GND . . . . . . . . . . . . . . . . . . . . . . 50 mAPackage Power Dissipation . . . . . . . . . . . . . . (TJ max – TA)/uJA

Thermal Resistance uJA

20-Pin Plastic DIP Package (P) . . . . . . . . . . . . . . . . 74°C/W20-Lead SOIC Package (S) . . . . . . . . . . . . . . . . . . . 89°C/W

Maximum Junction Temperature (TJ max) . . . . . . . . . . 150°COperating Temperature Range . . . . . . . . . . . . . –40°C to +85°CStorage Temperature Range . . . . . . . . . . . . . –65°C to +150°CLead Temperature (Soldering, 10 secs) . . . . . . . . . . . . +300°C*Stresses above those listed under “Absolute Maximum Ratings” may causepermanent damage to the device. This is a stress rating only and functionaloperation of the device at these or any other conditions above those indicated in theoperational sections of this specification is not implied. Exposure to absolutemaximum rating conditions for extended periods may affect device reliability.

1

0

0

0

1

1

FS

ZS

DB11–0

VOUT

tCEW

tDS tDH

DATA VALID

tCLRW

tS tS

±1 LSBERROR BAND

CE

CLR

Figure 2. Timing Diagram

Table I. Control Logic Truth Table

CE CLR DAC Register Function

H H LatchedL H Transparent↑ + H Latched with New DataX L Loaded with All ZerosH ↑ + Latched All Zeros

↑ + Positive Logic Transition; X Don't Care.

REV. A –3–

(@ VDD = +5.0 V 6 5%, RL = No Load, TA = +258C, applies to part number DAC8562GBC only,unless otherwise noted)

DAC8562

DAC8562

REV. A–4–

Table II. Nominal Output Voltage vs. Input Code

Binary Hex Decimal Output (V)

0000 0000 0000 000 0 0.000 Zero Scale0000 0000 0001 001 1 0.0010000 0000 0010 002 2 0.0020000 0000 1111 00F 15 0.0150000 0001 0000 010 16 0.0160000 1111 1111 0FF 255 0.2550001 0000 0000 100 256 0.2560001 1111 1111 1FF 511 0.5110010 0000 0000 200 512 0.5120011 1111 1111 3FF 1023 1.0230100 0000 0000 400 1024 1.0240111 1111 1111 7FF 2047 2.0471000 0000 0000 800 2048 2.048 Half Scale1100 0000 0000 C00 3072 3.0721111 1111 1111 FFF 4095 4.095 Full Scale

PIN DESCRIPTIONS

Pin Name Description

20 VDD Positive supply. Nominal value+5 volts, ±5%.

1-9 DB0-DB11 Twelve Binary Data Bit inputs. DB1117-19 is the MSB and DB0 is the LSB.

16 CE Chip Enable. Active low input.

15 CLR Active low digital input that clears theDAC register to zero, setting the DACto minimum scale.

8 DGND Digital ground for input logic.

12 AGND Analog Ground. Ground reference forthe internal bandgap reference voltage,the DAC, and the output buffer.

13 VOUT Voltage output from the DAC. Fixedoutput voltage range of 0 V to 4.095 Vwith 1 mV/LSB. An internal tempera-ture stabilized reference maintains afixed full-scale voltage independent oftime, temperature and power supplyvariations.

14 REFOUT Nominal 2.5 V reference output volt-age. This node must be buffered if re-quired to drive external loads.

11 NC No Connection. Leave pin floating.

PIN CONFIGURATIONS

20-Pin P-DIP(N-20)

SOL-20(R-20)

ORDERING GUIDE

INL Temperature PackageModel (LSB) Range Option

DAC8562EP ±1/2 –40°C to +85°C N-20DAC8562FP ±1 –40°C to +85°C N-20DAC8562FS ±1 –40°C to +85°C R-20DAC8562GBC ±1 +25°C Dice

DICE CHARACTERISTICS

12

13

14

15

16

17

18

19 20 1 2

3

4

5

6

7

8

910

DGNDAGND

VOUT

REFOUT

CLR

CE

DB0

DB1

DB2 VDD

DB11

DB10

DB9

DB6

DB5

DB4DB3

DB8

DB7

SUBSTRATE IS COMMON WITH VDD.

TRANSISTOR COUNT: 524DIE SIZE: 0.70 X 0.105 INCH; 7350 SQ MILS

1


DAC-8562

1

2

3

4

5

6

7

8

9

10

20

19

18

17

16

15

14

13

12

11


DAC-8562

DB3

DB4

DB5

DB6

DB7

DB8

DB9

DB10

DB11

DGND

VDD

DB2

DB1

DB0

REFOUT

VOUT

AGND

NC

NC = NO CONNECT

CE

CLR

DAC8562

REV. A –5–

OPERATIONThe DAC8562 is a complete ready to use 12-bit digital-to-analog converter. Only one +5 V power supply is necessary foroperation. It contains a voltage-switched, 12-bit, laser-trimmeddigital-to-analog converter, a curvature-corrected bandgap refer-ence, a rail-to-rail output op amp, and a DAC register. The par-allel data interface consists of 12 data bits, DB0–DB11, and aactive low CE strobe. In addition, an asynchronous CLR pinwill set all DAC register bits to zero causing the VOUT to be-come zero volts. This function is useful for power on reset orsystem failure recovery to a known state.

D/A CONVERTER SECTIONThe internal DAC is a 12-bit voltage-mode device with an out-put that swings from AGND potential to the 2.5 volt internalbandgap voltage. It uses a laser trimmed R-2R ladder which isswitched by N channel MOSFETs. The output voltage of theDAC has a constant resistance independent of digital inputcode. The DAC output (not available to the user) is internallyconnected to the rail-to-rail output op amp.

AMPLIFIER SECTIONThe internal DAC’s output is buffered by a low power con-sumption precision amplifier. This low power amplifier containsa differential PNP pair input stage which provides low offsetvoltage and low noise, as well as the ability to amplify the zero-scale DAC output voltages. The rail-to-rail amplifier is config-ured in a gain of 1.6384 (= 4.095 V/2.5 V) in order to set the4.095 volt full-scale output (1 mV/LSB). See Figure 3 for anequivalent circuit schematic of the analog section.

R1

R2VOUT

RAIL-TO-RAILOUTPUTAMPLIFIER

R

BANDGAPREFERENCE

REFOUT2.5V

2R

R

2R

2R

2RSPDT

N ch FETSWITCHES 2R

AV = 4.096/2.5 = 1.636V/V

VOLTAGE SWITCHED 12-BITR-2R D/A CONVERTER

BUFFER

Figure 3. Equivalent DAC8562 Schematic of

Analog Portion

The op amp has a 16 µs typical settling time to 0.01%. Thereare slight differences in settling time for negative slewing signalsversus positive. See the oscilloscope photos in the Typical Per-formances section of this data sheet.

OUTPUT SECTIONThe rail-to-rail output stage of this amplifier has been designedto provide precision performance while operating near eitherpower supply. Figure 4 shows an equivalent output schematic ofthe rail-to-rail amplifier with its N channel pull down FETs thatwill pull an output load directly to GND. The output sourcing

current is provided by a P channel pull-up device that can sup-ply GND terminated loads, especially important at the –5%supply tolerance value of 4.75 volts.

VDD

VOUT

AGND

N-CH

P-CH

Figure 4. Equivalent Analog Output Circuit

Figures 5 and 6 in the typical performance characteristics sec-tion provide information on output swing performance nearground and full scale as a function of load. In addition to resis-tive load driving capability, the amplifier has also been carefullydesigned and characterized for up to 500 pF capacitive loaddriving capability.

REFERENCE SECTIONThe internal 2.5 V curvature-corrected bandgap voltage refer-ence is laser trimmed for both initial accuracy and low tempera-ture coefficient. The voltage generated by the reference isavailable at the REFOUT pin. Since REFOUT is not intendedto drive external loads, it must be buffered–refer to the applica-tions section for more information. The equivalent emitter fol-lower output circuit of the REFOUT pin is shown in Figure 3.

Bypassing the REFOUT pin is not required for proper opera-tion. Figure 7 shows broadband noise performance.

POWER SUPPLYThe very low power consumption of the DAC8562 is a directresult of a circuit design optimizing use of the CBCMOS pro-cess. By using the low power characteristics of the CMOS forthe logic, and the low noise, tight matching of the complemen-tary bipolar transistors, good analog accuracy is achieved.

For power-consumption sensitive applications it is important tonote that the internal power consumption of the DAC8562 isstrongly dependent on the actual logic-input voltage-levelspresent on the DB0–DB11, CE and CLR pins. Since these in-puts are standard CMOS logic structures, they contribute staticpower dissipation dependent on the actual driving logic VOH andVOL voltage levels. The graph in Figure 9 shows the effect on to-tal DAC8562 supply current as a function of the actual value ofinput logic voltage. Consequently for optimum dissipation useof CMOS logic versus TTL provides minimal dissipation in thestatic state. A VINL = 0 V on the DB0–DB11 pins provides thelowest standby dissipation of 600 µA with a +5 V power supply.

DAC8562

REV. A–6–

As with any analog system, it is recommended that theDAC8562 power supply be bypassed on the same PC card thatcontains the chip. Figure 10 shows the power supply rejectionversus frequency performance. This should be taken into ac-count when using higher frequency switched-mode power sup-plies with ripple frequencies of 100 kHz and higher.

One advantage of the rail-to-rail output amplifier used in theDAC8562 is the wide range of usable supply voltage. The part isfully specified and tested over temperature for operation from+4.75 V to +5.25 V. If reduced linearity and source current ca-pability near full scale can be tolerated, operation of theDAC8562 is possible down to +4.3 volts. The minimum operat-ing supply voltage versus load current plot, in Figure 11, pro-vides information for operation below VDD = +4.75 V.

TIMING AND CONTROLThe DAC8562 has a 12-bit DAC register that simplifies inter-face to a 12-bit (or wider) data bus. The latch is controlled bythe Chip Enable (CE) input. If the application does not involvea data bus, wiring CE low allows direct operation of the DAC.

The data latch is level triggered and acquires data from the databus during the time period when CE is low. When CE goeshigh, the data is latched into the register and held until CE re-turns low. The minimum time required for the data to bepresent on the bus before CE returns high is called the datasetup time (tDS) as seen in Figure 2. The data hold time (tDH) isthe amount of time that the data has to remain on the bus afterCE goes high. The high speed timing offered by the DAC8562provides for direct interface with no wait states in all but thefastest microprocessors.

Typical Performance Characteristics5

2

010 100 100k10k1k

1

3

4

LOAD RESISTANCE – Ω

OU

TP

UT

VO

LT

AG

E –

Vo

lts

RL TIED TO AGNDD = FFFHRL TIED TO AGNDDATA = FFFH

VDD = +5VTA = +25°C

RL TIED TO +5V DATA = 000H

Figure 5. Output Swing vs. Load

TIME = 1ms/DIV

10

90100

0%

50mV 1ms

TA = 25°C

NBW = 630kHz

OU

TP

UT

NO

ISE

VO

LT

AG

E –

500

µV

/DIV

Figure 8. Broadband Noise

1 10 1000100

100

1

0.01

0.1

10

OUTPUT SINK CURRENT – µA

OU

TP

UT

PU

LL

DO

WN

VO

LT

AG

E –

mV VDD = +5V

DATA = 000H

TA = +85°C

TA = –40°C

TA = +25°C

Figure 6. Pull-Down Voltage vs.

Output Sink Current Capability

5

05

1

0

3

2

4

32 41LOGIC VOLTAGE VALUE – Volts

SU

PP

LY

CU

RR

EN

T –

mA

VDD = +5V

TA = +25°C

Figure 9. Supply Current vs. Logic

Input Voltage

80

–100

–60

–80

1

–20

–40

0

20

40

60

32OUTPUT VOLTAGE – Volts

OU

TP

UT

CU

RR

EN

T –

mA

POS0 CURRENT0

LIMIT0

NEG CURRENT LIMIT

DATA = 800HRL TIED TO +2V

Figure 7. IOUT vs. VOUT

100

010 100 100k10k1k

60

80

20

40

PO

WE

R S

UP

PL

Y R

EJE

CT

ION

– d

B

FREQUENCY – Hz

VDD = +5V ±200mV AC

TA = +25°C

DATA = FFFH

Figure 10. Power Supply Rejection

vs. Frequency

DAC8562

REV. A –7–

0.01 0.1 101.0

5.0

4.8

4.0

4.6

4.4

4.2

0.04 0.4 4.0OUTPUT LOAD CURRENT – mA

VD

D M

IN –

Vo

lts

∆VFS ≤ 1 LSB DATA = FFFH TA = +25°C

PROPER OPERATION WHEN VDD SUPPLY VOLTAGE ABOVE CURVE

Figure 11. Minimum Supply

Voltage vs. Load

0

5

16µs

VDD = +5V TA = +25°C

OU

TP

UT

VO

LT

AG

E1m

V/D

IVD

AT

A

TIME – 10µs/DIV

Figure 14. Output Voltage Rise

Time Detail

50

0

10

30

20

40

–6–8 1610 126 8 1440–2–4 2TOTAL UNADJUSTED ERROR – LSB

NU

MB

ER

OF

UN

ITS

TUE = INL+ZS+FSSS = 300 UNITS

TA = +25°C

Σ

Figure 17. Total Unadjusted

Error Histogram

2.028

2.018

2.048

2.038

0

5

TIME – 200ns/DIV

VO

UT –

Vo

lts

CE

DATA = 204810 TO 204710

Figure 12. Midscale Transition

Performance

0

5

VDD = +5V TA = +25°C

OU

TP

UT

VO

LT

AG

E1m

V/D

IVD

AT

A

TIME – 10µs/DIV

16µs

Figure 15. Output Voltage Fall

Time Detail

4.125

4.115

4.105

4.095

4.085

4.075–50 –25 0 25 50 75 100 125

AVG +1σ

AVG

AVG –1σ

VDD = +5VNO LOADSS = 300 PCS

TEMPERATURE – °C

FU

LL

-SC

AL

E O

UT

PU

T –

Vo

lts

Figure 18. Full-Scale Voltage

vs. Temperature

5

0

4

3

2

1

0

10

90

100

0%

TIME = 20µs/DIV

20µs1V

INP

UT

OU

TP

UT

5V

VDD = +5V

TA = +25°C

Figure 13. Large Signal Settling

Time

+25°C & +85°C

VDD = +5V

TA = –40°C, 25°C, +85°C

–40°C

2.0

1.5

1.0

0.5

0.0

–0.5

–1.0

–1.5

–2.00 1024 1536 2048 2560 3072 3584 4096512

DIGITAL INPUT CODE – DecimalL

INE

AR

ITY

ER

RO

R –

LS

B

Figure 16. Linearity Error vs.

Digital Code

3

–1125

0

–25–50

1

2

1007550250TEMPERATURE – °C

ZE

RO

-SC

AL

E –

mV

DATA = 000H NO LOAD VDD = +5.0V

Figure 19. Zero-Scale Voltage vs.

Temperature

DAC8562

REV. A–8–

10

0.1

0.0110 100 100k10k1k

1

FREQUENCY – Hz

VDD = +5V

TA = 25°C

DATA = FFFH

OU

TP

UT

NO

ISE

DE

NS

ITY

– µ

V/

Hz

Figure 20. Output Voltage Noise

Density vs. Frequency

0V

0V

TIME = 1µs/DIV

10

90

100

0%

2V

1µs2V

VDD

VREF

TA = +25°C RL = ∞

Figure 23. Reference Startup vs.

Time

8

0125

2

1

–25–50

4

3

5

6

7

1007550250TEMPERATURE – °C

SU

PP

LY

CU

RR

EN

T –

mA

VDATA = +2.4V NO LOAD

VDD = +4.75V

VDD = +5.25V

VDD = +5.0V

Figure 22. Supply Current vs.

Temperature

10

8

6

4

2

0

–2

–4

–6

–8

–10–50 –25 0 25 50 75 100 125

AVG +1σ

AVG –1σ

X

VDD = +5VSAMPLE SIZE = 300

TEMPERATURE – °C

VR

EF

OU

T E

RR

OR

–m

V

Figure 25. Reference Error vs.

Temperature

5

–51200

–2

–4

200

–3

0

1

–1

0

2

3

4

1000600 800400

OU

TP

UT

VO

LT

AG

E C

HA

NG

E –

mV

HOURS OF OPERATION AT +125°C

135 UNITS TESTED

READINGS NORMALIZED TO ZERO HOUR TIME POINT

AVGRANGE

VDD

= +5VDATA = FFF

H

Figure 21. Long-Term Drift

Accelerated by Burn-In

1

0

10

90

100

0%

TIME = 20µs/DIV

5µs5V

DA

TA

VO

UT

5mV

/DIV

A4 0.040 V DLY 13.82 µs

5mVBLw

CE = HIGH

Figure 24. Digital Feedthrough vs.

Time

0.10

0.00125–25

0.02

–50

0.06

0.04

0.08

10050 750 25

TEMPERATURE – °C

RE

F L

INE

RE

GU

LA

TIO

N –

%/V

olt

AVG

VDD = +4.75 TO +5.25V

SAMPLE SIZE = 302 PCS

AVG – 3 σ

AVG + 3 σ

Figure 27. Reference Line

Regulation vs. Temperature

0.005

0.000125–25

0.001

–50

0.003

0.002

0.004

10050 750 25

TEMPERATURE – °C

RE

F L

OA

D R

EG

UL

AT

ION

– %

/mA

AVG

VDD = +5V

IL = 5mA SAMPLE SIZE = 302 PCS

AVG – 3 σ

∆

AVG + 3 σ

Figure 26. Reference Load

Regulation vs. Temperature

DAC8562–Typical Performance Characteristics

DAC8562

REV. A –9–

APPLICATIONS SECTIONPower Supplies, Bypassing, and GroundingAll precision converter products require careful application ofgood grounding practices to maintain full-rated performance.Because the DAC8562 has been designed for +5 V applications,it is ideal for those applications under microprocessor or micro-computer control. In these applications, digital noise is preva-lent; therefore, special care must be taken to assure that itsinherent precision is maintained. This means that particularlygood engineering judgment should be exercised when address-ing the power supply, grounding, and bypassing issues using theDAC8562.

The power supply used for the DAC8562 should be well filteredand regulated. The device has been completely characterized fora +5 V supply with a tolerance of ±5%. Since a +5 V logic sup-ply is almost universally available, it is not recommended toconnect the DAC directly to an unfiltered logic supply withoutcareful filtering. Because it is convenient, a designer might beinclined to tap a logic circuit s supply for the DAC’s supply.Unfortunately, this is not wise because fast logic with nanosec-ond transition edges induces high current pulses. The high tran-sient current pulses can generate glitches hundreds of millivoltsin amplitude due to wiring resistances and inductances. Thishigh frequency noise will corrupt the analog circuits internal tothe DAC and cause errors. Even though their spike noise islower in amplitude, directly tapping the output of a +5 V systemsupplies can cause errors because these supplies are of theswitching regulator type that can and do generate a great deal ofhigh frequency noise. Therefore, the DAC and any associatedanalog circuitry should be powered directly from the systempower supply outputs using appropriate filtering. Figure 28illustrates how a clean, analog-grade supply can be generatedfrom a +5 V logic supply using a differential LC filter with sepa-rate power supply and return lines. With the values shown, thisfilter can easily handle 100 mA of load current without saturat-ing the ferrite cores. Higher current capacity can be achievedwith larger ferrite cores. For lowest noise, all electrolytic capaci-tors should be low ESR (Equivalent Series Resistance) type.

100µFELECT.

10-22µFTANT.

0.1µFCER.

TTL/CMOSLOGIC

CIRCUITS

+5VPOWER SUPPLY

+5V

+5VRETURN

FERRITE BEADS:2 TURNS, FAIR-RITE#2677006301

Figure 28. Properly Filtering a +5 V Logic Supply

Can Yield a High Quality Analog Supply

The DAC8562 includes two ground connections in order tominimize system accuracy degradation arising from groundingerrors. The two ground pins are designated DGND (Pin 10)and AGND (Pin 12). The DGND pin is the return for the digi-tal circuit sections of the DAC and serves as their input thresh-old reference point. Thus DGND should be connected to thesame ground as the circuitry that drives the digital inputs.

Pin 12, AGND, serves as the supply rail for the internal voltagereference and the output amplifier. This pin should also serve asthe reference point for all analog circuitry associated with theDAC8562. Therefore, to minimize any errors, it is recom-mended that the AGND connection of the DAC8562 be con-nected to a high quality analog ground. If the system containsany analog signal path carrying a significant amount of current,then that path should have its own return connection to Pin 12.

It is often advisable to maintain separate analog and digitalgrounds throughout a complete system, tying them common toone place only. If the common tie point is remote and an acci-dental disconnection of that one common tie point were tooccur due to card removal with power on, a large differentialvoltage between the two commons could develop. To protectdevices that interface to both digital and analog parts of the sys-tem, such as the DAC8562, it is recommended that the com-mon ground tie points be provided at each such device. If onlyone system ground can be connected directly to the DAC8562,it recommended that the analog common be used. If thesystem’s AGND has suitably low impedance, then the digitalsignal currents flowing in it should not seriously affect theground noise. The amount of digital noise introduced by con-necting the two grounds together at the device will not adverselyaffect system performance due to loss of digital noise immunity.

Generous bypassing of the DAC’s supply goes a long way in re-ducing supply line-induced errors. Local supply bypassing con-sisting of a 10 µF tantalum electrolytic in parallel with a 0.1 µFceramic is recommended. The decoupling capacitors should beconnected between the DAC’s supply pin (Pin 20) and the ana-log ground (Pin 12). Figure 29 shows how the DGND, AGND,and bypass connections should be made to the DAC8562.

15

16

DGND

AGND

VDDDATA

13DAC-8562

12

10µF 0.1µF

VOUT

TO OTHERANALOG CIRCUITS

20

+5V

10

TO POWER GROUND

CE

CLR

Figure 29. Recommended Grounding and Bypassing

Scheme for the DAC-8562

DAC8562

REV. A–10–

15

16

DGND AGND

DATA

DAC-856213 VOUT

+12V OR +15V

10

CE

CLR

1

12

0.1µF

4

REF-02 6

2

0.1µF

Figure 31. Operating the DAC8562 on +12 V or +15 V

Supplies Using a REF02 Voltage Reference

Measuring Offset ErrorOne of the most commonly specified endpoint errors associatedwith real-world nonideal DACs is offset error.

In most DAC testing, the offset error is measured by applyingthe zero-scale code and measuring the output deviation from0 volt. There are some DACs where offset errors may be presentbut not observable at the zero scale because of other circuit limi-tations (for example, zero coinciding with single supply ground).In these DACs, nonzero output at zero code cannot be read asthe offset error. In the DAC8562, for example, the zero-scale er-ror is specified to be +3 LSBs. Since zero scale coincides withzero volt, it is not possible to measure negative offset error.

By adding a pull-down resistor from the output of theDAC8562 to a negative supply as shown in Figure 32, offset er-rors can now be read at zero code. This configuration forces theoutput P-channel MOSFET to source current to the negativesupply thereby allowing the designer to determine in which di-rection the offset error appears. The value of the resistor shouldbe such that, at zero code, current through the resistor is 200 µAmaximum.

15

16

DGND AGND

VDDDATA

DAC-856213

0.1µF

VOUT

+5V

10

CE

CLR

20

12

200µA MAX

V–

Figure 32. Measuring Zero-Scale or Offset Error

Unipolar Output OperationThis is the basic mode of operation for the DAC8562. As shownin Figure 30, the DAC8562 has been designed to drive loads aslow as 820 Ω in parallel with 500 pF. The code table for this op-eration is shown in Table III.

15

16

DGND AGND

VDDDATA

DAC-856213

10µF

0.1µF

0V ≤ VOUT ≤ 4.095V

+5V

10

CE

CLR

20

12

820 500pFΩ

Figure 30. Unipolar Output Operation

Table III. Unipolar Code Table

Hexadecimal Number Decimal Number Analog Outputin DAC Register in DAC Register Voltage (V)

FFF 4095 +4.095801 2049 +2.049800 2048 +2.0487FF 2047 +2.047000 0 0

Operating the DAC8562 on +12 V or +15 V Supplies OnlyAlthough the DAC8562 has been specified to operate on asingle, +5 V supply, a single +5 V supply may not be available inmany applications. Since the DAC8562 consumes no more than6 mA, maximum, then an integrated voltage reference, such asthe REF02, can be used as the DAC8562 +5 V supply. Theconfiguration of the circuit is shown in Figure 31. Notice thatthe reference’s output voltage requires no trimming because ofthe REF02’s excellent load regulation and tight initial outputvoltage tolerance. Although the maximum supply current of theDAC8562 is 6 mA, local bypassing of the REF02’s output withat least 0. 1 µF at the DAC’s voltage supply pin is recommendedto prevent the DAC’s internal digital circuits from affecting theDAC’s internal voltage reference.

DAC8562

REV. A –11–

15

16

DGND AGND

VDDDATA

DAC-8562

13

10µF0.1µF

–5V ≤ VO ≤ +5V

+5V

10

CE

CLR

20

12

14REFOUT

VOUT

R110k

R212.7k

–2.5V

2

3 4

8

A1

+5V

–5V

1

P2500

FULL SCALEADJUST

R423.7k

P110k

ZERO SCALEADJUST

R3247k

R510k

R610k

6

5A2 7 A1, A2 = 1/2 OP-295

Ω

Ω

Ω

ΩΩ

Ω

Ω

Figure 33. Bipolar Output Operation

Bipolar Output OperationAlthough the DAC8562 has been designed for single supply op-eration, bipolar operation is achievable using the circuit illus-trated in Figure 33. The circuit uses a single supply, rail-to-railOP295 op amp and the DAC’s internal +2.5 V reference to gen-erate the –2.5 V reference required to level-shift the DAC out-put voltage. The circuit has been configured to provide anoutput voltage in the range –5 V ≤ VOUT ≤ +5 V and is coded incomplementary offset binary. Although each DAC LSB corre-sponds to 1 mV, each output LSB has been scaled to 2.44 mV.Table IV provides the relationship between the digital codes andoutput voltage.The transfer function of the circuit is given by:

VO = −1mV × Digital Code × R4

R1

+ 2.5 × R4R2

and, for the circuit values shown, becomes:

VO = –2.44 mV × Digital Code + 5V

Table IV. Bipolar Code Table

Hexadecimal Number Decimal Number Analog Outputin DAC Register in DAC Register Voltage (V)

FFF 4095 –4 9976801 2049 –2.44E–3800 2048 07FF 2047 +2.44E–3000 0 +5

To maintain monotonicity and accuracy, R1, R2, R4, R5, andR6 should be selected to match within 0.01% and must all be ofthe same (preferably metal foil) type to assure temperature coef-ficient matching. Mismatching between R1 and R2 causes offsetand gain errors while an R4 to R1 and R2 mismatch yields gainerrors.

For applications that do not require high accuracy, the circuit il-lustrated in Figure 34 can also be used to generate a bipolaroutput voltage. In this circuit, only one op amp is used and nopotentiometers are used for offset and gain trim The outputvoltage is coded in offset binary and is given by:

VO = 1mV × Digital Code × R4

R3 + R4

× 1+ R2R1

–REFOUT × R2

R1

For the ±2 5 V output range and the circuit values shown in thetable, the transfer equation becomes:

VO = 1.22 mV × Digital Code – 2.5V

Similarly, for the ±5 V output range, the transfer equation be-comes:

VO = 2.44 mV × Digital Code – 5V

Note that, for ±5 V output voltage operation, R5 is required as apull-down for REFOUT. Or, REFOUT can be buffered by anop amp configured as a follower that can source and sink cur-rent.

15

16

DATA

DAC-8562

13

CE

CLR

DGND AGND

10 12

VDD

0.1µF

+5V

20

14REFOUT

VOUT

R1

R54.99k

A1 = 1/2 OP-295

R4

R3

R2

2

3 4

8

A1

+5V

–5V

1 VO

VOUTRANGE±2.5V±5V

R110k10k

R210k20k

R310k10k

R415.4k + 27443.2k + 499

Ω

Figure 34. Bipolar Output Operation Without

Trim Version 1

DAC8562

REV. A–12–

Alternatively, the output voltage can be coded in complementaryoffset binary using the circuit in Figure 35. This configurationeliminates the need for a pull-down resistor or an op amp forREFOUT The transfer equation of the circuit is given by:

VO = –1mV × Digital Code × R2R1

+ REFOUT

× R4R3 + R4

× 1+ R2R1

and, for the values shown, becomes:

VO = −2.44 mV × Digital Code + 5V

DAC-8562

REFOUT

VOUT

R1

R4

R3

R2

VO

VORANGE±5V

R223.7k + 715

R413.7k + 169

R1 = R3 = 10kΩ

Ω

Figure 35 Bipolar Output Operation Without

Trim Version 2

Generating a Negative Supply VoltageSome applications may require bipolar output configuration, butonly have a single power supply rail available. This is very com-mon in data acquisition systems using microprocessor-based sys-tems. In these systems, only +12 V, +15 V, and/or +5 V areavailable. Shown in Figure 36 is a method of generating a nega-tive supply voltage using one CD4049, a CMOS hex inverter,operating on +12 V or +15 V. The circuit is essentially a chargepump where two of the six are used as an oscillator. For the val-ues shown, the frequency of oscillation is approximately 3.5 kHzand is fairly insensitive to supply voltage because R1 > 2 3 R2.The remaining four inverters are wired in parallel for higher out-put current. The square-wave output is level translated by C2 toa negative-going signal, rectified using a pair of 1N4001s, andthen filtered by C3. With the values shown, the charge pumpwill provide an output voltage of –5 V for current loading in therange 0.5 mA ≤ IOUT ≤ 10 mA with a +15 V supply and0.5 mA ≤ IOUT ≤ 7 mA with a +12 V supply.

9 10

6

11 12

14 15

7

3 2 5 4

R25.1k

R1510k

C10.02µF

C247µF

D11N4001

C347µF

1N52315.1VZENER

D21N4001

R3470

–5V

INVERTERS = CD4049

Ω Ω

Ω

Figure 36. Generating a –5 V Supply When

Only +12 V or +15 V Are Available

Audio Volume ControlThe DAC8562 is well suited to control digitally the gain orattenuation of a voltage controlled amplifiers. In professional

audio mixing consoles, music synthesizers, and other audio proces-sors, VCAs, such as the SSM2018, adjust audio channel gain andattenuation from front panel potentiometers. The VCA provides aclean gain transition control of the audio level when the slew rate ofthe analog input control voltage, VC, is properly chosen. The cir-cuit in Figure 37 illustrates a volume control application using theDAC8562 to control the attenuation of the SSM2018.

15

16

DGND AGNDDATA

DAC-856213

+15V

10

CE

CLR

20

12

0.1µF

4

REF-02 6

2

0.1µF

18k

10pF

470k

P1 100kΩ

10M

OFFSETTRIM

47pF

SYMMETRYTRIMP2

500kΩ

VOUT

+15V

–15V

30k+15V

–15V

0.1µF

0.1µF

+15V

18kVIN

1

2

3

4

5

6

7

8

16

15

14

13

12

11

10

9

SSM-2018

+5V

CCON1µF

R6825

R71kΩ*

0V ≤ VC ≤ +2.24V

* – PRECISION RESISTOR PT1461kΩ COMPENSATOR

Ω

Ω

Ω

Ω

Ω

Ω

Figure 37. Audio Volume Control

Since the supply voltage available in these systems is typically±15 V or ±18 V, a REF02 is used to supply the +5 V requiredto power the DAC. No trimming of the reference is required be-cause of the reference’s tight initial tolerance and low supplycurrent consumption of the DAC8562. The SSM2018 is config-ured as a unity-gain buffer when its control voltage equals0 volt. This corresponds to a 000H code from the DAC8562.Since the SSM2018 exhibits a gain constant of –28 mV/dB(typical), the DAC’s full-scale output voltage has to be scaleddown by R6 and R7 to provide 80 dB of attenuation when thedigital code equals FFFH. Therefore, every DAC LSB corre-sponds to 0.02 dB of attenuation. Table V illustrates the attenu-ation versus digital code of the volume control circuit.

Table V. SSM2018 VCA Attenuation vs.DAC8562 Input Code

Hexadecimal Number Control Voltage VCA Attenuationin DAC Register (V) (dB)

000 0 0400 +0.56 20800 +1.12 40C00 +1.68 60FFF +2.24 80

DAC8562

REV. A –13–

To compensate for the SSM2018’s gain constant temperaturecoefficient of –3300 ppm/°C, a 1 kΩ, temperature-sensitiveresistor (R7) manufactured by the Precision Resistor Com-pany with a temperature coefficient of +3500 ppm/°C is used.A CCON of 1 µF provides a control transition time of 1 ms whichyields a click-free change in the audio channel attenuation. Sym-metry and offset trimming details of the VCA can be found inthe SSM2018 data sheet.

Information regarding the PT146 1 kΩ “Compensator” can beobtained by contacting:

Precision Resistor Company, Incorporated10601 75th Street NorthLargo, FL 34647(813) 541-5771

A High-Compliance, Digitally Controlled Precision CurrentSourceThe circuit in Figure 38 shows the DAC8562 controlling ahigh-compliance, precision current source using an AMP05 in-strumentation amplifier. The AMP05’s reference pin becomesthe input, and the “old” inputs now monitor the voltage across aprecision current sense resistor, RCS. Voltage gain is set to unity,so the transfer function is given by the following equation:

IOUT =VIN

RCS

If RCS equals 100 Ω, the output current is limited to +10 mAwith a 1 V input. Therefore, each DAC LSB corresponds to2.4 µA. If a bipolar output current is required, then the circuitin Figure 33 can be modified to drive the AMP05’s referencepin with a ±1 V input signal.

Potentiometer P1 trims the output current to zero with the in-put at 0 V. Fine gain adjustment can be accomplished by adjust-ing R1 or R2.

A Digitally Programmable Window DetectorA digitally programmable, upper/lower limit detector using twoDAC8562s is shown in Figure 39. The required upper and

lower limits for the test are loaded into each DAC individuallyby controlling HDAC/LDAC. If a signal at the test input is notwithin the programmed limits, the output will indicate a logiczero which will turn the red LED on.

9

18

1

2

17

R1100k

7

6

R25kΩ

P1100kΩ

5

4

11

0.1µF

–15V

AMP-05 10

RCS100Ω

0mA ≤ IOUT ≤ 10mA2.4µA/ LSB

12

0.1µF

+15V

15

DGND AGNDDATA

DAC-856213

+15V

10

16CE

CLR

20

12

0.1µF

4

REF-02 6

2

0.1µF

R33k

R41k

8

Figure 38. A High-Compliance, Digitally Controlled

Precision Current Source

15

16

DGND AGND

DAC-856213

10 12

0.1µF

20

+5V

2

1

1/674HC05

HDAC/LDAC

CLR

+5V

1k

C1

C2

0.1µF+5V

12

3

2

1

4

6

7

5

+5V

R1604Ω

RED LEDT1

3 4

+5V

R2604Ω

GREEN LEDT1

PASS/FAIL

C1, C2 = 1/4 CMP-404

15

16

DGND AGND

DAC-856213

10 12

0.1µF

20

+5V

DATA

1/674HC05

VIN

Ω

Figure 39. A Digitally Programmable Window Detector

DAC8562

REV. A–14–

Decoding Multiple DAC8562sThe CE function of the DAC8562 can be used in applicationsto decode a number of DACs. In this application, all DACs re-ceive the same input data; however, only one of the DACs’ CEinput is asserted to transfer its parallel input register contentsinto the DAC. In this circuit, shown in Figure 40, the CE tim-ing is generated by a 74HC139 decoder and should follow theDAC8562’s standard timing requirements. To prevent timingerrors, the 74HC139 should not be activated by its ENABLEinput while the coded address inputs are changing. A simpletiming circuit, R1 and C1, connected to the DACs’ CLR pinsresets all DAC outputs to zero during power-up.

MICROPROCESSOR INTERFACINGDAC-8562–MC68HC11 INTERFACEThe circuit illustrated in Figure 41 shows a parallel interface be-tween the DAC8562 and a popular 8-bit microcontroller, theM68HC11, which is configured in a single-chip operatingmode. The interface circuit consists of a pair of 74ACT11373transparent latches and an inverter. The data is loaded into thelatches in two 8-bit bytes; the first byte contains the four mostsignificant bits, and the lower 8 bits are in the second byte. Datais taken from the microcontroller’s port B output lines, andthree interface control lines, CLR, CE, and MSB/LSB, are con-trolled by the M68HC11's PC2, PC1, and PC0 output lines, re-spectively. To transfer data into the DAC, PC0 is set, enablingU1’s outputs. The first data byte is loaded into U1 where thefour least significant bits of the byte are connected toMSB–DB8. PC0 is then cleared; this latches U1’s inputs andenables U2’s outputs. U2s outputs now become DB7–DB0.The DAC output is updated with the contents of U1 and U2

when PC1 is cleared. The DAC’s CLR input, controlled by theM68HC11’s PC2 output line, provides an asynchronous clearfunction that sets the DAC’s output to zero. Included in this sec-tion is the source code for operating the DAC-8562–M68HC11interface.

VCC

1G

1A

1B

2G

2A

2B

GND

1Y0

1Y1

1Y2

1Y3

2Y0

2Y1

2Y2

2Y3

12

1k+5V

16

1

2

3

15

14

13

8

11

10

9

7

6

5

4

NC

NC

NC

NC

0.1µF

+5V

ENABLE

CODEDADDRESS

+5V

C10.1µF

R11k

15

DAC-8562#4

1316

15

16 DAC-8562#1

13

15

DAC-8562#2

13

15

DAC-8562#3

13

16

16

VOUT1

VOUT3

VOUT4

VOUT2

DATA

74HC139

Ω

Ω

Figure 40. Decoding Multiple DAC8562s Using the CE Pin

13

23

22

21

20

1

16

15

14

24

1

2

3

4

9

10

11

12

U1

C

1D

2D

3D

4D

5D

6D

7D

8D

OC

1Q

2Q

3Q

4Q

5Q

6Q

7Q

8Q

13

23

22

21

20

1

16

15

14

24

1

2

3

4

9

10

11

12

U2

C

1D

2D

3D

4D

5D

6D

7D

8D

OC

1Q

2Q

3Q

4Q

5Q

6Q

7Q

8Q

CLR

CE

MSB/ LSB15

16

9

8

7

6

5

4

3

2

U3

CLR

CE

MSB

DB10

DB9

DB8

DB7

DB6

DB5

DB41

19

18

17

DB3

DB2

DB1

LSB

NC

NC

NC

NCPC2

PC1

74ACT11373

*DAC-8562

74ACT11373VOUT

74HC04

*M6BHC11

PC2

PC1

PC0

PB7

PB6

PB5

PB4

PB3

PB2

PB1

PB0

*ADDITIONAL PINS OMITTED FOR CLARITY

1 2

13

Figure 41. DAC8562 to MC68HC11 Interface

DAC8562

REV. A –15–

DAC8562 – M68HC11 Interface Program Source Code** DAC8562 to M68HC11 Interface Assembly Program* Adolfo A. Garcia* September 14, 1992** M68HC11 Register definitions*PORTB EQU $1004PORTC EQU $1003 Port C control register* “0,0,0,0;0,CLR/,CE/,MSB-LSB/”DDRC EQU $1007 Port C data direction** RAM variables: MSBS are encoded from 0 (Hex) to F (Hex)* LSBS are encoded from 00 (Hex) to F (Hex)* DAC requires two 8-bit loads*MSBS EQU $00 Hi-byte: “0,0,0,0;MSB,DB10,DB9,DB8”LSBS EQU $01 Lo-byte: “DB7,DB6,DB5,DB4;DB3,DB2,

DB1,DB0”** Main Program*

ORG $C000 Start of user’s RAM in EVBINIT LDS #$CFFF Top of C page RAM** Initialize Port C Outputs*

LDAA #$07 0,0,0,0;0,1,1,1STAA DDRC CLR/,CE/, and MSB-LSB/ are now enabled

as outputsLDAA #$06 0,0.0,0;0,1,1,0

* CLR/-Hi, CE/-Hi, MSB-LSB/-LoSTAA PORTC Initialize Port C Outputs

** Call update subroutine*

BSR UPDATE Xfer 2 8-bit words to DAC8562JMP $E000 Restart BUFFALO

** Subroutine UPDATE*UPDATE PSHX Save registers X, Y, and A

PSHYPSHA

** Enter contents of the Hi-byte input register*

LDAA #$0A 0,0,0,0;1,0,1,0STAA MSBS MSBS are set to 0A (Hex)

** Enter Contents of’ Lo-byte input register*

LDAA #$AA 1,0,1,0;1,0,1,0STAA LSBS LSBS are set to AA (Hex)

*LDX #MSBS Stack pointer at 1st byte to send via Port BLDY #$1000 Stack pointer at on-chip registers

** Clear DAC output to zero*

BCLR PORTC,Y $04 Assert CLR/BSET PORTC,Y $04 De-assert CLR/

** Loading input buffer latches*

BSET PORTC,Y $01 Set hi-byte register loadTFRLP LDAA 0,X Get a byte to transfer via Port B

STAA PORTB Write data to input registerINX Increment counter to next byte for transferCPX #LSBS+1 Are we done yet ?BEQ DUMP If yes, update DAC outputBCLR PORTC,Y $01 Latch hi-byte register and set lo-byte register

loadBRA TFRLP

*

DAC8562–M68HC11 Interface Program Source Code (Continued)* Update DAC output with contents of input registers*DUMP BCLR PORTC,Y $02 Assert CE/

BSET PORTC,Y $02 Latch DAC register*

PULA When done, restore registers X, Y & APULYPULXRTS ** Return to Main Program **

DAC8562

REV. A–16–

OUTLINE DIMENSIONSDimensions shown in inches and (mm).

C1

71

3–2

4–1

0/9

2P

RIN

TE

D I

N U

.S.A

.

20-Pin Plastic DIP (P-Suffix)

PIN 10.255 (6.477)0.245 (6.223)

20

1

11

10

0.145(3.683)

MIN

0.021 (0.533)0.015 (0.381)

0.065 (1.66)0.045 (1.15)

0.135 (3.429)0.125 (3.17)

SEATINGPLANE

1.07 (27.18) MAX

0.11 (2.79)0.09 (2.28)

0.125(3.175)

MIN

0.32 (8.128)0.30 (7.62)

0.011 (0.28)0.009 (0.23)

15°0

LEAD NO. 1 IDENTIFIED BY DOT OR NOTCHLEADS ARE SOLDER OR TIN-PLATED KOVAR OR ALLOY 42.

20-Pin Cerdip (R-Suffix)

LEAD NO. 1 IDENTIFIED BY DOT OR NOTCHLEADS ARE SOLDER OR TIN-PLATED KOVAR OR ALLOY 42.

PIN 1

10

11

1

200.28 (7.11)0.24 (6.1)

15°0°

0.011 (0.28)0.009 (0.23)

0.32 (8.128)0.29 (7.366)

SEATINGPLANE

0.97 (24.64)0.935 (23.75)

0.20 (5.0)0.14 (3.56)

0.15 (3.8)0.125 (3.18)

0.02 (0.5)0.016 (0.14)

0.11 (2.79)0.09 (2.28)

0.07 (1.78)0.05 (1.27)

0.18 (4.57)0.125 (3.18)

20-Lead SOIC (S-Suffix)

0.022 (0.56)0.014 (0.36)

0.050 (1.27)BSC

0.107 (2.72)0.089 (2.26)

0.512 (13.00) 0.496 (12.60)

0.011 (0.275)0.005 (0.125)

0.034 (0.86)0.018 (0.46)

0.015 (0.38)0.007 (0.18)

PIN 10.419 (10.65)0.404 (10.00)

0.299 (7.60)0.291 (7.40)

1

20 11

10

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