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  Réalisé par : KEBBAL Ali BENSMAILI Ahmed

Description Des Circuits de Base en VHDL

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Ralis par : KEBBAL Ali BENSMAILI Ahmed

Description des circuits de base en VHDLIntroduction :Dans ce TP nous allons dcrire quelque circuit en VHDL et analyser par la suite leur comportement fonctionnel (algorithmique) ainsi que temporel, on verra aussi limpact des contraintes temporelles. On verra aussi le rsultat du notre code VHDL au niveau de la RTL.

Le registre 8 bitsSynthse et implmentation du registre 8bits : - Ce circuit est ralis base de : Des bascules D. Des inverseurs. - Le nombre de slices ncessaires au circuit : 4 -Le nombre de bascules D ncessaires au circuit : 16 - Le nombre de LUT ncessaires au circuit : 8 - Le nombre dentres sorties ncessaires au circuit : 26 - L nombre dhorloges ncessaires au circuit : 1 seule horloge - Le temps de parcours du chemin critique du circuit : Tc = 2.853 ns + 5.446 ns = 8.299 ns - La frquence maximale de fonctionnement : Fc = 1 / Tc = 0.120 Ghz - Le schma RTL (Register Transfert Level) correspond bien au circuit que vous avez dcrit. Simulation et vrification du registre 8bits : Selon les valeurs entres, la priode dhorloge du registre est de : T = 40 ns Oui elle respecte la contrainte de la frauence maximale car : F = 1 /T = 0.025 GHz ainsi on remarque que F < Fc

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La description VHDL du registre 8 Bits :

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Le chronogramme des teste :

La simulation comportementale :

La simulation temporelle :

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La bascule DTable de vrit : CLK D 0 1 et Q 0 1 Q 1 0 Q = D

Equation des sorties en fonction des entres : Q=D La description VHDL de la bascule D :

La simulation comportementale :

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Le compteur/dcompteur 8bits :La description VHDL du cimpteur/dcompteur 8 bits (Modulo 256) :

La simulation comportementale :

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Le multiplexeur 2X1 :Implmentation VHDL :

La simulation comportementale :

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Conclusion :Suite aux descriptions et simulations faites on a pu voir limportance et surtout limpact des contraintes temporelles sur le bon fonctionnement de nos circuits. Il est primordial de prendre en compte le facteur temps de chaque tage (voir oprations concurrentes c.--d. parallle) si on veut une bonne synchronisation et valider le comportement fonctionnel de nos circuits.

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