ELECTRONIQUE NUMERIQUE Technologie des circuits …gdedel95.free.fr/EPMI/ING1A/EN/Cours/Technologie%20des%20Circuit… · Dans les circuits intégrés RTL, la tension habituellement

ELECTRONIQUE NUMERIQUE Technologie des circuits numériques

EPMI Cergy 1AING

Technologie des circuits numeriques.doc gdedel.webhop.net [email protected]

1

Tablette de terre cuite portant des nombres en écriture cunéiforme

III-2-AUJOURD’HUI : Aujourd’hui il existe deux types de technologie :

Les technologies à transistors bipolaires : DTL : DCTL : RTL : RCTL : ECL : CML : TTL : CTL : I2L :

Les technologies à transistorsMOS :

MOSP : MOSN : CMOS : SOS : SOI :


EPMI Cergy 1AING


2

III-3-TECHNOLOGIE DL (Diode logic) :

Cette technologie met en œuvre que des diodes et des résistances. Les diodes aiguillent l’information en réalisant des fonctions logiques et les résistances chargent les diodes pour obtenir le courant de polarisation, ou limiter le courant de court circuit. Porte : Le schéma ci-contre illustre une porte ___ conçue en technologie DL.

Faire table de vérité Porte : Le schéma ci-contre illustre une porte ___ en DL. Les mêmes niveaux logiques sont utilisés, mais les diodes sont inversées et la résistance est configurée pour rappeler la tension de sortie à l’état logique 1.

Remarque :

Dans les exemples précédents, nous avons considéré que les diodes n’introduisaient aucune erreur ni aucune perte dans le circuit, ce qui n’est pas vraiment le cas : une diode va entraîner une chute de tension d’environ 0,65–0,7 volts lorsqu’elle conduit. Nous pouvons cependant nous affranchir de ce problème en définissant un état logique 1 comme une tension supérieure à 3,5 V, et un état logique 0 comme une tension inférieure à 1,5 V. Tout niveau compris entre 1,5 et 3,5 V sera considéré comme illégal : c’est la région pour laquelle le niveau logique est non défini. Voir seuils et compatibilité plus loin dans de cours.


EPMI Cergy 1AING


3

Mise en cascade : Pour répondre à un cahier des charges nous serons amener à associer des portes logiques, cela peut poser quelques problèmes. Soit le schéma suivant : De combien de fonctions logiques est fait ce schéma ? Nommer les. Etablir l’équation logique.

A B C D S 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

Cependant, si nous cascadons plusieurs portes DL, des problèmes peuvent apparaître. Dans l’exemple ci-dessus, nous avons deux portes ___ dont les sorties sont connectées aux entrées d’une porte ___. Ce schéma est très simple et ne semble pas poser de problème. En pratique, il en va différemment !

Si nous forçons les entrées à l’état bas 0, la sortie sera également forcée à 0 ; aucun problème donc.

Cependant, si les deux entrées de l’une ou l’autre des portes ____ sont à +5 V, les diodes de la porte ____ seront alors passantes (niveau haut ramené sur les anodes), et le courant circulera alors à travers la résistance de la porte ____, à travers la diode, et à travers la résistance de la porte ____.

Si on considère que les résistances sont d’égale valeur (ce qui est typiquement le cas), elles vont se comporter comme un diviseur de tension et ainsi partager le +5 V en deux parties égales ; la diode de la porte ____ va également introduire une légère perte de tension, et la tension de sortie du système sera alors d’environ 2,1 ou 2,2 V. Si les deux portes ____ voient leurs deux entrées au niveau logique 1, la tension de sortie peut monter à 2,8 ou 2,9 V. En tout état de cause, la tension de sortie de la porte ____ sera dans la « zone interdite », région de la tension pour laquelle le niveau logique n’est pas défini.


EPMI Cergy 1AING


4

En poursuivant plus avant, si on connecte les sorties de deux ou plus de ces structures à une autre porte ____, nous perdons tout contrôle sur la tension de sortie : il va se trouver quelque part une diode polarisée en inverse qui va bloquer le signal´ d’entrée, empêchant le circuit de fonctionner correctement. C’est pourquoi la logique DL ne peut être utilisée que pour des portes uniques, et dans des circonstances spécifiques. III-4-TECHNOLOGIE RTL (Resistor Transistor logic) :

Considérons le circuit à transistor le plus simple qui soit, comme celui-ci ci-contre à gauche. Nous appliquerons uniquement l’une des deux tensions suivantes à l’entrée IN : 0 V (0 logique) ou +V volts (1 logique). La valeur exacte de la tension +V dépend des paramètres du circuit :

Dans les circuits intégrés RTL, la tension habituellement utilisée est +3,6 V.

Considérons que le transistor utilisé ici est un transistor NPN avec un gain en courant raisonnable, une tension émetteur-base de 0,65 V, et une tension de saturation collecteur-émetteur inférieure à 0,3 V.

Dans les circuits intégrés RTL standards, la résistance de base est de 470 Ω, et la résistance de collecteur est de 640 Ω.

Lorsque la tension d’entrée est zéro volt (en pratique, n’importe quelle tension inférieure à

0,5 V), il n’y a pas de courant émetteur-base et le transistor est bloqué. Ainsi, aucun courant ne circule à travers la résistance de collecteur, et la tension de sortie est de +V volts. En d’autres termes, un 0 logique en entrée résulte en un 1 logique en sortie.

Lorsque la tension d’entrée est de +V volts, la jonction émetteur-base est polarisée est le transistor passant. La tension de sortie sera donc de 3,6−0,65 = 2,95 volts appliqué au travers d’une combinaison de résistances en série de 640 Ω pour la résistance de sortie et de 470 Ω pour la résistance d’entrée. Ceci nous donne un courant de base de 2,95/1110 = 0,0026576577 = 2,66 mA.

La logique RTL est une technologie relativement ancienne, et les transistors utilisés dans les

circuits intégrés RTL ont un gain d’environ 60 à 100. Si on considère un gain de 60, un courant de base de 2,66 mA supporte un courant de collecteur maximal de 159,6 mA.

Si la chute de tension aux bornes de la résistance de collecteur de 640 Ω est de 3,3 V

(3,6−0, 3), le courant sera alors de 5,1mA.

Ainsi, le transistor sera complètement saturé. Avec un 1 logique en entrée, ce circuit produit un 0 logique en sortie, et nous vu qu’un 0 logique en entrée produit un 1 logique en circuit : ce circuit est un _________.


EPMI Cergy 1AING


5

Exemple de circuits RTL :

Donner la table de vérité, l’équation logique de cette représentation.

A B C D S 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

La porte RTL décrite précédemment fonctionne, mais elle pose problème à cause d’une possible interaction des signaux d’entrée à travers les multiples résistances d’entrée. Une meilleure façon d’implanter une fonction __________ est montrée sur le schéma suivant.

Donner la table de vérité, l’équation logique de cette représentation.

Comme nous pouvons le constater à l’issue des calculs précédents, la quantité de courant fournie à la base du transistor est beaucoup plus importante que ce qui est nécessaire pour faire commuter le transistor vers la saturation. Ainsi, il est possible d’utiliser une seule sortie pour commander plusieurs entrées d’autres portes, ainsi que d’avoir des portes comportant plusieurs résistances d’entrée. Un tel circuit est représenté ci-dessus. Dans ce circuit, nous avons quatre résistances d’entrée. Porter l’une des entrées à 3,6 V est suffisant pour saturer le transistor, et appliquer d’autre 1 logique additionnels en entrée n’aura pas réellement d’effet sur la tension de sortie. Rappelons que la tension de polarisation sur la base du transistor n’excédera pas 0,65 V, ainsi le courant à travers une résistance d’entrée reliée à la masse ne dépassera pas 0,65/470 = 1,383mA. Ceci nous donne une limite pratique pour le nombre de résistances d’entrées pour un seul transistor, mais ne génère aucun problème sérieux à l’intérieur de cette limite.


EPMI Cergy 1AING


6

Ici, chaque transistor a seulement une résistance d’entrée, de manière à ce qu’il n’y ait aucune interaction entre les entrées. La fonction _________ est réalisée à la connexion du collecteur commun de tous les transistors qui partagent une seule résistance de charge du collecteur.

Ceci est en fait la structure utilisée pour tous les circuits intégrés RTL. Le circuit µL914, très

répandu, est une double porte __________ à deux entrées, où chaque porte est une version à deux transistors du circuit ci-dessus à droite. Il consomme 12m alorsque toutes les sorties sont au niveau logique 0. Ceci correspond parfaitement aux calculs que nous avons effectués précédemment. Le fan-out standard pour les portes RTL est de 16. Cependant, le fan-in pour une porte RTL standard est de 3. Ainsi, une porte produit 16 unités de courant en sortie, mais nécessite 3 unités pour commander une entrée. Il existe des versions basse consommation (low-power) de ces portes qui augmentent les valeurs des résistances de base et de collecteur à 1,5 k- et 3,6 k- respectivement. De telles portes demandent moins de courant, et ont typiquement un fanin de 1 et un fan-out de 2 ou 3. Elles ont également une réponse en fréquence réduite, de sorte qu’elles ne peuvent fonctionner aussi rapidement que les portes standards. Pour obtenir une plus grande capacité de commande en sortie (fan-out plus élevé), on utilise des buffers : ce sont des inverseurs conçu de manière à avoir un fan-out de 80. Ils ont également un fan-in de 6, puisqu’ils utilisent des paires de transistors pour obtenir cette capacité de fournir plus de courant. On peut obtenir une fonction NON-ET de deux façons : on peut d’inverser les entrées d’une porte NON-OU/OU, la transformant ainsi en porte ET/NON-ET, ou on peut utiliser le circuit présenté ci-contre. Dans ce circuit, chaque transistor possède sa propre résistance d’entrée, ainsi chacun est contrôlé par un différent signal d’entrée. Cependant, la seule façon dont la sortie peut être ramenée au niveau logique 0 est que les deux transistors soient activés par des entrées au niveau logique 1. Si l’une ou l’autre des entrées est au niveau logique 0 le transistor correspondant ne peut conduire, ainsi aucun courant ne circule dans aucun des transistors. La sortie est donc au niveau logique 1. C’est le comportement d’une porte NON-ET. Il est possible d’inclure un inverseur pour réaliser une sortie ET par la même occasion. Porte NON et problèmes :

Le problème avec ce circuit NON-ET tient au fait que les transistors ne sont pas parfaits. La tension de collecteur de 0,3 V lorsque le transistor est saturé devrait idéalement être de 0 V. Comme elle ne l’est pas, il faut examiner ce qu’il se passe lorsque l’on « empile » les transistors de cette façon. Avec deux transistors, la tension de collecteur en saturation cumulée est de 0,6 V, c’est-à-dire seulement très peu en deçà de la tension de base de 0,65 V qui sature un transistor.

Si l’on empile trois transistors pour réaliser une porte NON-ET à trois entrées, la tension de collecteur en saturation cumulée est de 0,9 V : ceci est trop élevé, et provoquera la conduction dans le transistor suivant quelque soit le niveau logique appliqué en entrée. De plus, la charge que constitue le transistor le plus haut à la porte qui le pilote sera différente de la charge que constitue le transistor le plus bas. Ce genre d’irrégularité peut causer l’apparition de problèmes, plus particulièrement lorsque la fréquence des opérations augmente. À cause de ces problèmes, cette approche n’est pas utilisée avec les circuits intégrés RTL standards.


EPMI Cergy 1AING


7

retrouver l’équation III-5-TECHNOLOGIE DTL (Diode Transistor logic) :

Nous l’avons vu, le principal problème avec les portes DL est qu’elles détériorent rapidement le signal logique. Cependant, elles fonctionnent pour un étage à la fois si le signal est ré-amplifié entre deux portes : c’est le but de la technologie Diode Transistor Logic.

La porte ci contre est une porte ____ DL suivie par un inverseur tel que celui présenté précédemment . La fonction ____ est toujours réalisée par les diodes. Cependant, quelque soit le nombre d’entrées au niveau logique 1, il est certain qu’il y aura une tension d’entrée suffisante pour faire passer le transistor en saturation. Le transistor restera bloqué uniquement si toutes les entrées sont au niveau logique 0. Ainsi le circuit réalise la fonction ________. L’avantage de ce circuit sur son équivalent RTL est que le ____ logique est réalisé par les diodes, et non par les résistances. Ainsi, il n’y a aucune interaction entre les différentes entrées, et un nombre quelconque de diodes peut être utilisé (donc un nombre quelconque d’entrées).Un inconvénient de ce circuit est la résistance d’entrée du transistor. Sa présence a tendance à ralentir le circuit, et limite ainsi la vitesse à laquelle le transistor est capable de changer d’état.

En première lecture, la version ________ ci-contre devrait éliminer ce problème. Un niveau logique 0 devrait ramener immédiatement la masse à la base du transistor et ainsi bloquer ce dernier...

En fait, ça ne se passe pas réellement ainsi. Rappelons que la tension de seuil de la diode lorsqu’elle conduit est très proche de la tension présente à la base du transistor (0,65 V). Ainsi, même lorsque toutes les entrées sont reliées à la masse, la base du transistor sera à un potentiel d’environ 0,65 V, et le transistor peut


EPMI Cergy 1AING


8

conduire ...

Pour résoudre ce problème, il est possible d’ajouter une diode en série avec le transistor comme montré sur le schéma ci-contre. Maintenant, la tension nécessaire pour faire commuter le transistor est de 1,3 V. Pour plus de sécurité, on pourrait ajouter une seconde diode en série, ce qui nécessiterait 1,95 V pour saturer le transistor. De plus, on peut ainsi être sûr que des changements de température n’affecteront pas de manière significative le fonctionnement du circuit. En tout état de cause, ce circuit fonctionne comme une porte ______. De plus, comme pour la porte ______, on peut utiliser autant de diodes d’entrées que l’on veut sans augmenter la tension de seuil. De plus, en l’absence de résistance en série dans le circuit d’entrée, il y a moins d’effet de alentissement, et le transistor peut commuter plus rapidement et donc gérer des fréquences plus élevées.

Ceci étant, est-il possible d’appliquer la même Raisonnement à la porte ______ et éliminer la résistance pour permettre une commutation plus rapide ? La réponse est oui. Considérons le circuit ci-contre. On utilise ici des transistors séparés connectés ensembles. Chacun a une entrée unique, et fonctionne donc comme un inverseur. Cependant, si les collecteurs sont connectés ensembles, un 1 logique appliqué à l’une des entrées forcera la sortie au niveau logique 0. C’est une porte ________. La même approche peut être utilisée pour les portes NON-OU/OU RTL, de manière à ce que l’opération NON-OU soit réalisée au niveau des collecteurs plutôt qu’en utilisant des résistances. Cette approche élimine également la limite sur le nombre d’entrées pouvant être utilisées, puisqu’il n’y a aucune interaction entre les entrées. III-6-TECHNOLOGIE TTL (Transistor Transistor logic) :

Avec le développement rapide des circuits intégrés, des nouveaux problèmes sont apparus, et

des nouvelles solutions furent développées pour y remédier. L’un des problèmes avec les circuits DTL était qu’il fallait autant de place sur le circuit pour réaliser une diode que pour un transistor. Il était donc souhaitable de ne pas avoir à nécessiter autant de diodes. La question est donc de savoir par quoi remplacer ces diodes ... En étudiant la porte DTL ci-dessus, on peut constater que les diodes montées en opposition ressemblent énormément aux deux jonctions d’un transistor. En fait, si nous avions un inverseur, il n’aurait qu’une seule diode d’entrée, et il aurait été possible de remplacer ces deux diodes opposées par un transistor NPNqui jouerait le même rôle. En pratique, ceci fonctionne parfaitement. La figure


EPMI Cergy 1AING


9

suivante illustre l’inverseur résultant de cette transformation. De plus, il est possible d’ajouter plusieurs émetteurs au transistor d’entrée sans accroître énormément l’espace nécessaire sur le circuit. Ceci nous permet de réaliser une porte à plusieurs entrées dans pratiquement le même espace qu’un inverseur. Les économies d’espaces réalisées se traduisent en une économie significative sur les coûts de fabrication, ce qui réduit les coûts au niveau de l’utilisateur final. Un problème partagé par toutes les portes logiques avec un seul transistor de sortie et une résistance de rappelle à +V (pull-up) sur le collecteur est la vitesse de commutation. Le transistor tire la sortie vers le niveau logique 0 de manière active, mais la résistance n’est pas active lorsqu’elle tire la sortie vers le niveau logique 1. À cause de facteurs inévitables comme les capacitances du circuit ainsi qu’à une caractéristique des transistors bipolaire appelée « stockage de charge », cela prendrait un certain temps aux transistor pour se bloquer complètement et à la sortie pour atteindre le niveau logique 1. Ceci limite la fréquence à laquelle la porte peut fonctionner.

Les concepteurs de circuits TTL commerciaux réduisent ce problème en modifiant le circuit de sortie. Le résultat est le circuit de sortie « totem pole » utilisé dans la plupart des circuits intégrés TTL des séries 7400/5400. Le circuit final utilisé dans la plupart des circuits intégrés commerciaux standards est présenté sur la figure de gauche. Le nombre d’entrées peut varier – un CI commercial peut avoir 6 inverseurs, quatre portes à deux entrées, trois portes à trois entrées, ou deux portes à quatre entrées. Une porte à 8 entrées dans un seul boîtier est également disponible. Dans tous les cas la structure du circuit reste la même. Exemples : 7404 (sextuple inverseur) Le transistor T1 ne peut conduire dans le sens collecteur - émetteur. Son circuit équivalent est le suivant:

La diode D1 limite les excursions de tension négatives dues à des oscillations transitoires excessives. Elle n’intervient qu’en protection.


EPMI Cergy 1AING


10

1- si E = 0 La jonction base - émetteur de T1 conduit, T2 est bloqué, T4 est bloqué, T3 et D2 sont passants :

S = 1

2- si E = 1

La jonction base - collecteur de T1 conduit, T2 est passant, T4 est passant. La conduction de T2 empêche les conductions de T3 et D2 : S = 0


EPMI Cergy 1AING


11


EPMI Cergy 1AING


12

Porte NAND réelle :

NAND équipée d’un étage totem pool

III-7-TERMINOLOGIE en TTL: La tension d'alimentation est de : VCC = + 5 V Le courant d'entrée à l'état haut : 40 µA Le courant d'entrée à l'état bas : 1,6 mA Le courant de sortie à l'état haut : 400 µA Le courant de sortie à l'état bas : 16 mA La tension de sortie à l'état haut : 2,4 à 3,4 V La tension de sortie à l'état bas : 0,2 à 0,4 V La tension d'entrée considérée comme état haut : 2 V La tension d'entrée considérée comme état bas : 0,8 V Ces paramètres sont, dans les catalogues constructeurs, représentés par des abréviations.

la tension d'alimentation : VCC le courant d'entrée à l'état haut : I IH I symbole du courant, l'indice IH correspond à : I : input "entrée" H : hight-level "niveau haut" Le courant d'entrée à l'état bas : I IL L'indice L correspond à : low-level "niveau bas" le courant de sortie à l'état haut : I OH l'indice O correspond à : output "sortie" le courant de sortie à l'état bas : I OL la tension de sortie à l'état haut : V OH V est le symbole d'une tension la tension de sortie à l'état bas : V OL la tension d'entrée prise en compte comme un niveau haut : V IH la tension d'entrée prise en compte comme un niveau bas : V IL


EPMI Cergy 1AING


13

III-8-TENSIONS ET NIVEAUX LOGIQUES en TTL :(immunit é aux bruits)

Une norme a été établie (pour chaque technologie), elle définit les niveaux de tension, pour l'entrée et la sortie des opérateurs, qui symbolisent les deux états logiques, ceci dans le pire des cas (tolérance limite de fabrication, température ambiante et charge maximum).

Quand on connecte deux opérateurs, la sortie de l'un sur l'entrée de l'autre, il est nécessaire de connaître la marge qui subsiste pour chacun de ces états afin d'évaluer le risque d'un fonctionnement intempestif dû à des causes extérieures (parasites industriels, potentiel de masse fluctuant, ...) et prendre les mesures qui s'imposent dès le départ pour éviter tout échec.

Ceci se concrétise à l'état 0, ou niveau bas de tension, par l'écart entre la tension maximum que peut prendre la sortie de l'opérateur précédent, pour cet état, et le niveau maximum que l'entrée de l'opérateur suivant considèrera encore comme un niveau bas.

Au delà, il l'interprètera comme un changement d'état et son niveau de sortie sera modifié en conséquence.

A l'état 1, ou niveau haut de tension, ceci se concrétise par l'écart entre la tension minimum que peut prendre la sortie de l'opérateur précédent et le niveau minimum que l'entrée du suivant interprètera encore comme un niveau haut.

En deçà, il considèrera qu'il s'agit d'un changement d'état et son niveau de sortie sera modifié en conséquence.


EPMI Cergy 1AING


14

Ces écarts de tension caractérisent les marges de bruit, à l'état bas et à l'état haut. Elles déterminent ce que l'on nomme : l'immunité au bruit (on appelle «bruit», dans ce cas, tout signal parasite étranger au signal utile).

La tension de sortie à l'état bas VOL est de 0,4 V.

La tension d'entrée VIL considérée comme un état bas est de 0,8 V.

L'écart entre ces deux tensions nous donne la zone repérée par qui est la marge de bruit à l'état bas.

La tension de sortie mini à l'état haut VOH est de 2,4 V.

La tension d'entrée considérée comme un état haut est de 2 V.

L'écart entre ces deux tensions nous donne la zone repérée par qui est la marge de bruit à l'état haut.

La zone représente la zone d'amplification, en logique, c'est une région qu'il faut éviter.

L'immunité au bruit ou marge de bruit est très faible en TTL (0,4 V en théorie). En pratique, on considère cette marge comme étant de 1 V en partant du principe qu'il y a peu de risque qu'un circuit ayant une sortie aux valeurs limites soit connecté à d'autres dont les caractéristiques d'entrée auraient aussi des valeurs limites.

Cette immunité au bruit est importante dans le choix d'une technologie en vue d'une réalisation. Nous verrons dans un tableau récapitulatif que d'autres technologies peuvent avoir une meilleure immunité aux bruits (ou signaux parasites perturbateurs).

Un autre paramètre important, dans l'assemblage d'opérateurs est la sortance (ou fan-out = éventail de sortie) ou facteur pyramidal.

Il s'agit du nombre de circuits que l'on peut brancher en sortie sans altérer, de façon sensible, les paramètres du circuit.

La sortie avec montage totem-pôle est réalisée dans ce but.

Le courant d'entrée normalisé à l'état haut, IIH est de + 40 µA.

Le courant de sortie à l'état haut, IOH est de - 400 µA.

Ceci permet d'envisager, à l'état haut, le branchement de dix circuits sur la sortie.

Le courant d'entrée normalisé à l'état bas IIL est de - 1,6 mA.

Le courant de sortie à l'état bas pouvant être absorbé, est de + 16 mA.


EPMI Cergy 1AING


15

On pourra donc brancher, dans ce cas, dix circuits sur la sortie.

Dans les deux cas, le branchement de dix opérateurs sur la sortie d'un seul est envisageable.

On dit que la sortance est de 10. Au delà, on dégrade, de façon sensible, les signaux et il y a risque de détérioration pour le circuit de sortie.

Un autre paramètre, l'entrance (ou fan-in = éventail d'entrée) ou facteur pyramidal d'entrée, un peu différent du précédent en ce sens qu'il indique le nombre de circuits pouvant attaquer le module en question.

Autrement dit, il s'agit du nombre d'entrées que possède un opérateur.

Certains circuits ont une entrée d'expansion permettant d'accroître leur entrance.

Vous avez pu constater que le courant d'entrée à l'état haut était précédé d'un signe +, alors que le courant d'entrée à l'état bas était précédé de signe -, nous y avons déjà fait allusion.

Il a été décidé, par convention, que les courants entrant dans le module seraient positifs (donc précédés d'un signe +) alors que ceux qui en sortent seraient négatifs (précédés du signe -) que ce soit en entrée ou en sortie.

III-9-TEMPS DE REPONSE ET PROPAGATION en TTL: porte NAND


EPMI Cergy 1AING


16

En partant d'un état stable en sortie (ici un état haut) et après l'apparition du niveau haut à l'entrée Ve, nous constatons un temps de retard td (delay-time) avant que le signal de sortie ne réagisse. Ce retard correspond au temps de modification des charges au niveau des jonctions. Ensuite, le signal en sortie évolue de façon exponentielle pendant le temps tf qui correspond au temps de descente (fall-time ). Cette évolution est caractéristique d'un circuit RC qui se décharge (résistance du matériau semi-conducteur et capacités parasites). Cette zone correspond au passage sur la droite de charge d'un point de repos à l'autre. C'est la zone d'amplification et d'instabilité. Suit un palier qui correspond au second état stable. Tant que l'entrée Ve ne subit pas de modification, la sortie conserve cet état. Après suppression du signal d'entrée, on constate un temps de retard ts (storage-time) dû au temps de modification des charges au niveau de la jonction. Enfin, la remontée vers l'état haut de départ tr (rise-time) qui s'effectue selon une variation exponentielle correspondant à la charge du circuit RC précédemment cité. Les zones tr et tf correspondent au déplacement sur la droite de charge du point de fonctionnement de A vers B ou l'inverse (c'est-à-dire du blocage à la saturation ou vice-versa). Nous avons vu que la vitesse de transit d'un point à l'autre était limitée par les capacités des jonctions (plus les capacités parasites), ce qui apparaît clairement sur les figures 29-a et 29-b. Ces temps (tf et tr ) sont mesurés entre 10 % et 90 % de la valeur du signal. La figure ci dessus représente le signal de sortie pour un circuit ET. Par simplification, les constructeurs indiquent : le temps de propagation à la décroissance du signal de sortie : tpHL . le temps de propagation à la croissance du signal de sortie : tpLH La figure ci dessous illustre ces temps qui sont mesurés à partir d'une variation égale à 50 % du signal d'entrée ou de sortie et avec une charge en sortie qui est définie (en principe pour la TTL , est constituée d'une capacité de 15 pF en parallèle avec une résistance de 100 à 400 ΩΩΩΩ....


EPMI Cergy 1AING


17

III-10-TTL ET VARIANTES :

Il existe plusieurs variantes de la TTL. Elles ont pour but, soit une diminution de la consommation (TTL - L, L = Low-power ) mais au détriment de la vitesse de fonctionnement (3 MHz seulement), soit une augmentation de cette vitesse (120 MHz) ainsi que de la consommation (TTL - S, S = Schottky).

Une autre variante de la TTL est la technologie TTL - LS (Low power Schottky). Celle-ci a la même vitesse de fonctionnement que la TTL classique (environ 45 MHz) mais une consommation 5 fois moindre. Elle est en train de supplanter la TTL.

D’autre modèle ont fait leur apparition la TTL – AS (Advanced Schottky) et la TL – ALS (Advanced Low power Schottky).

On trouve aussi des composants TTL à collecteur ouvert. Cela permet d’imposer à la sortie une tension différente de celle d’alimentation.

Il faut signaler, en outre, la TTL tri-state (3 états). En plus des deux états logiques, un troisième intervient pour déconnecter l'opérateur du reste du montage en mettant les deux transistors de sortie du totem-pôle à l'état bloqué (état OFF) ou haute impédance.

Cette façon de procéder est née à la suite de la technique des bus de transmission de données.

Un grand nombre d'opérateurs branchés sur ces lignes, conduisait à l'utilisation du OU câblé, donc d'opérateurs à collecteurs ouverts.

Ce dernier étant nettement moins rapide que le montage totem-pôle, on eut l'idée de conserver ce dernier mais en déconnectant de la ligne, tous les opérateurs non concernés par les signaux transmis, à l'aide d'un signal appliqué sur une entrée spéciale et qui bloque les deux transistors de sortie de chacun de ces opérateurs.


EPMI Cergy 1AING


18

III-11-INFLUENCE DU FACTEUR D’ECHELLE :


EPMI Cergy 1AING


19


EPMI Cergy 1AING


20

III-12-Limite de fonctionnement des TTL:

Les circuits TTL sont alimentés à partir d’une source continue. Le fonctionnement des composants logiques de façon correct que si la tension d’alimentation à une tolérance de 5%Sinon le fonctionnement peut être aléatoire.

Fonction de transfert Vs = f ( Ve) dans le cas d’un inverseur

III-13-CAS DES ENTRÉES NON UTILISÉES :

Une entrée non connectée (en l’air) est à l’état haut. Il est toutefois conseillé de ne pas laisser une entrée en l’air, car elle devient sensible aux bruits. Dans la mesure du possible, elle doit être reliée à Vcc. On peut aussi la relier à une entrée utilisée ou à la masse, mais ceci augmente la consommation du circuit.

III-14-CONDENSATEURS DE DECOUPLAGE :

Lorsque la sortie d’un circuit TTL change d’état, les deux transistors T3 et T4 conduisent simultanément pendant un bref instant, créant une pointe de courant sur l’alimentation et pouvant occasionner, en raison des inductances parasites, des variations de tension importantes (Ldi/dt). On utilise pour atténuer ce phénomène, des condensateurs (10 nF à 1 µF), branchés sur chaque circuit intégré, entre Vcc et la masse.


EPMI Cergy 1AING


21

I- LA FAMILLE CMOS: (Complementary Métal Oxyde Semiconductor)

IV-1-TECHNOLOGIE :

La technologie CMOS est une technologie plus récente basée sur l’utilisation de transistors MOS complémentaires pour réaliser les fonctions logiques et qui nécessite un courant pratiquement nul pour fonctionner. Ceci rend cette technologie particulièrement intéressante dans les applications alimentées par batteries.De plus, elles peuvent fonctionner avec des tensions variant de 3 V (voire moins pour les dernières technologies : 1,3 V) à 15 V.

Les portes CMOS sont toutes basées sur l’inverseur présenté sur la figure de droite. Les deux transistors sont des MOSFETs en mode étendu ; un canal N avec sa source reliée à la masse, et un canal P avec sa source connectée à +V. Leurs grilles sont reliées pour former l’entrée, et leurs drains sont reliés pour former la sortie.

Les deux MOSFETs sont conçus pour avoir des caractéristiques correspondantes ; ainsi, ils sont complémentaires l’un de l’autre. Lorsqu’ils sont bloqués, leur résistance est infinie, et lorsqu’il sont passants, la résistance de leur canal est d’environ 200-. Puisque la porte est essentiellement un circuit ouvert, elle ne consomme aucun courant, et la tension de sortie sera égale soit à la masse, soit à la tension d’alimentation, selon le transistor en train de conduire. Lorsque l’entrée A est mise à la masse (0 logique), le MOSFET à canal N n’est pas polarisé, il est bloqué. C’est un circuit ouvert, et donc il laisse la ligne de sortie déconnectée de la masse. En même temps, le MOSFET à canal P est polarisé ; il devient passant et son canal a une résistance d’environ 200-, connectant ainsi la ligne de sortie à l’alimentation. Ceci ramène donc la tension +V à la sortie (1 logique). Lorsque l’entrée A est à +V (1 logique), le MOSFET à canal P est bloqué et le MOSFET à canal N est passant, ramenant la masse vers la sortie (0 logique). Ainsi, le circuit réalise bien l’inversion logique en même temps qu’il génère des rappels actifs à +V (pull-up) ou à la masse (pull-down), selon l’état de la sortie.


EPMI Cergy 1AING


22

Même avec cette limite, la structure totem-pôle cause encore problème dans certaines applications. Les résistances de rappel à +V et à la masse présentes en sortie ne sont jamais les mêmes, et peuvent changer de manière significative lorsque les entrées changent d’état, même si la sortie ne change pas d’état logique. Le résultat est des temps de montée et de descente irréguliers et imprédictibles pour le signal de sortie. Ce problème a été résolu à l’aide des versions bufferisées (série B) des portesCMOS. La technique utilisée ici est de faire suivre la porte NON-ET par une paire d’inverseurs. Ainsi, la sortie sera toujours pilotée par un seul transistor, soit à canal P, soir à canal N. Puisque les transistors sont choisis pour être aussi appairés que possible, la résistance de sortie de la porte sera toujours la même, le comportement du signal en est plus prédictible. L’un des principaux problèmes avec les portes CMOS est leur vitesse. Elles ne peuvent pas fonctionner très rapidement, à cause de leur capacitance d’entrée inhérente. Les portes de la série B permettent de résoudre en partie ces limitations en fournissant un courant de sortie uniforme et commutant les états en sortie plus rapidement, même si le signal d’entrée change plus lentement.

Un type de porte, illustré ci-après, est unique à la technologie CMOS : il s’agit du « switch bilatéral », plus couramment ap- pelé « porte de transmission ». Cette porte fait un usage approfondi du fait que les TEC individuels dans un circuit intégré CMOS sont construits de manière à être symétriques. Et en pratique le drain et la source de n’importe quel transistor peuvent être interchangés sans affecter les performances ni du transistor lui-même, ni du circuit dans son ensemble.


EPMI Cergy 1AING


23

Lorsque les TEC de typeNet P sont connectés comme montré dans ce schéma et que leurs grilles sont pilotées par des signaux de contrôle complémentaires, les deux transistors seront passants ou bloqués ensemble, au lieu de l’être alternativement. S’ils sont tous les deux bloqués, le chemin parcouru par le signal est un circuit ouvert : il n’y a aucune connexion entre l’entrée et la sortie. S’ils sont tous les deux passants, il y a une connexion de très faible résistance entre l’entrée et la sortie, et un signal pourra circuler.

Ce qui est vraiment intéressant dans cette structure est que le signal contrôlé de cette manière n’a pas besoin d’être un signal numérique. Aussi longtemps que la tension du signal ne dépassera pas la tension d’alimentation, même un signal analogique peut être contrôlé par ce type de porte.

IV-2-ETATS ELECTRIQUES :

Fonctionnement

si Vgs = 0v, Rds = Ω = Rds(off), le transistor est bloqué si Vgs = +5v, Rds = 1000 Ω = Rds(on), le transistor est passant


EPMI Cergy 1AING


24

si Vgs = +5v, Rds = W = Rds(off), le transistor est bloqué si Vgs = 0v, Rds = 1000W = Rds(on), le transistor est passant

La technologie MOS complémentaires réunit sur le même cristal de silicium, des transistors à canal P et à canal N.

Caractéristique de transfert d’un inverseur CMOS

La commutation se fait à VTR » VDD / 2.


EPMI Cergy 1AING


25

IV-2-ALIMENTATION ET SEUILS :

Les entrées CMOS ont une résistance très grande Ω qui ne tire pratiquement aucun courant. Cependant il existe une capacité d’entrée de l’ordre de 5pF qui augmente sensiblement la consommation en régime dynamique et limite la fréquence de fonctionnement.

Caractéristiques électriques - Minimum Maximum Tension d’alimentation VDD 3v 18v Tension de sortie à l’état haut VOH » VDD - Tension de sortie à l’état bas VOL - » 0v Tension d’entrée à l’état haut VIH 70% VDD - Tension d’entrée à l’état bas VIL - 30% VDD Consommation en régime continu - - 2,5 nW (à VDD=5v) Consommation à 1 MHz - - 1 mW

IV-2-CARACTERISTIQUES :


EPMI Cergy 1AING


26

Temps de propagation

La sortance des CMOS dépend de la technologie utilisée. ex: la sortie d'une HC peut être connectée à 8 entrées 74LS


EPMI Cergy 1AING


27

La consommation de la CMOS, qui est de 0 mW en statique, augmente avec la fréquence

IV-3- Entrées inutilisées :

Les entrées CMOS ne doivent jamais rester non branchées, mais raccordées au 0v, au VDD, à une autre entrée utilisée ou mises à la masse ou à VDD à travers une résistance. En effet, une entrée non connectée capte les signaux parasites, ce qui peut se traduire par une plus grande consommation et une surchauffe importante.

IV-4-IMMUNITE AUX BRUITS :

Elle dépend de VDD ( 30% VDD). Elle est d’autant plus élevée que VDD est important (1,5v pour VDD=5v, 4,5v pour VDD=15v).


EPMI Cergy 1AING


28

II- ASSOCIATION TTL/CMOS CMOS/TTL:

V-1-TTL-> CMOS :

Compatibilité en tension ? LS ?

Au niveau haut on tombe dans la zone d’incertitude pour rendre compatible les deux technologie en tension dans ce sens il faut utiliser des circuits adaptateur CI, Transistors…), ou des collecteurs ouverts, on peut placer aussi des résistances de rappel de potentiel.

Compatibilité courant ? LS ?

IOH = -0.4 mA IOL= 8 mA TTL

IIH= 0 mA IIL= 0 mA CMOS

Il n’y a pas de problème de compatibilité

La sortance est infinie dans les deux cas

TTL CMOS

5V

Voh=2.7V

Vol=0.5V

Vih=3.5V

Voh=1.5


EPMI Cergy 1AING


29

V-2-CMOS-> TTL :

Compatibilité en tension ? LS ?

Aucun problème

Compatibilité courant ? LS ?

IOH = -0.61 mA IOL= 0.61 mA CMOS

IIH= 20 µA IIL= 0.4 mA TTL

Il n’y a pas de problème de compatibilité La sortance est de 30 à l’état haut et de 1 à l’état bas !

CMOS TTL

5V Voh=4.95V

Vol=0.05V

Vih=2V

Vil=0.8V


EPMI Cergy 1AING


30

ANNEXES

Comparaison des circuits CMOS et TTL A l'origine, les circuits CMOS étaient moins rapides que les circuits TTL mais ils avaient une

consommation beaucoup moins importante. A l'heure actuelle, ces différences tendent à s'estomper puisqu'on fabrique des TTL à faible consommation et des CMOS rapides.

Les premiers circuits intégrés sont sortis sur le marché dans les années 70 en technologie DTL et TTL. Cette technique avait quelques inconvénients comme nous allons le voir et les constructeurs se sont évertués à nous offrir des circuits plus rapides, plus économes, plus fiables. Visite guidée... Avant de commencer, voyons le marquage des composants :

SN 74 HCT 00 N

Identification constructeur

54 : militaire gamme de température :

-55°C 125°C

74 : civil gamme de température :

-40°C 85°C

Famille technologique.

(S, LS, ALS, HC, HCT etc.)

fonction réalisé par le circuit.

(NAND, OR, multiplexage

etc.)

Type de boitier

(DIL etc.)

es données chiffrées ci-dessous ne sont données qu'à titre indicatif, il s'agit d'un ordre de grandeur

Quelques notions sur les niveaux hauts et bas: Comme nous l'avons vu au chapitre précédent, nous allons faire fonctionner nos circuits avec des tensions qui provoqueront le basculement ou pas de la sortie. Les entrées vont réagir à un niveau de potentiel qui sera souvent déterminé par la technologie utilisée. Quelques définitions :

• O = Ouput - Sortie • I = Input - Entrée • L = Low - Bas • H = high - Haut • Vol max = tension de sortie niveau bas maximum à 8 mA • Vil max = Valeur maximum du niveau bas en entrée • Vih min = Valeur du niveau haut minimum en entrée • Voh min = Tension de sortie niveau haut minimum


EPMI Cergy 1AING


31

La famille TTL :

Technologie TTL standard

Cette famille utilise des transistors bipolaires et son nom vient de "Transistor Transistor Logic". Dans cette famille technologique, les transistors travaillent en saturation blocage. L'inconvénient majeur est que cela influe sur la rapidité de commutation et limite la fréquence d'utilisation, de plus la consommation est importante.

Tension alimentation 5V +/- 5% Temps de propagation 10 ns Consommation 10 mW Fréquence max 25 MHz Voh Min 2,4 V Vih Min 2 V Vol Max 0,4 V Vil Max 0,8V

Ci-dessus voici la structure d'une porte NAND en technologie TTL. Remarquez le transistor à deux entrées. Remarquez également que les entrées "en l'air" vont venir tout naturellement se porter au niveau haut (-Vbe)


EPMI Cergy 1AING


32

Technologie TTL L (Low Power)

La technologie standard se caractérise par une forte consommation de puissance sous 5V. Les constructeurs vont augmenter la valeur des résistances de manière à diminuer le courant. Ceci aura un effet induit gênant, la vitesse sera réduite Tension alimentation 5V +/- 5% Temps de propagation 30 ns Consommation 1 mW Fréquence max 5 MHz Voh Min 2,4 V Vih Min 2 V Vol Max 0,3 V Vil Max 0,8V

Technologie TTL S ( Schottky)

Les transistors travaillent en saturation-blocage. Les bases des transistors accumulent des charges, lors de la saturation, qu'il faut évacuer avant de changer d'état. La solution trouvée consiste à intercaler en base et collecteur une diode Schottky qui limitera cette accumulation ce qui naturellement améliorera le temps de commutation. L'inconvénient de cette technologie est toujours une forte consommation de courant. Tension alimentation 5V +/- 5% Temps de propagation 3 ns Consommation 20 mW Fréquence max 75 MHz Voh Min 2,7 V Vih Min 2 V Vol Max 0,5 V Vil Max 0,8V

Technologie TTL LS (Low Schottky)

Cette technologie utilisent des techniques du TTL L pour réduire la consommation et du TLL S pour la rapidité de commutation, car la consommation est prohibitive dès lors que le nombre de circuits intégrés augmente. Tension alimentation 5V +/- 5% Temps de propagation 9 ns Consommation 2 mW Fréquence max 30 MHz Voh Min 2,7 V Vih Min 2 V Vol Max 0,5 V Vil Max 0,8V


EPMI Cergy 1AING


33

Technologie TTL F (fast)

Le marché a besoin de circuits de plus en plus rapide, la réponse est apportée par la technologie F (fast) Tension alimentation 5V +/- 5% Temps de propagation 6 ns Consommation 5 mW Fréquence max 100 MHz Voh Min 2,7 V Vih Min 2 V Vol Max 0,5 V Vil Max 0,8V

Technologies AS et ALS

La technique progresse y compris pour les transistors bipolaires, les technologies "A" pour advanced apparaissent début 1990. Dans la technologie ALS, le L est pour Low . L'amélioration a porté sur la réduction de la taille des transistors. Tension alimentation 5V +/- 5% Temps de propagation 7 ns Consommation 5 mW Voh Min Vcc Vih Min 2 V Vol Max 0,4 V Vil Max 0,8V


EPMI Cergy 1AING


34

La famille CMOS : La première famille CMOS apparue sur le marché était la série 4000. Elle se caractérisait par une consommation incroyablement faible comparativement au TTL, la tension d'alimentation comprise entre 3 et 18V laissait une incomparable liberté au concepteur mais grave inconvénient, elle était lente et incompatible avec les TTL. Si une entrée " en l'air" d'un circuit TTL se positionne au niveau haut automatiquement, il est impératif en technologie CMOS de relier les entrées inutilisées au potentiel d'inactivation. Comme les impédances de ces portes sont très élevées, n'importe quel signal s'y développe et peut provoquer un fonctionnement erratique.

Série 4000

La première apparue suivie par la série B comme bufférisée. On change complètement de technologie puisque l'on passe des bipolaires au CMOS. Tension alimentation 3 à 15 V Temps de propagation 40 ns Consommation 0,1 mW Fréquence max 12 MHz Voh Min 4,9 V Vih Min 2 V Vol Max 0,1 V Vil Max 0,8V

Séries HC et HCT

La série 74HC s'alimente entre 2 et 6V ce qui la rend compatible avec les TTL pour l'alimentation tout en conservant les qualités des MOS en regard de la consommation, de plus ce sont des séries rapides avec des temps de transit très faibles. La série HCT a été développée plus particulièrement pour la compatibilité avec les TTL surtout pour ce qui concerne les seuils d'entrée. Toute la série T est compatible TTL Tension alimentation 5V +/- 10% Temps de propagation 14/15 ns Consommation 0,1 mW Fréquence max 50 MHz Voh Min 4,9 V Vih Min 3,5 V Vol Max 0,1 V Vil Max 0,8V


EPMI Cergy 1AING


35

Séries AC et ACT

Ac pour "advanced CMOS" Le T indique la compatibilité avec le TTL Tension alimentation 2-6 pour Ac et 6 Pour ACT Temps de propagation 5 ns Consommation 0,1 mW Fréquence max 70 MHz Voh Min 4,76 V Vih Min 2 V Vol Max 0,44 V Vil Max 0,8V

Séries LV, LVC, LVT,ALVC

LV pour "Low Voltage". Ces circuits s'alimentent avec une tension de 3,3V, cette technologie est apparue en 1993 et est compatible TTL pour les LVT. Les AVC travaillent sous 1,8V Tension alimentation 3,3 V Temps de propagation 2,5 ns Consommation 0,1 mW Fréquence max 150 MHz Voh Min 2,2 V Vih Min 2 V Vol Max 0,55 V Vil Max 0,8V La famille ECL : C'est une technologie rapide (Emitter coupled Logic), elle a l'inconvénient d'être grande consommatrice de courant La famille BiCMOS : Nous constatons la complémentarité des technologies bipolaire et CMOS. Les transistors bipolaires permettent un courant important (relativement), un CMOS a une impédance élevé d'entrée et ne consomme pas. La technologie BiCMOS , partant de ce constat utilise des transistors bipolaires pour piloter les charges et des CMOS pour réaliser les fonctions logiques, le tout étant intégré sur un même substrat.

Tableau comparatif entre la technologie bipolaire et CMOS Bipolaire TTL CMOS

• tension d'alimentation stricte à 5V • Immunité au bruit inférieure à celle du CMOS • plus de courant transitant • basse impédance d'entrée • possibilité de laisser les entrées inutilisées en l'air • utilisation décroissante.

• tension d'alimentation comprise entre 3 et 18V • Immunité au bruit > au TTL • pas de courant • Forte impédance d'entrée • obligation de polariser les entrées en l'air • Préférence des concepteurs


EPMI Cergy 1AING


36

file:///h:/Sites/logique%20combinatoire/perso.wanadoo.fr/daniel.robert9/Digit/Pratique/Technologie_Digitale/Techno_Digit_3S1.html#BIPOLAIRE

3. - LES CIRCUITS INTÉGRÉS ET LEUR ÉVOLUTION

3. 1. - LA TECHNIQUE CORDWOOD OU FAGOT

L'aviation fut une des premières grande consommatrice de matériel électronique. Les impératifs imposés obligèrent les constructeurs à réduire la masse et l'encombrement de leurs appareils.

Les progrès furent surtout spectaculaires avec la venue des semi-conducteurs.

Bien que la technique Cordwood ne fasse pas partie des circuits intégrés, il est bon de la citer car, certaines réalisation étaient d'une densité de composants assez exceptionnelle.

Cette méthode consiste à placer deux circuits imprimés parallèlement, l'un au-dessus de l'autre, les faces cuivrées vers l'extérieur. Les composants passifs (en général, les résistances) servent de liens et d'entretoises aux circuits imprimés.

Dans un montage de ce genre, bien conçu, à l'intérieur du périmètre délimité par les bords des circuits imprimés, il était possible d'y glisser un composant supplémentaire, aussi petit fusse-t-il.

La figure 11 représente, à titre indicatif, un circuit de ce genre.

Cette technique est le point de départ de la course vers la miniaturisation.


EPMI Cergy 1AING


37

3. 2. - LES COUCHES MINCES

Les composants passifs dans les montages occupent un volume très important.

D'autre part, on sait depuis longtemps, appliquer des dépôts conducteurs ou isolants sur des supports appelés substrats.

Des recherches furent donc entreprises pour réaliser de façon reproductible, sur substrat, les composants passifs nécessaires aux circuits électroniques.

A partir de cet instant, nous entrons dans le domaine de la micro-électronique.

Les substrats sont généralement du verre ou de la céramique, sur lesquels on dépose successivement les couches conductrices, résistances ou diélectriques.

Le substrat, support mécanique de tout dispositif, doit posséder :

• un coefficient de dilatation choisi en fonction de l'utilisation du circuit. • un état de surface parfait. • une résistivité très élevée.

Le choix des dépôts est fait en fonction de leur destination :

• l'or, le cuivre, pour les connexions • le nichrome, l'oxyde d'étain, pour les résistances • le verre, la silice, pour les diélectriques • le silicium, pour les couches semi-conductrices

Différentes techniques sont employées pour réaliser ces dépôts. Ce sont :

• la sérigraphie (réalisée avec un pochoir en soie). On parlera plutôt de couches épaisses avec ce procédé qui ne permet pas d'atteindre de faibles épaisseurs de dépôts.

• l'évaporation ou la pulvérisation sous vide • le dépôt par voie gazeuse • le dépôt électrolytique • le dépôt chimique

Dans chacune de ces techniques, les dépôts sont appliqués successivement grâce à un procédé important appelé : technique des masques.

Elle consiste en un ou plusieurs masquages par un produit photorésistant suivis par une attaque chimique.

La figure 12-a retrace les différentes phases de ce procédé.

On dépose sur le substrat une première couche mince, puis on applique un produit photosensible sur cette couche.


EPMI Cergy 1AING


38


EPMI Cergy 1AING


39

On l'expose ensuite à un rayonnement ultra-violet au travers d'un masque ou film.

Après révélation et rinçage de cette couche insolée, les parties sous-jacentes qui doivent rester se trouvent protégées par le produit photo-résistant.

On procède ensuite à une attaque chimique, pour supprimer les parties du dépôt qui doivent disparaître.

A chaque dépôt d'une nouvelle couche, on utilise le même procédé en ayant recours à un masque différent.

La figure 12-b donne un aperçu de la réalisation de composants passifs en technologie couches minces (les échelles ne sont pas respectées).

3. 3. - LES CIRCUITS HYBRIDES

Les composants passifs sont réalisés en couches minces. Si on prévoit, sur ces circuits, les emplacements et les connexions, on peut y adjoindre les composants actifs, tels que les transistors et les diodes.

Ces derniers étant présentés sous forme de micro-boîtiers, ils sont mis en place et soudés par micro-soudures (voir figure 13).

Par ce même procédé, on peut aussi mettre en place d'autres composants passifs, comme des condensateurs dont la valeur ne peut être obtenue avec les matériaux diélectriques mis en place à l'aide des dépôts.


EPMI Cergy 1AING


40

Des petits transformateurs peuvent aussi être mis en place de la même façon.

Il ne reste plus qu'à protéger le tout mécaniquement, c'est l'encapsulage. La capsule devra comporter les connexions de sorties.

La taille des circuits hybrides peut aller de quelques millimètres à une dizaine de centimètres.

On utilise, en général, les boîtiers plats dès que la taille du circuit atteint 1 à 2 cm. En dessous, on fait appel aux boîtiers type transistors (genre TO3, TO5 à sortie multiples).

La technique du circuit hybride est très utilisée dans les ensembles fonctionnant à très haute fréquence.

D'une manière générale, elle apporte un meilleur rendement et une fiabilité accrue par rapport au circuit traditionnel (câblage par circuit imprimé).

On l'utilise aussi quand le circuit monolithique (paragraphe suivant) ne peut apporter de solution, soit parce que la puissance dissipée est trop élevée, soit parce qu'il s'agit d'intégrer des composants spéciaux (transformateur par exemple).


EPMI Cergy 1AING


41

3. 4. - CIRCUITS INTÉGRÉS MONOLITHIQUES

Le qualificatif monolithique signifie d'un seul bloc, c'est-à-dire que les composants passifs et actifs sont tous réalisés au cours des mêmes opérations sur un même substrat.

Ces circuits sont fondés sur deux technologies, l'une à transistors bipolaires, l'autre à transistors MOS.

Ensuite, nous trouvons deux destinations, l'une pour les circuits numériques, l'autre pour les circuits linéaires ou analogiques.

Une troisième rubrique permet le classement de ces circuits, c'est le niveau d'intégration ou, autrement dit, la densité de composants ou opérateurs par unité de surface (disons par millimètre carré).

Cette classification n'est pas très stricte encore et dépend quelquefois des constructeurs. Elle permet cependant, pour l'observateur, de constater la formidable évolution dans ce domaine.

Il existe trois niveaux qui sont :

La S.S.I. (Short Integration) ou intégration à faible échelle, qui correspond aux premiers circuits et dont l'intégration portait sur une dizaine d'opérateurs ou portes logiques.

La M.S.I. (Medium Scale Integration) ou intégration à moyenne échelle, pour laquelle le niveau peut atteindre 100 portes logiques.

La L.S.I. (Large Scale Integration), intégration à grande échelle, qui porte sur une intégration de plus de 100 portes logiques.

On parle aussi de V.L.S.I. et S.L.S.I. (Very Large Scale Integration et Supra Large Scale Integration). Il s'agit de l'intégration de plus de 10 000, voire plus de 50 000 transistors sur une même puce. Pour situer un peu mieux le problème, il faut savoir que les microprocesseurs se situent dans la L.S.I..

La figure 14 représente les différentes orientations qui conduisent à la classification d'un circuit intégré monolithique.


EPMI Cergy 1AING


42


EPMI Cergy 1AING


43

3. 4. 1. - LES CIRCUITS INTÉGRÉS MONOLITHIQUES EN T ECHNOLOGIE BIPOLAIRE

La réalisation de ces circuits comporte trois grandes étapes qui sont :

• la réalisation des masques • les opérations collectives • l'individualisation et montage du circuit

A partir d'une fonction à réaliser, circuit numérique ou circuit analogique, on élabore un schéma électrique.

De ce schéma, on tirera les dessins correspondant aux différents masques à réaliser.

On effectue ensuite les opérations dites collectives qui utilisent les masques précités et qui s'appliquent au procédé PLANAR . Il en existe d'autres pour la réalisation des circuits, mais ils découlent plus ou moins de ce dernier.

Enfin, les circuits sont découpés et individualisés puis montés sur embase avec connexions, encapsulés et testés.

La figure 15 résume les différentes étapes de la réalisation d'un circuit intégré bipolaire sous forme d'un tableau.


EPMI Cergy 1AING


44


EPMI Cergy 1AING


45

Le procédé Planar est utilisé aussi dans la réalisation des semi-conducteurs (diodes, transistors).

Les opérations collectives, relatives à ce procédé et qui sont de nature physico-chimique, méritent quelques commentaires.

La préparation du substrat consiste en la réalisation de plaquette de silicium qui serviront de support mécanique et sur lesquelles on implantera plusieurs centaines de circuits identiques. Ces plaquettes ont un diamètre de l'ordre de 5 à 10 centimètres et une épaisseur de 200 à 300 microns. Leur état de surface doit être aussi parfait que possible, ce qui oblige à une opération de polissage.

L'épitaxie consiste à déposer une couche semi-conductrice de conductibilité extrinsèque (due au dopage) et d'épaisseur bien contrôlées, sur le substrat dont ces paramètres importent moins, puisqu'il s'agit d'un support mécanique. L'épaisseur de cette couche épitaxiale varie entre 5 et 10 microns.

L'oxydation thermique permet la création d'une couche d'oxyde de silicium (d'une épaisseur de 0,5 micron) sur la couche épitaxiale.

Ce revêtement autorise une plus grande précision dans l'opération suivante, la diffusion.

On réalise ensuite, par photogravure, des fenêtres, dans ce revêtement au travers desquelles on effectuera les différentes diffusions. Celles-ci seront, par conséquent, parfaitement délimitées.

Cette couche d'oxyde peut aussi être mise en place pour protéger les jonctions réalisées dans la couche épitaxiale, en phase finale.

La diffusion, nous en avons déjà parlé dans le chapitre consacré au semi-conducteur et à la conduction extrinsèque.

Il s'agit de faire diffuser, localement, un corps (ou impureté) dans le réseau cristallin semi-conducteur, afin d'obtenir la conductibilité de type P ou N (selon la structure atomique du corps diffusé).

L'empilement de ces types de conduction permet la création de jonctions, donc de diodes ou de transistors.

Les résistances sont réalisées aussi selon ce procédé, aux endroits où l'on a prévu de les implanter, c'est-à-dire en ouvrant des fenêtres dans l'oxyde par photogravure et utilisation de masques. La gamme de résistances s'étend de 20 à 20 000 environ.

Les condensateurs peuvent être réalisés de deux façons, soit par l'effet capacitif d'une jonction polarisée en inverse (dont il a été question au sujet des diodes à capacité variable), soit par interposition entre deux zones métallisées d'un matériau diélectrique (l'oxyde de silicium). On obtient ainsi quelques centaines de picofarads.

La photogravure est employée à chaque nouvelle étape afin de réaliser les fenêtres dans l'oxyde protecteur.

Il s'agit du même processus que celui décrit pour les couches minces.


EPMI Cergy 1AING


46

Le dépôt métallique sous vide est utilisé pour placer aux endroits non masqués des zones capables de réaliser les connexions ou liaisons entre les éléments et sur lesquelles viendrons se fixer les fils de sorties. L'épaisseur de ce dépôt est d'environ 0,8 micron.

Là aussi, il s'agit du même procédé que celui utilisé pour les couches minces.

L'ensemble de ces différentes phases constitue les opérations collectives.

Elles peuvent comporter jusqu'à huit masquages différents, chacun étant suivi d'une ou plusieurs des phases précitées.

Ces opérations sont effectuées sur 1000 à 10 000 circuits en même temps.

La dernière étape consiste à découper les plaquettes de silicium (servant de support) sur lesquelles viennent d'être pratiquées les opérations collectives en autant de circuits intégrés (de 100 à 1000 circuits).

On obtient ainsi ce que l'on nomme des puces. Celles-ci sont ensuite fixées sur l'embase du boîtier, après quoi les connexions sont effectuées entre le circuit et les broches de sortie de l'embase.

Vient ensuite l'encapsulage. Différents boîtiers sont proposés, fonction des dimensions du circuit et surtout en fonction du nombre de sorties.

L'intégration étant de plus en plus grande, les sorties sont de plus en plus nombreuses, par conséquent, le boîtier est de plus en plus volumineux.

Ces opérations de raccordement et d'encapsulage sont effectuées sur chaque circuit, elles interviennent donc grandement dans le prix de revient, à tel point que la mise en boîtier revient plus cher que la puce elle-même.

On va chercher à diminuer le nombre de sorties par circuit en affectant à celles-ci des fonctions différentes. C'est la technique dite de multiplexage qui consiste, par exemple, à utiliser quatre bornes indifféremment comme entrées ou sorties. Une cinquième broche envoie un signal logique binaire (présence ou absence de tension) qui permet de commander les circuits périphériques extérieurs, en leur indiquant à quel moment les quatre broches doivent être utilisées comme sorties ou comme entrées.

La logique trois états est appliquée aux circuits périphériques. Elle permet de déconnecter temporairement un certain nombre de ceux-ci quand les signaux présents ne les concernent pas.

Tous les boîtiers font l'objet de normes très strictes tant sur le plan dimensionnel que sur le plan technologique.

Pour les circuits moins complexes, on utilise des boîtiers de transistors munis de sorties plus nombreuses (6 ou 8).

Pour les circuits plus importants, on a élaboré des boîtiers adaptés. Ce sont, d'une part, les boîtiers plats (ou flat-pack) que l'on raccorde sur le circuit imprimé par micro-soudures. Ils sont généralement destinés à


EPMI Cergy 1AING


47

l'aérospatiale ou aux techniques militaires, et d'autre part les boîtiers enfichables (ou dual in line) plus spécialement conçus pour l'industrie. Les sorties peuvent être au nombre de 64.

Ces deux types de boîtiers sont réalisés en céramique pour applications spéciales (ils coûtent alors très chers) ou en plastique.

Dans la technologie suivante, vous trouverez un recueil des différents boîtiers utilisés en électronique.

Avant d'en terminer avec les circuits monolithiques concernant la technologie bipolaire, il faut parler des caissons isolés.

La figure 16 représente les différents stades de la réalisation d'un transistor (celui-ci est un N.P.N.). On suppose qu'il fait partie d'un circuit intégré et que bien d'autres transistors (soit N.P.N., soit P.N.P) sont disposés tour autour.

Il est évident que l'on va être obligé de construire des barrières diélectriques délimitant chacun de ces transistors afin de les isoler les uns des autres.

Ces barrières constituent des îlots que l'on nomme caissons isolés.


EPMI Cergy 1AING


48


EPMI Cergy 1AING


49


EPMI Cergy 1AING


50

Il y a plusieurs méthodes pour réaliser cet isolement qui sont les suivantes :

• par jonction • par procédé EPIC • par procédé ISOPLANAR.

La figure 17 représente un isolement par procédé ISOPLANAR.

Ces caissons isolés ne sont pas seulement utilisés pour les composants actifs mais aussi pour les composants passifs du circuit (résistances, condensateurs).

A titre indicatif, les dimensions des caissons sont de l'ordre de 100 x 100 microns.

Ils sont utilisés aussi dans la fabrication des circuits intégrés de technologie MOS.

La conception de ces derniers étant quelque peu différente, nous y consacrerons le chapitre suivant.


EPMI Cergy 1AING


51

3. 4. 2. - CIRCUITS INTÉGRÉS MONOLITHIQUES EN TECHN OLOGIE MOS

La figure 18 donne un aperçu de la réalisation d'un transistor MOS canal N à enrichissement.


EPMI Cergy 1AING


52

Par rapport à celle du transistor bipolaire, elle est considérablement simplifiée, il n'y a plus que deux masques (comparaison faite par rapport à la figure 16).

La figure 19 représente l'intégration de l'inverseur de base en C-MOS (MOS complémentaire).

On y voit apparaître un caisson. Celui-ci est nécessaire du fait que le substrat d'un transistor MOS canal P doit être de conductibilité N (voir figure 18) alors que celui d'un canal N doit être de conductibilité P.

Cet inverseur nécessite pour sa réalisation moins d'opérations et sa faible consommation au repos permet une intégration beaucoup plus grande que pour le bipolaire.

Le caisson isolé, dans ce cas, est de l'ordre de 50 x 50 microns.

De plus, cette technologie n'implique pas la réalisation de composants passifs tels que résistances, puisque nous savons qu'un transistor MOS dont la grille est reliée au drain se comporte comme une résistance.

La réalisation de condensateurs s'effectue selon le même principe que pour l'élaboration des grilles de ces transistors, le diélectrique étant la couche d'oxyde de silicium.

On tire partie aussi de la capacité parasite grille-substrat (dont la valeur peut atteindre 2 à 5 pF), pour la réalisation des registres et mémoires dynamiques que nous aborderons dans une prochaine théorie.

Cette capacité est, en grande partie, responsable de la limitation de fréquence de fonctionnement de ces dispositifs.

Aussi est-il intéressant d'orienter les recherches vers une diminution de cette capacité ?

D'une manière générale, ces effets parasites sont dus au fait que ces zones sont à l'intérieur du substrat.


EPMI Cergy 1AING


53

Si on utilise un substrat isolant et que sur ce support, on réalise, en élévation, les différentes couches de matériaux, on obtient des îlots isolés, chacun d'eux représentant un composant actif ou passif bien isolé des autres.

La figure 20 illustre ce procédé qui prend l'appellation de S.O.S. (Silicon On Sapphire : silicium sur saphir).

La réduction des capacités parasites, des résistances de fuite, amène une augmentation de la vitesse de fonctionnement dans un rapport de l'ordre de 5 à 10. La consommation dynamique est diminuée aussi.

Une nouvelle orientation est donnée à la technologie MOS.

Deux facteurs majeurs guident l'évolution d'une technologie :

• la vitesse de fonctionnement • la consommation

Si la fréquence de fonctionnement doit être la plus élevée possible, on cherchera la consommation la plus faible possible, non par souci d'économie, mais pour pouvoir intégrer plus de fonctions sur un même support sans atteindre par millimètres carrés, des températures de fonctionnement susceptibles de détériorer les composants ou d'apporter des dérives.

La technologie MOS-SOS est donc une réalisation intéressante.

Il en existe d'autres, parmi elles, les technologies Planox, Polyplanar, Isoplanar. Une des plus importantes est la LOC MOS (Local Oxidation Complementary - MOS) dont la liste des fonctions réalisées dans cette technologie devient imposante.

Nous venons de faire un bref tour d'horizon en ce qui concerne les circuits intégrés, ce domaine est en continuelle évolution et notre but n'est pas de décrire toutes les réalisations technologiques.


EPMI Cergy 1AING


54

Cependant, le technicien doit avoir une certaine connaissance de ces problèmes afin d'utiliser au mieux les circuits mis à sa disposition ou bien, le moment venu, pouvoir porter son choix sur une technologie plutôt qu'une autre, en fonction de la destination du matériel.

Ce choix s'effectue, en général, selon les critères suivants :

• Vitesse de fonctionnement • Consommation • Immunité au bruit • Choix des fonctions proposées par le constructeur dans la technologie retenue. • Prix de revient des opérateurs (s'il s'agit de construction en série).

Le niveau d'intégration intervient dans certains cas, car il faut savoir que plus l'intégration est élevée, plus on améliore la fiabilité de l'ensemble.

On définit la fiabilité comme étant la probabilité pour qu'un appareil remplisse bien sa fonction dans des conditions d'emploi spécifiées et pendant un laps de temps déterminé.

Ceci est un des atouts majeurs de l'intégration, car bien des manipulations sont supprimées lors de la réalisation d'un matériel à l'aide de cette technique et l'on évite les erreurs et les malfaçons.

Tous les paramètres associés à la fiabilité sont bien définis, on peut ainsi quantifier cette valeur et le gain apporté par cet usage se situe entre 10 et 50, ce qui est très important car cela signifie que des appareils ainsi conçus fonctionneront sans défaillance de 10 à 50 fois plus longtemps que ceux réalisés de façon traditionnelle.

Du point de vue constructeur, une technologie n'a de débouché que si elle apporte une amélioration du prix de revient, des performances et surtout s'il y a reproductibilité de ces performances (peu de déchets en fabrication).

Dans la prochaine technologie, nous allons dresser un inventaire des circuits logiques les plus fréquemment rencontrés dans les montages industriels. Il sera également présenté un lexique des termes utilisés dans les catalogues des constructeurs ainsi que les différents boîtiers utilisés pour les semi-conducteurs et circuits intégrés.

Documents

ELECTRONIQUE NUMERIQUE Technologie des circuits …gdedel95.free.fr/EPMI/ING1A/EN/Cours/Technologie%20des%20Circuit… · Dans les circuits intégrés RTL, la tension habituellement