ディジタル設計 (A1) (Chap. 1) @ F301

http://www.ngc.is.ritsumei.ac.jp/~ger/Lectures/Digital2012/index.html

情報システム学科 次世代コンピューティング研究室情報シ テ 学科 次世代 ン ティング研究室山下 茂 ger@cs.ritsumei.ac.jp

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目次

1. デジタル回路設計に関する概要の確認

• 基本的な用語• 基本的な用語

• LSI設計の流れ

種類• LSIの種類

現代用語の基礎知識ともいえます！現代用語の基礎知識ともいえます！

★下線がある用語は，要チェック

試験で高得点を目指す場合，意味，英語のフルスペルはチェック

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ディジタル設計とは

デ ジタルシステム（ ンピ タ ドウ ア•ディジタルシステム（コンピュータハードウェアを代表とする）の設計法

実践 な論 路•実践的な論理回路の知識

計算機システム ディジタル設計

計算機構成論

計算機システム

計算機構成入門

情報システム学実験I

論理回路

情報システム学実験I

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コンピュータの歴史

１９４６年 ENIAC１９４９年 EDSAC プログラム内蔵方式１９５１年 ＵＮＩＶＡＣ（商用 ンピ タ）１９５１年 ＵＮＩＶＡＣ（商用コンピュータ）１９５４年 TRADIC（トランジスタ）１９６４年 IBM System360(汎用機）１９６４年 IBM System360(汎用機）１９７０年代 ミニコン（DEC)、スパーコン（CRAY)１９８０年代 EWS１９９０年代 PC

第１世代 真空管 第４世代 VLSI第１世代： 真空管第２世代： トランジスタ第３世代： 集積回路

第４世代： VLSI第５世代： ？

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第３世代： 集積回路

半導体開発の歴史

1947 トランジスタの発明（ショックレイ、バーディン、ブラッテン）

1958 集積回路の開発（TI社キルビー）1959 プレ ナ型ICの開発（F i hild社ノイス）1959 プレーナ型ICの開発（Fairchild社ノイス）1970 １KDRAMの開発（Intel社）1971 4ビットマイコンの開発（Intel社）1971 4ビットマイコンの開発（Intel社）70年代~ マイコン、DRAMの開発80年代~ ASICの登場90年代~ SOCの登場

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CMOS NAND と NOR• 2 入力NAND

– 入力が 2 つとも 1 なら 0、そうでなければ 1

• 2 入力 NOR– 入力が 2 つとも 0 なら 1、そうでなければ 0

x

xz

yz

yy

x,yの値を入れて確認してください。

トランジスタを組み合わせて 論理ゲートができる

5

トランジスタを組み合わせて、論理ゲ トができる。

お絵かきスペース

6

DRAMチップ容量の推移

1000

(Mbit)

100

1000

64M

256M

10

1M

4M

16M

1

64K

256K

1M

0.01

0.116K

64K

1977 1980 1983 1985 1989 1992 1996 1999

ムーアの法則：LSIの集積度は３年に４倍向上する

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ム アの法則：LSIの集積度は３年に４倍向上する

マイクロプロセッサのトランジスタ数の推移マイクロプロセッサのトランジスタ数の推移

10M

トランジスタ数

1M

100K

10K

100K

1

10K

1K1970 1975 1980 1985 1990 1995 2000

インテルのプロセッサ開発はムーアの法則を目標としている

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インテルのプロセッサ開発はムーアの法則を目標としている

LSI (Large Scale Integration)

• 大規模集積回路

Si (シリコン)基板に実現された論理回路Si (シリコン)基板に実現された論理回路

– IC (Integrated Circuit) （100-1000ゲート）

– LSI (Large Scale Integration)（数千～数万）

– VLSI (Very LSI) （10万以上）S ( e y S ) （ 0万以 ）

– ULSI (Ultra LSI) （100万以上）

TTL7400 (4 Gates) l ( )

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TTL7400 (4 Gates) Altera FPGA (70000 Gates)

LSILSI設計の流れ設計の流れ

作りたいもの（仕様） 仕様設計

動作記述言語 による記述 ＲＴＬ設計（機能設計）

ゲートレベル設計

基本的なコンポーネントによる回路

•ゲートの配置

レイアウト設計

マスクパターン•どう配線するかの決定

マスクパタ ン

RTL: Register Transfer Level

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製造工程 RTL: Register Transfer Level

お絵かきスペース

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module stopwatch(reset,clock,switch,sec1 lap,sec2 lap,min lap,lp ( , , , _ p, _ p, _ p,ap);input reset,clock,switch,lap;

ハードウェア記述言語によるストップウオッチ記述の一部

output [3:0] sec1_lap;output [3:0] sec2_lap;output [3:0] min lap; 講義が終わればoutput [3:0] min_lap;

reg[3:0] sec1; // 10sinn

この講義が終われば、この意味がわかるはず？

g[ ] ;…always @ (posedge clock or negedge reset ) begin

if(reset == 1'b0) beginsec1_lap <= 4'b0000;lap state <= L1;lap_state <= L1;

…endmodule

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合成後の回路図

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論理回路

トランジスタとそれをつなぐ配線で実現

AND

複数のトランジスタで実現

NOT複数のトランジスタで実現

OROR

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配置配線(1)

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配置配線(2)

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配置配線(3)

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完成した LSI のレイアウト

Pipeline CPU LSI (5 Designs)Pipeline CPU LSI (5 Designs) VDEC Rohm, 0.6um, 2 PolySi, 3 Metal, 4.5mm x 4.5mm90k Transistor, Feb. 1999

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,

仕様設計

•ソフトウェアインタフェース設計–命令セット、レジスタ、アドレッシングモード

•外部インタフェース設計–外部信号、タイミング定義

•アーキテクチャ設計–パイプライン段数、パイプラインステージ

–割り込み制御

–キャッシュサイズ

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RTL設計（機能設計） 講義でやります

•仕様書をもとに機能分割を行い、各ブロックの中の構成・動作を決定する

•ブロックを組合せ回路とレジスタで表現する

Behavior ・ Level：クロックの概念がない記述レベルプログラミング言語に相当

高位合成

Register Transfer Level レジスタへの代入を明示的に記述

高位合成

20

お絵かきスペース

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ゲートレベル設計 講義でやります

• RTL記述を基本セル（AND、OR等セルライブラリに登録されている）に変換する

•論理合成ツールにより自動化

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レイアウト設計

•フロアプラン：チップ上でのブロックの配置

•配置配置

•配線

デザインル ルチ ック•デザインルールチェック

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設計の自動化

• 70年代：レイアウトマスク設計の自動化–レイアウト図面入力

• 80年代：論理レベル設計の自動化–回路図入力

–ゲートレベルシミュレーション

–自動配置配線

• 90年代：ハイレベル設計の自動化–ハードウェア記述言語

–自動論理合成

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ハードウェア記述言語

VHDL• VHDL– 米国国防省(DoD)のプロジェクトとして発足

– １９８７年IEEEで標準化１９８７年IEEEで標準化

– ADAをベースとした言語

• VerilogHDL– １９８６年ゲートウェイ社が開発

– 言語仕様が公開され、第3者でも開発可能

– C言語をベースとした言語C言語をベ スとした言語

– IEEEで標準化

• SFL– NTTが開発

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ＨＤＬを用いた設計のメリット

•設計の効率化

–半導体ベンダーにとらわれない設計が可能

–論理合成による設計期間短縮

–設計資産の活用（ライブラリの利用）設計資産 活用（ラ ラリ 利用）

•検証精度の向上

–設計の途中で検証できる–設計の途中で検証できる

–入出力の記述・観測が容易

システムレベルの検証が可能–システムレベルの検証が可能

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LSIの分類

汎用LSIMPU, メモリ,モデム用IC、などMPU, メ リ, デム用IC、など

ASIC（Application Specific IC)ASIC（Application Specific IC)・フルカスタム・ゲートアレイ

FPGA (Field Programmable Gate Array)再構成可能再構成可能

リコンフィギュラブルロジック

新製品を作るときに、フルカスタム、ゲートアレイ、FPGAのどれでいくか？（3つの方法の比較ができますか？）（今日の講義が終わった後で分かればOK 次回テストで聞くかも？)

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（今日の講義が終わった後で分かればOK：次回テストで聞くかも？)

ゲートアレイ(Gate Array)•シリコンウェハーに基本的なトランジスタをアレイ状にあらかじめ配置し、配線層を変更するだけで回路機能を実現する

セル領域セル領域

入出力パッド入出力パッド

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FPGA

場 プ グ 能な•現場(field)でプログラム可能なLSI–機能を書き換えることができる

•構造

–論理を変更可能な論理ブロック

–論理ブロック間を接続する切り替え可能な配線

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お絵かきスペース

30

LSIの設計コストと生産コスト

設計コスト設計コスト

フルカスタム

ゲートアレイゲ トアレイ

FPGA

生産コスト（製品一つ当り単価）

少品種大量生産 多品種少量生産

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少品種大量生産 → 多品種少量生産

LSIの生産量と価格

ゲート当り

FPGA単価

ゲートアレイ

フルカスタム

生産量

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SRAM型ＦＰＧＡの構造

CLB CLB CLB CLB

LUT FFCLB CLB CLB CLB

CLB CLB CLB CLB

CLB CLB CLB CLB

CLB(Configurable Logic Block)の構造スイッチ

マトリクス

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マトリクス

（LUT：Look Up Table）= メモリ

ABCD Z

メモリの内容

Look Up Table

AddressABCD Z0000 01000 10100 1

A ZLook Up TableROM/RAM

Data0100 11100 00010 11010 1

BCD

Z

0110 01110 10001 11001 0

D

1001 00101 11101 10011 0•ROM：Read Only Memory

ちなみに、何の略？

0011 01011 10111 11111 0

ROM：Read Only Memory•RAM：Random Access Memory

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お絵かきスペース

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真理値表FPGAFPGAの基本論理要素の基本論理要素 -- LUTLUTABCD Z0000 01000 10000100 11100 00010 11010 1

AB

1010 10110 01110 10001 1等価

Z0001 11001 00101 11101 1

等価

CD 0011 0

1011 10111 11111 0

D

1111 0

メモリをベースとした Look-up Table (LUT) によって任意の論理関数 (4入力ならば 通り) を実現可能2 6 524 万 千

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論理関数 (4入力ならば 通り) を実現可能2 6 524 ≈ 万 千？

スイッチマトリクス

接続をメモリで実現接続をメモリで実現

1bit Memory1bit Memory

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ＦＰＧＡのプログラム方式

プログラム方式 再書込 不揮発性 動作速度 冗長度

SRAM ○ × 遅い 大

EPROM △ ○ 中 中

EEPROM ○ ○ 中 中EEPROM ○ ○ 中 中

アンチヒューズ × ○ 速い 小

メモリで論理や接続を実現する

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リコンフィギュラブルロジック

•静的再構成：一般的なＦＰＧＡ

•動的再構成：実行中に機能を書き換えれるもの動的再構成：実行中に機能を書き換えれるもの

ＦＰＧＡの欠点ＦＰＧＡの欠点書き換えに時間がかかる容量を超えた場合に実装不能容量を超えた場合に実装不能消費電力，性能ではASICに勝てない

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