GELE5340 Circuits ITGÉ (VLSI)...GELE5340 – Gabriel Cormier, Université de Moncton 2 Contenu du chapitre • Introduction à la fabrication des circuits intégrés On verra en gros

GELE5340

Circuits ITGÉ (VLSI)

Chapitre 2: Fabrication des circuits

intégrés

GELE5340 – Gabriel Cormier, Université de Moncton 2

Contenu du chapitre

• Introduction à la fabrication des circuits intégrés

○ On verra en gros comment les circuits intégrés sont

fabriqués. C’est un autre domaine d’étude en soi-même.

○ Ce qui nous intéresse, ce sont les étapes de fabrication qui

vont affecter le comportement de nos circuits.

• Règles de tracé

○ Ce sont des règles pour simplifier le design de circuits

intégrés au niveau physique.

○ Elles donnent des limites à la topologie des circuits.


Introduction

• Les détails de fabrication ne sont

typiquement pas importantes pour l’ingénieur

en charge de conception de circuits intégrés.

• Par contre, une connaissance des méthodes

de fabrication aide à comprendre les

limitations physiques des circuits intégrés.


Exemple de topologie

VDD VDD

Vin Vout

Topologie: Vue de dessus Circuit

M2

M1

M4

M3

M2 M4

M1 M3

Vin Vout


Procédé de fabrication CMOS

Exemple: vue de coupe, transistors NMOS et PMOS

NMOS PMOS


Procédé CMOS moderne

p-well

n-well

p+

p-epi

SiO 2

AlCu

poly

n+

SiO 2

p+

gate-oxide

TiSi 2

Tungsten

Procédé CMOS à 2 caissons isolés


Masque optique

• Le masque optique est la composante

principale de la fabrication.

○ Il définit les motifs qui vont produire les différents

éléments sur le circuit.

○ Il y a donc des règles quand aux dimensions

minimales et la séparation entre les éléments.


Masque optique: exemple

Caisson n

Vue de coupe: création d’un

caisson n.

Vue de dessus: masque

optique pour créer le caisson n.


Fabrication

• On commence la fabrication par une tranche

(wafer) en silicium, dopée p-.

• Typiquement, il y a 2×1021 impuretés/cm3.

• La densité des impuretés est importante: plus

de défauts = moins de circuits qui

fonctionnent.


Fabrication des circuits intégrés

• Les circuits intégrés sont fabriqués en déposant des couches de matériau l’une après l’autre avec une séquence prédéfinie.

• La base du circuit est le substrat, en silicium.

• Les transistors sont fabriqués avec du polysilicone, pour la grille, et une implantation d’ions dans le substrat (source et drain).

• Les connexions entre transistors sont créées avec de l’aluminium ou du cuivre (et parfois le polysilicone).

• Un matériau, le SiO2, sert d’isolant entre les différentes composantes.


Procédé photo-lithographique

oxydation

Masque

optique

Étape du

processus

Revêtement par

résine photosensible

Nettoyage et séchage Gravure acide (etching)

Exposition multiple

aux rayons UV

Finition de la

résine

photosensible

Opérations typiques d’un cycle

photo-lithographique

Élimination de la


(ashing)


Modelage des contours du SiO2

• Le dioxyde de silicium (SiO2) est un matériau

utilisé pour isoler les parties du circuit l’une

de l’autre.

• Son utilisation est donc très répandue dans la

fabrication des circuits intégrés.

• Une bonne connaissance des techniques de

modelage des contours du SiO2 aide à bien

comprendre la fabrication des circuits.



Substrat Si

(a) Silicium (matériau de base)

(b) Après oxydation et dépôt

de résine photosensible négative

(c) Exposition aux rayons UV

Résine photosensible

SiO 2

Lumière UV

Masque

optique

Résine

exposée

SiO 2

SiO 2

(d) Après la finition et gravure de la résine,

gravure chimique ou par plasma du SiO2

(e) Après gravure

(f) Résultat final après enlèvement

de la résine

Résine durcie

Résine durcie

Gravure chimique

ou par plasma

Substrat Si

Substrat Si

Substrat Si

Substrat Si

Substrat Si



Substrat Si

SiO2


Masque

optique

Substrat:

matériau de

base

Dépôt de SiO2 et


Exposition aux

rayons UV pour

durcir une partie de

la résine



Résine

durcie

Enlèvement de la

résine

Gravure chimique ou

par plasma du SiO2

SiO2

Substrat Si



Résultat final Enlèvement de la

résine durcie

SiO2

Substrat Si



• La résine photosensible permet de protéger

certaines parties du circuit pendant la création de

certains niveaux.

• La résine photosensible réagit avec la lumière UV:

○ Résine positive: les zones non exposées aux rayons UV

durcissent; les zones exposées sont facilement enlevées.

○ Résine négative: les zones exposées aux rayons UV

durcissent; les zones non exposées sont enlevées.


Procédé CMOS: Étapes principales

Définition des zones actives

Gravure et remplissage des tranchées

Implantation des caissons

Dépôt et configuration de la couche polysilicium

Implantation de la source et drain et des contacts au substrat

Création des contacts et vias Déposition et configuration des niveaux de métaux


Étapes de procédé

• Diffusion et implantation d’ions:

○ Diffusion: la tranche est exposée à un gaz riche

en ions; les ions vont se diffuser dans les zones

exposées.

○ Implantation: un faisceau d’ions balaie la surface

et les ions vont pénétrer dans le matériau exposé.

L’accélération des ions détermine la profondeur et

le temps d’exposition détermine la densité.



• Déposition

○ Étape importante: pour les couches inter-niveaux,

ou des niveaux conducteurs.

○ Ex:

Si3N4 utilisé comme tampon (CVD)

Polysilicium: niveau important

Aluminium: niveau métal important (conducteur)



• Gravure:

○ Utilisation d’acides (ou de bases) pour enlever

certains matériaux.

○ Plus récemment, l’utilisation de plasma est

populaire (donne plus de contrôle).

• Planarisation

○ Étape qui permet de rendre la surface de la

tranche plane, afin que les autres composantes y

adhèrent bien.


Procédé CMOS: détails

p+

p-epi a) Matériau de base: substrat,

couche p+ et couche p-epi

p+

p-epi SiO2

Si3N4 b) Après dépôt de l’oxyde de

grille et couche de nitride

p+

c) Après gravure au plasma

des puits isolants en utilisant

le masque inverse de la

zone active.



p+

d) Après remplissage de la

tranchée, planarisation

CMP, et enlèvement de la

couche de nitride

SiO2

p+

p+

e) Création du caisson n, et

ajustement de VTp caisson n

caisson p f) Création du caisson p, et

ajustement de VTn caisson n



p+

g) Dépôt du polysilicium

p+

h) Création des sources et

drains.

n+ p+

p+

SiO2

i) Dépôt de SiO2 isolant, et

gravure des trous pour le

contact.


Procédé de fabrication

p+

j) Dépôt du premier niveau

d’aluminium.

p+

k) Dépôt de SiO2 isolant,

création des vias, et dépôt

du 2e niveau d’aluminium.

Al

Al

Contact

Via


Procédé CMOS: transistors

Polysilicium

Type p

source/drain

n+ n+

grille

SiO2

Oxyde de grille

Polysilicium

Type p

grille

SiO2

Oxyde de grille

p+ p+

source/drain

NMOS

PMOS

caisson n


Procédé CMOS: animation

Substrat type p Étape 1: substrat en

silicium, type p

SiO2

Nitride Étape 2: couche

de SiO2 et nitride

Étape 3: masque

inverse de la

zone active



Étape 4: On enlève

le nitride, et remplit

de SiO2.

Étape 5: Création du

caisson n.

Étape 6: Création du

caisson p.



Étape 7: Dépôt du

polysilicium.

n+ n+ p+ p+ Étape 8: Création

des sources et

drains.

Étape 9: Dépôt de

SiO2 et gravure des

trous pour contact.



n+ n+ p+ p+

Étape 10: Dépôt du

premier niveau

d’aluminium.

Étape 11: Dépôt de

SiO2, création de

vias, et dépôt du 2e

niveau de Al.


Processus auto-aligné

• Remarquez que le polysilicium est appliqué

avant d’implanter les ions pour créer la

source et le drain.

• On appelle ceci un processus auto-aligné

(self-aligned process): même si le

polysilicium n’est pas exactement à la bonne

place, le transistor fonctionne correctement.


Processus auto-aligné

Auto-aligné: dans ce cas, il

n’y a aucun problème Possibilité d’erreurs si le

polysilicium est placé après

l’implantation d’ions.

Toute cette

zone est implantée


Métallisation avancée

Photo des niveaux de

métaux dans un processus

avancé.

Via


Techniques avancées

• L’aluminium est le métal le plus utilisé pour les interconnexions dans les circuits intégrés, parce qu’il est facile à utiliser.

• Cependant, le cuivre a une bien meilleure résistivité, mais il est difficile de s’en servir parce qu’il se diffuse dans le SiO2.

• En 1998, IBM a démontré qu’il était possible d’utiliser du cuivre comme métal dans les circuits intégrés.

• Depuis 2002, les microprocesseurs de pointe (comme le Pentium®) utilisent du cuivre.


Métallisation avancée

Métallisation: Utilisation de cuivre (au lieu d’aluminium)


Diélectrique

• Pour réduire les capacitances parasites, il

faut réduire la constante diélectrique des

matériaux isolants, puisque:

• Un matériau avec une constante diélectrique

plus faible permettra de mieux isoler les

différentes lignes de métaux.

At

Cox

ox

Règles de tracé


Règles de tracé

• Les règles de tracé sont l’interface entre le

concepteur et l’ingénieur des procédés de

fabrication.

• Ce sont des directives pour la fabrication des

masques.

• Ce sont les limitations qu’ont donne au

concepteur à cause des caractéristiques du

processus de fabrication.


Règles de tracé

• Les règles de tracé varient d’un

manufacturier à un autre, même si les

procédés ont les mêmes dimensions

minimales.

• Il y a deux façons principales de représenter

les règles de tracé:

○ Règles extensibles: paramètre λ.

○ Dimensions absolues: règles micron.


Règles de tracé

• Règles extensibles: paramètre λ.

○ Toutes les dimensions données de la topologie d’un circuit

sont fonction d’un seul paramètre λ. Ce paramètre possède

typiquement une valeur égale à la moitié de la plus petite

dimension réalisable.

Ex: dans un processus 0.25μm, λ = 0.125μm.

○ Toutes les dimensions du circuit sont des multiples de λ.

○ Avantages: facile à transporter à un autre processus (il

suffit de changer la valeur de λ).

○ Désavantage: seuls des multiples de λ sont réalisables; on

ne peut pas faire de valeur intermédiaire.

Les circuits sont souvent plus gros que nécessaire.


Règles de tracé

• Dimensions absolues:

○ Toutes les dimensions de topologie d’un circuit sont en

microns (ou nm pour les processus avancés).

○ Avantages: on peut avoir exactement les dimensions

minimales possibles avec le processus de fabrication

utilisé.

Les circuits sont de taille minimale.

○ Désavantages: si on utilise un autre processus, il faudra

probablement rechanger toutes les dimensions.

○ La règle la plus utilisée en industrie.


Niveaux du procédé CMOS

Niveau

Polysilicium

Métal1

Métal2

Contact à poly

Contact à diffusion

Via

Puit (p,n) (well)

Région active (n+,p+)

Couleur Représentation

Jaune

Vert

Rouge

Bleu

Magenta

Noir

Noir

Noir

Select (p+,n+) Vert


Règles de tracé inter-niveaux

Métal2 4

3

10

9 0 Puit

Zone

active

3

3

Polysilicium 2

2

Différent potentiel Même potentiel

Métal1 3

3

2

Contact ou Via

Select 2

ou 6

2


Exemple: topologie d’un transistor

1

2

5

3

Transistor

(PMOS)

L’intersection d’une

zone active avec le

polysilicium crée

(représente) un

transistor.


Exemple: transistor

2

Pourquoi faut-il un

dépassement?

S’il y a erreur pendant la

fabrication, il y aurait un

court-circuit entre la source

et le drain.


Vias et contacts

2

1

Via

Contact Métal

à Poly Contact métal

à zone Active

1

2

5

4

3 2

2

1


Niveau « select »

• Le niveau « select » est un masque qui

définit les zones où il y a implantation d’ions

pour créer les transistors NMOS et PMOS.

○ Si la zone « select » est contenue à l’intérieur d’un

puit n, il y a implantation d’ions p. Si la zone

« select » n’est pas dans un puit n, il y a

implantation d’ions n.

○ Dans certains processus, il existe des niveaux

n-diff et p-diff, qui définissent l’implantation. Ce

sont équivalent à select-n et select-p.


Niveau « select »

1

3 3

2

2

2

Puit Substrat

Select 3

5


Topologie d’un inverseur CMOS

A A’

n substrat-p Oxyde

(field oxide) p+

n+

In

Out

GND V DD

(a) Topologie (vue de dessus)

(b) Vue de coupe A-A’

A A’


Vérificateur de règles de tracé

• La plupart des logiciels de design de circuits

intégrés ont un sous-programme qui

s’appelle un « vérificateur de règles de

tracé » (en anglais, Design Rule Checker,

DRC).

• Ce sous-programme vérifie si l’ingénieur a

fait des erreurs dans la topologie de ses

circuits.



Exemple de DRC dans L-Edit



• Dans l’exemple précédent, on voit que l’erreur est

écrite sur l’écran:

○ 4.2a Active to Select Edge [0.120 < 0.24 Microns]

• Ceci nous indique quelle règle fut brisée.

○ « 4.2a » veut dire qu’il s’agit, évidemment, de la règle 4.2a

du processus.

○ « Active to Select Edge » indique quels niveaux sont

compris dans cette règle.

○ « [0.120 < 0.24 Microns] » veut dire que la valeur actuelle

est 0.12m, alors qu’elle devrait être 0.24 m.

○ La mince ligne rouge indique aussi où est l’erreur.


Diagramme de bâtons

1

3

In Out

V DD

GND

Diagramme d’un inverseur

C’est une façon simplifiée de

représenter la topologie de

circuits. Elle permet à l’ingénieur

de vérifier la topologie de

circuits complexes de façon

rapide.

Dans ce cas, les entités sont

sans dimensions.

Un logiciel de « compaction »

crée la topologie finale par

après.


Conclusion

• On a vu comment les circuits intégrés sont

fabriqués.

• Le processus de fabrication a des limites

physiques: à cause de ces limites, on a les

règles de tracé.

• Les règles de tracé indiquent à l’ingénieur les

limites de fabrication des circuits.

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