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Abstract— Du fait des développements technologiques

de ces dernières années, les circuits analogiques sont aujourd’hui sont intégrés sur une seule puce des systèmes électroniques qui étaient jusqu’à présent réalisés sous forme de cartes. De tels systèmes comportent un nombre toujours croissant de modules pouvant appartenir à des domaines différents: des fonctions numériques, prédominantes, qui sont basées sur des micro-processeurs ou micro-contrôleurs, des mémoires et des blocs DSP de traitement du signal (Digital Signal Processing), mais aussi des fonctions analogiques d’amplification et de filtrage qui se trouvent en particulier dans les circuits de conversion analogique/numérique (A/N) en entrée et numérique/analogique

(N/A) en sortie. Dans ce but, un comité de standardisation (IEEE

1076.1) a tenté de définir les extensions analogiques de VHDL

pour l’élaboration d’un sur-ensemble nommé VHDL-AMS en 1993 et ils ont réussi à le réaliser en 1999.

I-INTRODUCTION.

Le langage VHDL-AMS est un standard IEEE (IEEE 1076.1-1999). Il a été développé comme une extension du langage VHDL pour permettre la modélisation et la simulation de circuits et de systèmes analogiques et mixtes logiques-analogiques. VHDL-AMS constitue un sur-ensemble de VHDL, ce qui signifie principalement: • Toute description VHDL légale l’est aussi en VHDL-AMS et produit les mêmes résultats de simulation. • Les extensions apportées dans VHDL-AMS conservent les principes VHDL: modularité, déclarations avant usage, typage fort des données, flexibilité, extensibilité. Ces principes concernent à la fois la manière dont le langage est défini et la manière dont un modèle est écrit.

Le langage VHDL-AMS permet de supporter la conception à plusieurs niveaux:

• Modélisation de circuits logiques et analogiques, abstraction possible grâce à des modèles comportementaux de complexités variables (des réseaux de Kirchhoff aux modèles fonctionnels à flot de données). • Modélisation de systèmes complets (p. ex. une chaîne d’acquisition de données d’un capteur avec traitement numérique) avec prise en compte de l’environnement (p. ex. les effets dûs à la température). VHDL-AMS offre en outre un support de base pour la modélisation de systèmes non électriques (p. ex. capteurs, actionneurs). Notre projet ne présente que les aspects essentiels de VHDL-AMS.

Les nouveaux mécanismes introduits pour gérer les problèmes liés aux phénomènes analogiques. De plus nous allons présenter des exemples de circuits analogiques décrits en langage VHDL-AMS.

II- Standard VHDL-AMS.

Le but du standard VHDL-AMS est de fournir un outil de description hiérarchique et de simulation des systèmes continus et mixtes (analogique numérique) en conservation d'énergie ou non. Le langage devait supporter la modélisation à différents niveaux d'abstraction en domaine électrique et non électrique (systèmes constitués d'éléments hydrauliques, thermiques etc.). Les circuits à modéliser sont descriptibles par des systèmes d'équations différentielles et algébriques (DAE). La résolution de ces systèmes devait inclure la gestion des discontinuités. D'autre part il fallait respecter les exigences au niveau des interactions entre partie numérique et partie continue des systèmes mixtes. On voit donc que la spécificité des comportements analogiques et des systèmes mixtes devrait entraîner la création d'un certain nombre d'éléments nouveaux :

• la création d'un noyau de résolution analogique pour résoudre les systèmes d'équations,

• une notation pour les systèmes d'équations,

• la création de nouvelles quantités pour exprimer les différences de potentiel aux bornes d'une branche et le courant la traversant ainsi que la notion de tolérance,

• une redéfinition du cycle de simulation pour la simulation des systèmes mixtes,

• création d'instructions simultanées.

Le standard VHDL-AMS a un environnement de travail avec différentes phases d’édition, d’analyse, d’élaboration et d’exécution liées au langage qui est illustré sur la figure 1.

Figure 1: Environnement travail VHDL-AMS.

VHDL-AMS : Un Atout Pour La Conception Des Systèmes Microélectroniques Analogiques - Numériques.

Iguermia Abdelmajid & Nbahedda Boujemaa Département Génie Électrique

École Polytechnique De Montréal.

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L’interface graphique peut se réduire à un simple éditeur de texte.

Les outils CAO du marché utilisent en plus leur éditeur de schémas pour générer automatiquement le squelette d’un modèle VHDL-AMS, c’est-à-dire au moins la déclaration d’entité avec ses ports et un corps d’architecture minimum. Des outils plus avancés permettent de décrire le comportement du système à modéliser sous la forme de machines d’états, de chronogrammes ou de tables de vérité.

L’analyseur (ou compilateur) vérifie la syntaxe d’une description VHDL-AMS. Il permet la détection d’erreurs locales, qui ne concernent que de l’unité compilée. Plusieurs techniques d’analyse sont actuellement utilisées par les outils du marché. L’approche compilée produit directement du code machine, ou, dans certains cas, du code C qui sera lui-même compilé. L’objet binaire est alors lié au code objet du simulateur. Cette approche réduit le temps de simulation au détriment du temps d’analyse. L’approche interprétée

transforme le code source en un pseudo-code qui est interprété par le simulateur. Cette approche réduit le temps d’analyse au détriment du temps de simulation.

Chaque concepteur possède une bibliothèque de travail (working

library) de nom logique WORK (le nom est standard) dans laquelle sont placés tous les modèles compilés. Le lien du nom logique avec l’emplacement physique de la bibliothèque dépend de l’outil de simulation ou de synthèse utilisé.

Le simulateur calcule comment le système modélisé se comporte lorsqu’on lui applique un ensemble de stimulis. L’environnement de test peut également être écrit en VHDL-AMS: il peut être lui-même vu comme un système définissant les stimuli et les opérations à appliquer aux signaux de sortie pour les visualiser (sous forme texte ou graphique). Le simulateur permet aussi le déverminage (debugging) d’un modèle au moyen de techniques analogues à celles proposées pour les programmes écrits en Pascal, C ou Ada: simulation pas à pas, visualisation de variables, de signaux, modification interactive de valeurs, etc. Il faut noter que ce genre de vérification s’applique difficilement à un modèle analogique.

La phase d’élaboration consiste en une construction des structures de données et permet la détection d’erreurs globales, qui concernent l’ensemble des unités de la description. Cette phase est normalement exécutée en arrière-plan avant la simulation proprement dite.

III- Organisation d’un modèle VHDL-AMS.

Pour mener bien toutes les activités concourant la réussite d’un

projet industriel, la méthodologie est très importante à respecter L’unité de conception (design unit) qui est le plus petit module compilable séparément. VHDL-AMS offre cinq types d’unités de conception (Figure 2)

Figure 2 : Unité de Conception VHDL-AMS.

� La déclaration d’entité (entity déclaration) : La déclaration d’entité définit l’interface d’un modèle avec le monde extérieur au moyen de ports. Les ports peuvent être de plusieurs classes: • Les ports de classe signal (signal) définissent des canaux de communication directionnels (entrées (mode in), sorties (mode out) ou bidirectionnels (mode inout)) modélisant des signaux logiques. • Les ports de classe terminal (terminal) définissent des points de connexions analogiques adirectionnels pour lesquels les lois de conservation de l’énergie (lois de Kirchhoff pour les circuits électriques ou relations équivalentes pour les systèmes non électriques) sont satisfaits. • Les ports de classe quantité (quantity) définissent des points de connexions analogiques directionnels d’entrée (mode in) et de sortie (mode out)) pour lesquels les lemmes de Kirchhoff ne doivent pas être satisfaits. La déclaration d’entité peut également définir des paramètres

génériques (generic parameters) qui serviront à rendre le modèle plus général. � Le corps d’architecture (architecture body) : Une architecture définit le comportement et/ou la structure du système modélisé. Elle est logiquement reliée à une entité et hérite ainsi de toutes les déclarations faites à ce niveau. Chaque programme VHDL-AMS présente un corps d’architectures pour les entités données au Code du programme. � Entité de conception (design entity) : est l’abstraction de base en VHDL-AMS. Elle représente une portion d’un système matériel possédant une interface entrée-sortie et une fonction bien définies. Une entité de conception est constituée d’une déclaration d’entité et d’un corps d’architecture correspondant. Une entité de conception peut représenter un système matériel à plusieurs niveaux de complexité: un système entier, un ous-système, une carte, un circuit intégré, une cellule complexe (p.ex. ALU, mémoire, convertisseur A/N, filtre, amplificateur opérationnel, etc.), une porte logique, ou un transistor. � Bibliothèque de conception (design library) : La compilation d’une unité de conception génère un fichier dont le format n’est pas

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standard et donc dépend de l’outil VHDL-AMS utilisé. Le résultat de la compilation est stocké dans une bibliothèque de conception qui est physiquement, p. ex., un répertoire Unix ou un dossier Windows. Un modèle VHDL-AMS ne considère que des bibliothèques logiques et l’association à des emplacement physiques doit être faite dans l’environnement VHDL-AMS utilisé. VHDL-AMS possède deux bibliothèques logiques prédéfinies: La bibliothèque de nom logique WORK qui est le dépositaire de toutes les unités de conception compilées et la bibliothèque de nom logique STD est prédéfinie et contient deux unités: le paquetage STANDARD, qui inclut les définitions des types, opérateurs et sous-programmes prédéfinis, et le paquetage TEXTIO, qui inclut les définitions et les sous-programmes relatifs au traitement de fichiers textes. � Description structurelle et configuration : Une vue interne (architecture) possible en VHDL-AMS est une description structurelle pour laquelle le modèle est une interconnexion de composants, avec éventuellement un nombre de niveaux hiérarchiques non limité. Une architecture structurelle peut être décrite de deux manières. La première manière utilise des déclarations de composants pour définir les besoins de l’architecture. Ces déclarations sont purement locales et ne sont pas nécessairement reliées à des entités de conception particulières. Une déclaration de configuration est nécessaire pour établir ces liens.

� Structure Générale d'un modèle VHDL-AMS �

library : ouverture de bibliothèques use : utilisation des bibliothèques entity : spécification d'entité (vue externe du modèle) is generic : paramètres génériques port : ports de connexion signal (in/out,inout) : Signaux à événements discrets QUANTITY (IN/OUT) : quantités analogiques à temps continu utilisées pour les connexions "signal-flow" TERMINAL : équipotentielle utilisés pour les connexions "Kirchoff" end entity architecture : vue interne du modèle is signal : déclaration de signaux internes QUANTITY : déclaration de quantités internes TERMINAL : déclaration de terminaux internes begin corps de l'architecture Instanciation de composants Instruction concurrente : Process signaux <= Affectation de signal numériques Assert test et rapport BREAK synchronisation des simulateurs INSTRUCTIONS SIMULTANEES == quantités analogiques end architecture

D’après la structure globale ci-dessus, il existe un lien entre les instructions comme il est illustré sur la figure 3 ci-dessous :

Figure 3 : Les relations entre la nature, les terminaux et les quantités

de branches.

• Quantité (quantity) : Une quantité sert à modéliser une quantité physique électrique, mécanique thermique..etc. Le type d'une quantité doit être un sous type de real. La norme permet d'associer une tolérance à chaque quantité. Contrairement aux signaux et aux variables qui ne changent de valeur qu'aux instants précis appelés événements les quantités sont des fonctions continues du temps (ou de la fréquence). Par défaut les quantités sont initialisées à la valeur 0.0 à t = 0 alors que les variables et les signaux sont initialisés à la valeur la plus à gauche de leur type. Les quantités peuvent être :

� Des quantités libres : Les quantités libres sont déclarées à l'intérieur d'une architecture :

quantity omega : real ;

� Des quantités sources : Les quantités sources permettent de définir les signaux utilisés pour les analyses en fréquence AC et NOISE quantity iac : real spectrum 1.0 , 0.0 ; -- Magnitude Phase quantity inn : real noise 4*k*T/R ; i == V/R + iac + inn; -- source de courant de résistance interne R

� Des quantités d'interface : Les quantités d'interface permettent de faire de la modélisation de type schéma-bloc (signal-flow). Les quantités d'interface sont déclarées dans la déclaration de port d'une entité. Les quantités sont de mode in ou out. entity ampli is port( quantity Vip, Vin : in real; quantity Vout : out real; signal Enable : in bit); end entity;

� Des quantités de branche : Les quantités de branches sont associées aux terminaux.

Les quantités across représentent un effort : différence de potentiel électrique, différence de température, différence de pression ….

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Les quantités through représentent un flux : courant électrique, puissance themique, débit volumique… Les quantités de branches across et through sont associées à deux terminaux. Si le deuxième est omis il s'agit du terminal de référence. Chaque déclaration d'une quantité through crée une nouvelle branche entre deux terminaux Plusieurs quantités across déclarées entre deux terminaux donnés sont identiques.

• Terminaux (terminal) : Un terminal correspond à une équipotentielle d'un système physique conservatif décrit par un graphe. Le domaine physique auquel appartient le terminal est la nature du terminal la déclaration d'une nature définit le type des quantités across et through ainsi que la reference. La définition des natures est faite en général dans des packages rangés dans des bibliothèques. library disciplines; use disciplines.electromagnetic_system.all; terminal T1, T2, T3, T4 : electrical; quantity V1 across I1 through T1 to T2; quantity V2 across I2 through T3; -- le deuxième terminal est la référence quantity V3 across I3 through T3; -- V3 est un synonyme de V2 quantity V4 across T3 to T4; -- ne crée pas de branche quantity I4 through T4 ; les déclarations précédentes correspondent au circuit suivant :

IV- Champs d’application. VHDL-AMS permet de remplir un nombre de taches

beaucoup plus important en un temps plus court Avec une lisibilité «humaine ».

IV-1 : Transformée de Laplace et Z

Cahier de Charge : Le pouvoir d’expression est assez général pour pouvoir écrire des cahiers des charges abstraits simulables. Une fois les performances et les limites fixées, le reste de l’étude pourra se référer ce modèle de haut niveau pour la conformité des travaux. L’exemple suivant donne la partie architecture d’une équation de transformée de Laplace et z. Attributs d'une quantité renvoyant une quantité : Q'Dot : quantité égale à la dérivée de Q par rapport au temps. Q'Integ : quantité égale à l'intégrale de Q depuis t = 0.

Q'Delayed(T) : quantité égale à Q retardée de T (T réel : valeur du délai en secondes) Q'Slew(rising_slope[,falling_slope]) : quantité suivant Q avec un slew rate limité à l'intervalle : [falling_slope,rising_slope] si falling_slope est omis il vaut -rising_slope Q'Zoh(T[,D]) : (Zero Order Hold) échantillonneur bloqueur de période T avec un décalage initial de D. T et D réels, nombre de secondes.

Q'Ltf(num,den) : (transformée de Laplace) quantité égale à la

sortie d'un bloc de fonction de transfert H= num/den excité par Q

num et den vecteurs de réels : num = (a0, a1, a2, …) den = (b0, b1, b2, …)

...

...)(

2210

2210

+++

+++=

pbpbb

papaapH

Q'Ztf(num,den,T[,D]) : (transformée en z) quantité égale à la

sortie d'un bloc de fonction de transfert H(z)= num/den excité par Q. période d'échantillonnage T délai initial D.

Programme VHDL-AMS : library ieee; use ieee.math_real.all; entity TB is end entity; architecture test of TB is constant Tech :real :=1.0e-4; constant Delay : real := 3.0e-5; constant wo : real := 6.28e3; quantity xin,xout_zoh, xout_ltf,xout_ztf : real; constant nump : real_vector(1 to 2) :=(1.0,0.0); constant denp : real_vector(1 to 2) :=(1.0,1.0/wo); constant numz : real_vector(1 to 2) :=(1.0,1.0); constant denz : real_vector(1 to 2) :=(1.0+2.0/wo/Tech,1.0-2.0/wo/Tech); begin xin == sin(6.28e3*now); xout_zoh == xin'zoh(Tech,Delay); xout_ltf == xout_zoh'ltf(nump,denp); xout_ztf == xin'ztf(numz,denz,Tech,Delay);

end architecture;

o

ppH

ω+

=1

1)(

1

1

21

21

1)(

−

−

−++

+=

zTT

zzH

echoecho ωω

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Résultats de Simulation:

IV-2 : Convertisseur Analogique-Numérique. Cahier de Charge : Pour cette application, nous avons étudié la conversion analogique numérique en comparant les quantités avec la tension du seuil. Si une des quantités spécifiées dépasse le seuil d'une amplitude désignée (thresholds), avant la fin du calcul de la solution (prochain événement), le calculateur finira le travail prématurément. Pour n'importe quelle valeur scalaire Q, le booléen Q'Above(level) est vrai si Q > level et réciproquement. Un événement attaché à Q'Above(level), intervient à chaque changement de signe de Q - level. Le dépassement d'un seuil peut être utilisé pour la conversion Analogiqe-Numérique. Programme VHDL-AMS : entity limiter is end entity; architecture beh of limiter is constant vmax : real := 1.0; constant vmin : real := -1.0; quantity vin1, vin2, vout1, vout2 : real; begin if vin1 > vmax use vout1 == vmax; elsif vin1 < vmin use vout1 == vmin; else vout1 == vin1; end use; vin1 == 3.0*sin(2.0*math_pi*1.0e7*now); if vin2'above(vmax) use vout2 == vmax; elsif not(vin2'above(vmin)) use vout2 == vmin; else vout2 == vin2; end use; vin2 == 3.0*cos(2.0*math_pi*1.0e7*now); end architecture beh;

Résultats de Simulation:

IV-3 : Convertisseur Numérique Analogique.

Cahier de Charge : Nous avons étudié dans cette application la conversion numérique analogique en utilisant les instructions ramp et slew : S'ramp([Tr[,Tf]])

Renvoie une quantité qui suit les valeurs du signal S avec un temps de montée Tr et un temps de descente Tf. S doit être de type real. Si Tf est omis Tf = Tr. Si Tr est omis il vaut 0. Tr et Tf réels (secondes)

S'slew(rising_slope[,falling_slope]) Comportement analogue.

Ces attributs permettent des conversions numériques analogiques.

Programme VHDL-AMS : entity D2A is end entity D2A; architecture beh of D2A is constant Vol : real := 0.5; constant Voh : real := 4.5; quantity Vramp, Vslew : real; signal Vin : real := 0.0 ; --Initialisation par défaut à Real_Low signal Din : bit :='1'; begin process begin wait for 100ns; Din <= not Din; end process; Vin <= Voh when Din = '1' else Vol; Vramp == Vin'ramp(20.0e-9,10.0e-9); Vslew == Vin'slew(0.4e9,-1.0e9); break on Vin; end architecture beh ;

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Résultats de Simulation:

IV-4 : Synchronisation des simulateurs : break. Cahier de Charge : L'instruction break force le calcul d'une solution analogique. Nous utilisons cette instruction pour signaler une discontinuité au simulateur analogique Formes simplifiées de l'instruction break

instruction séquentielle break : break [when condition] s'utilise dans les processus.

instruction concurrente break : break [on signal_name{,signal_name}][when condition]

est équivalente à un processus contenant l'instruction séquentielle break Programme VHDL-AMS : library ieee; use ieee.math_real.all; entity generator is end entity; architecture beh of generator is constant p : real := 2.0e7; signal UD : bit := '1'; quantity x : real :=0.0; begin process begin wait for 50ns; UD <= not UD; end process;

--Initialisation du point de repos if domain = quiescent_domain USE x == 0.0; --Fonctionnement en régime transitoire else if UD = '1' use x'dot == p; else x'dot == -p; end use; end use; break on UD; end architecture beh;

Résultats de Simulation: L'instruction break force le calcul d'une solution analogique à l'instant où UD change de valeur puis la prise en compte immédiate de la nouvelle valeur de la dérivée de x.

� Résultat sans l’instruction : break �

� Résultat avec l’instruction : break �

V- Renormalisation

Le langage VHDL-AMS est déjà en cours de normalisation, prévue pour 2003. Les attentes D’améliorations sont l’extension aux radios fréquences (ST-Microelectronics), et des efforts prévus vont déjà dans ce sens, Par exemples, l’expression des objets géométriques et des équations aux dérivées partielles serait souhaitable et utile. De plus, les outils permettant de gérer les descriptions ont encore des lacunes qu’il faudrait combler pour arriver une intégration effective dans le cycle industriel de conception (éditeur graphique, co-simulateur…).

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VI- Conclusion

L’utilité de la conception mixte n’est plus démonter.

VHDL-AMS permet une prise en charge directe et simple de ce problème. L’utilisation d’un même langage ‘VHDL-AMS’ pour la description des parties analogiques et digitale permet une simulation conjointe des différentes parties, avec une représentation fiable des interactions. Toute la batterie d'outils de synthèse logique reste directement accessible. Un espoir est de voir apparaître également des outils de synthèse du même niveau de qualité pour certains éléments analogiques. Un bon emploi de ces outils devra permettre de tester des solutions, de les valider dans les conditions extrêmes de fonctionnement, et même de prévoir les séquences et protocoles de test en fin de fabrication. La recherche de méthodes de validation plus génériques, basées sur les méthodes de vérification et non simplement de simulation, donnera une fiabilité encore plus grande aux solutions produites.

RÉFÉRENCE Mentor Graphics. Systemvision VHDL-AMS simulator. http://www.mentor.com/systemvision/. Yannick Hervé. Cours VHDL-AMS. http://wwwensps.u-strasbg.fr/CoursEN Tom Kazmierski. Southampton VHDL-AMS validation suite. http://www.syssim.ecs.soton.ac.uk/. Abdelhakim Khouas. ‘Simulation de Fautes et Optimisation Des Tests De Production Pour Les Circuits Analogiques Avec Prise En Compte Des Tolérances’. Thèse Doctorale. 2000 Vachoux. A, ‘Modélisation de système analogique et mixtes’, Computer Science and Engineering. Laboratoire de Systeme Microélectronique. 2003 Peter J. Ashenden, ‘The Designer’s Guide to VHDL’, Morgan Kaufman Publishers, 2nd edition, 2001. P. Ashenden, G.D. Peterson, D.A. Teegarden, ‘The System Designer’s Guide to VHDL-AMS’, Morgan Kaufmann publishers, 2003. Ralf Brederlow, Werner Weber, Joseph Sauerer, Stéphane Donnay, Piet Wambacq, Maarten Vertregt, ‘A Mixed-Signal Design Roadmap’, IEEE Design and Test of Computers, November/December 2001 (Vol. 18, No. 6), pp. 34-46. J. Alvin Connelly, P. Choi, ‘Macromodeling with SPICE’, Prentice Hall, 1992. Y. Hervé, ‘VHDL-AMS, Applications et enjeux industriels’, Dunod, 2002. A.Mantooth, M. Fiegenbaum, ‘Modeling with an Analog Hardware Description Language’, Kluwer Academic Publishers, 1995.