-
1
Bascules et logique squentielle
Daniel [email protected]
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2
Logique squentielle
Logique squentielle Le systme a des tats Dans un systme
squentiel
lments de mmorisation Les sorties dpendent des tats et des
entres Le nouvel tat est fonction des entres et de ltat prcdent
Systmes synchrones Une horloge indique le moment o les lments de
mmorisation
acceptent les nouvelles valeurs et changent dtat
Systmes asynchrones Aucun indication sur le moment des
changements dtat
-
2
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3
Elments de mmorisation : bascules et registres
Mmorisation dun bit Bistable Bascule RS Bascules transparentes :
latch Bascules opaques : D
Registres Un registre est un ensemble de bascules la mme
commande dhorloge Le registre a les mmes proprits que les
bascules qui le
composent Transparence versus opacit
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4
Le bistable
Deux inverseurs en srie Deux tats possibles : mmorise un bit Ne
peut changer dtat
"0""1"
1"0"
Q
Q
Pour crire , il faut modifier le bistable-Point mmoire
SRAM-Bascule RS-Bascule Latch CMOS
-
3
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5
Bascule RS
1x x
0x 1
10
0 1
Q1
1 Q
Q
Q
Deux types NAND NOR
Fonctionnement RS NAND Etat interdit Mmorisation INTERDIT
Mmorisation
Q
Q
S
R
Q
QS
R
Nand Nor
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6
Bascule RS
Deux types NAND NOR
Fonctionnement RS NAND Ecriture dune valeur
Q
Q
S
R
Q
QS
R
0
1
10
1
1
0
0
1
1
0
1
a) b)
0
1
1
0
0
c)d)
1
1 1
Nand Nor
-
4
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7
Rsum sur la bascule RS
Fonctionnement NAND
Si R=S =1 , Etat mmoire Si RS, alors criture Q=R R=S=0
INTERDIT
NOR Si R=S =0 , Etat mmoire Si RS, alors criture Q=S R=S=1
INTERDIT
Remarque Les entres R et S sont la fois des entres de type tat
et de type
temps On spare tat et temps avec des bascules latch
Entre dtat : D Entre dhorloge : C
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8
Utilise les interrupteurs (portes de transmission) pour
Raliser la contre raction (mmorisation)
Couper la contre raction pour charger une nouvelle valeur
Fonctionnement LD = 1 alors Z = A LD = 0 alors Z = Z
Transparence lorsque LD=1
Le latch CMOS
Z A
LD
\LD
LD
\LD
mmorisation
criture""donne" valeur mmorise"
"0""1"
-
5
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9
Bascule latch NAND ou NOR
D
C
Q
Q(Etat)
(commande)
Bascule latch
Q
Q
S
RC
D
Mmorisation
Q
Q
S
RC=0
D 1
1
0
0
Q
Q
S
RC=1
D D
D
1
1
Ecriture
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10
Registres
Dn-1Di D0
C
Qn-1 Qi Q0
......... .........
C
D
Q
n
n
Registre
-
6
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11
Bascules, registres latch et transparence
D0 D1 D2
C
Q0 Q1 Q2
Registre dcalageDi+1 = Qi
Lorsque C = 1, Qi=Di
Lorsque C = 1 alors Qi+1 = Qi pour tout i
D
C
Q
Q
Bascule latch
LiaisonD = Q
Lorsque C = 1, Q=D
Lorsque C = 1 alors Q = Q !Ncessit de bascules NON
transparentes
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12
Bascule D matre-esclave
Bascules opaques Matre esclave D
C1
QmBascule latch
C2
QsBascule latch
D QmBasculelatch
QsBasculelatch
C
C
C
C = C C = C
C1 C2
Qm
QmC
D Qs
Qs
NAND NOR
C
-
7
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13
Bascules D commande par flanc
Bascules opaques Bascule D commande par
flanc 6 portes NAND (sensible au
front montant de lhorloge) 6 portes NOR (sensible au
front descendant de lhorloge)
Sur transition dhorloge, lentre D est recopi vers Q et
mmorise
D
Q
Q
C
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14
Bascule D 6 portes NAND
D=0
Q = 0
Q=1
C=1
11
1
11
01
1
0D varie
Q = 0
Q=1
C=1
11
1
11
01
1
0
Verrouillage
D=1
Q=1
Q=0
C=1
01
0
00
11
0
1 D varie
Q=1
Q=0
C=1
10
00
11
0
1
D varie
D
Ecriture dun 0
Ecriture dun 1 Verrouillage aprs criture dun 1
Verrouillage aprs criture dun 0
-
8
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15
Entre
Horloge
Temps dtablissement- temps de maintien
Temps dtablissement (Tsu)Temps minimum avant larrive de lhorloge
pendant lequel lentre doit tre stable
Horloge
Il y a une fentretemporellede part et dautre de la transition
dhorlogependant laquellelentre doit resterstable
Il y a une fentretemporellede part et dautre de la transition
dhorlogependant laquellelentre doit resterstable
Temps de maintien (Th)Temps minimum aprs larrive de lhorloge
pendant lequel lentre doit rester stable
tsu th
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16
Registre dcalage avec bascules D
D0=1
C
Q0Bascule D
C
Q1
Bascule D
D1
C
Q0 = D1 tpd
tpd
Tctsutsu
Q1
th th
-
9
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17
Entres parallles
Sorties parallles
Transmission srie
Application des registres dcalage
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18
Principe fondamental de la logique synchrone
D0
C
Q0Bascule D
C
Q1
Bascule D
D1Logique combinatoire
tpdcombtpdbasc
tsu
Tc
maxF =
1
cminT=
1
pd ( bascule)t + supd ( combinatoire)t + t
-
10
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19
Utilisation de la bascule D
Automate Etat futur = fonction (Etat prsent, Entres) Etat futur
= entres des bascules D (du registre D) Etat prsent = sorties des
bascules D Transition dhorloge = passage dun tat ltat suivant
D
C
Q
ETAT FUTUR
Bascule D ETAT PRESENT
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20
Autres bascules : bascule T
T
C
Q
Q(Etat)
(commande)
Bascule T
011101110000QfQpT
011101110000TQfQp
C(bascule D)
Q
QBascule D
C
T
Q
Q
Bascule D
C
T
Asynchrone Synchrone
-
11
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21
Autres bascules : bascule JK
Qp11101010
Qp00QfKJ
C
Q
QBascule JK
J
K
011101110000KJQfQp
J-K avec bascule D
J
K
C
D Q
Q
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22
Automates synchrones
PARTIE COMBINATOIRE
PARTIE COMBINATOIRE
REGISTRE D
C
ENTREES EF EPSORTIES
MOORE
EF = f (EP, Entres)Sorties = g (EP)
-
12
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23
Automates synchrones
PARTIE COMBINATOIRE
PARTIE COMBINATOIRE
REGISTRE D
C
ENTREES
EF EP SORTIES
MEALY
EF = k (EP, Entres)Sorties = h (EP, Entres)
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24
Mthode de synthse dautomates synchrones
Mthode gnrale Graphe de transition Table de transition Codage
des tats et table de transition code Implantation avec registre D
et logique combinatoire
Mthodes plus spcifiques Certaines implmentation sont plus
efficaces en utilisant
des oprateurs particuliers Registres dcalages Compteurs etc
-
13
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25
Les compteurs
Un compteur est un automate sans entres.
3203
2110
EFEP0
1
2
31
0101113
1011012
1110101
0000000
Q0Q1Q0Q1Q0Q1N
Naturel Gray Pire
Q0
Q0
XOR
D1
Q1
Q1Bascule D Bascule D
C
Q0
Q0
XOR
D1
Q1
Q1Bascule D Bascule D
Q0
Q0
XOR
D1
Q1
Q1Bascule D Bascule D
C
Bascule D Bascule D
C
D0Q0 D1 Q1
Q1
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26
Compteurs modulo 2n
0001117
1110116
0111015
1010014
0011103
1100102
0101001
1000000
D0D1D2Q0Q1Q2N
Compteur par 8
)(
1
0122
011
000
QQQDQQD
QQD
==
==
Relation de rcurrence
-
14
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27
Implementation du compteur par 8
Q2 Q1 Q0 D3 D2 D00 0 0 0 0 10 0 1 0 1 00 1 0 0 1 10 1 1 1 0 01 0
0 1 0 11 0 1 1 1 01 1 0 1 1 11 1 1 0 0 0
D0
-
15
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29
Compteur 2n avec chargement
Compteur Modulo
2n
Qn-1 Q0
Pn-1 P0
C Compteur/chargement
Si compteur/chargement = 1 alors compteurSi compteur/chargement
= 0 alors chargement : les sorties Qi recoivent la valeur des
entres Pi
Bascule i
DQ
Pi Di (compteur)
Ch/Cpt0 1RAZ = Chargement avec 000.000
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30
Compteur par 10 avec un compteur par 16
Fonctionnement De 0 9, compteur Lorsque 9, chargement de 0
Compteur Modulo
16C Ch/Cpt
0 0 0 0
Q0Q1Q2Q3
-
16
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31
Synthse dautomate
Reconnaissancede squenceX Z
C
Z=1 si sur les 5 coups dhorloge prcdent,les valeurs de x taient
10101, avec recouvrementpossible
A/0 B/0 C/01 0
D/0 E/01 0
F/11RAZ 0
0 1
0
1
0
1
A/0 B/0 C/01 0
D/0 E/01 0
F/11RAZ 0
0 1
0
1
0
1Graphe de transition
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32
Reconnaissance de squence
BEF
FAE
BED
DAC
BCB
BAA
ETATFUTUR
X=1
ETATFUTUR
X=0
ETATPRSENT
0
0
0
1
1
0
1
1
1
0
0
0
D0
1
0
0
0
0
0
1
0
0
0
0
0
ZD1D2Q0Q1Q2XN
01111115
01101113
01001112
11110111
0111019
0100018
1011107
1010105
0000104
0011003
0010001
0000000
D0 = = m (4,5,7) avec d = (2,6,10,14) D1 = m (5,7,11) avec d =
(2,6,10,14)
0 2 2 0D Q X Q Q X= +
1 2 0 2 1D Q Q X Q Q X= +
D2 = X
012 .. QQQz =
-
17
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33
Reconnaissance de squence (registre dcalage)
Q4
D Q D Q D Q D Q
Q0Q1
Q2
Q3
CLK
D QX
Z
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34
Moore versus MealyMoore
- Sorties fonction de lEP- Les sorties changent de manire
synchrone avec le changement dtat
Clk
LogiqueEF
Registre
Logiquesortie
Sorties
Entres
Entres
sorties
EF
EP
Logique sortie
Logique EF
-
18
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35
Moore versus MealyMealy
- Les sorties dpendentde ltat et des entres- Un changement en
entre provoque un changement immdiaten sortie- Signaux
asynchrones
LogiqueSorties et EF
Registre ClkEP
Entres Sorties
EntresSorties
EF
EP
Logique sorties
Logique EF
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36
Moore/Mealy (dtecteur parit impaire)X Z
Pair Impair
Reset 1/1
1/00/10/0
Mealy
Pair/0 Impair/1
Reset 1
1
00
Moore
1PI1
0IP1
1II0
0PP0
ZEFEPX
0PI1
1IP1
1II0
0PP0
ZEFEPX
D = XQZ = Q
D = XQZ = D=XQ
-
19
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37
Moore/Mealy (dtecteur parit impaire)
D
R
Q
Q
X
CLKEP
EF Z
Moore
D
R
Q
Q
X
CLKEPEF
Z
Mealy
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38
Moore/Mealy (dtecteur de la squence 01)
1AB1
0AA1
0BB0
0BA0
ZEFEPX
C/1A/0 B/0
1
0
0
01
1 A B0/0
1/11/0Reconnaissance de la squence 01
1AC1
0CB1
0AA1
1BC0
0BB0
0BA0
ZEFEPX
0/0Moore Mealy
-
20
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39
Moore/Mealy (dtecteur de la squence 01)
010000
D1
100100
Q1
110110
Q0
010111
D0
110101100000
ZX
01
01
0
..QQZQXD
XD
===
1011
0001
0110
0100
ZFQX
QXZXD
.==
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40
Moore/Mealy (dtecteur de la squence 01)Moore
01
01
0
..QQZQXD
XD
===
QXZXD
.==
D Q
Q
X
CLK
ZD Q
QCLKD Q
Q
X
CLK
Z
Q0
Q1Mealy
Sortie Mealy
Sortie Moore
-
21
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41
Exemple : contrleur de feux Croisement entre une grande route et
un
petit chemin Quand il ny a pas dautomobile sur le
chemin, le feu reste vert sur la grande route Sil y a une auto
sur le chemin, au bout
dun certain temps, le feu passe lorange puis au rouge sur la
grande route, ce qui le fait passer au vert sur le chemin. Le feu
sur le chemin ne reste au vert quaussi longtemps quil y a une auto,
mais jamais plus longtemps quun temps prdfini.
Mme si des autos attendent sur le chemin, la grande route
obtient le feu vert au moins pour un intervalle de temps.
On suppose quil y a un timer qui gnre une petit intervalle de
temps (TC) et un grand intervalle (TL) en rponse un signal de
dmarrage. TC est utilis pour la dure du feu orange et TL pour la
dure maximale du feu vert sur le chemin.
Grande route
Grande route
Chemin
Chemin
FR
FR
FC
FC
A
A
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42
Exemple du contrleur de feux
EntresRAZATCTL
SortiesFRR,FRO,FRVFCV, FCO, FCRDI
DescriptionEtat initialAutomobile sur le cheminLintervalle de
temps court est terminLintervalle de temps long est termin
DescriptionFeux route rouge, orange, vertFeux chemin vert,
orange, rougeDmarrage dun intervalle de temps
EtatsRVROCVCO
DescriptionRoute vert (chemin rouge)Route orange (chemin
rouge)Chemin vert (route rouge)Chemin orange (route rouge)
-
22
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Fondements des systmes numriquesD. Etiemble
43
Contrleur feux (graphe des tats)
RV
CO
CV
RO
A.TL/DI
TC/DI
(A +TL)/DI
TC/DI
A.TL
TC
TC
A.TL
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44
Contrleur feux (Diagramme de transition)
OuiVRRVTC=1NonVRCOTC=0COOuiVRCOA.TL=1NonVRCVA.TL=0OuiVRCOA=0CVNonROCVTC=1OuiROROTC=0ROOuiRVROA.TL=1NonRVRVA.TL=0OuiRVRVA=0RV
RAZCompteur
Feux chemin
Feux routeEtat futurEntresEtat
-
23
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Fondements des systmes numriquesD. Etiemble
45
Limites de lapproche synchrone-Des circuits totalement
synchrones ne sont pas possible pour de trs gros systmes cause des
dispersions dhorloge-On partitionne le systme en composants avec
des horloges locales- Ces composants communiquent via des
protocoles indpendants des horloges.
Signaux requte/accus
S1
RequteClientMatre
S2
Serveuresclave
Requte
Accus
Flot de donnes
Signaux de communication
Sous systme synchrone
Sous systme synchrone
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46
Transferts synchrones
Requte de lecture du matre. Lesclave fournit les donnes et
laccus en retour
Autre schma synchrone : lesclave met un signal WAIT sil ne peut
rpondreen 1 cycle dhorloge
ReqData AckClk
ReqData W aitClk
-
24
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Fondements des systmes numriquesD. Etiemble
47
Protocole en 4 tapes
(1) Le maitre met unerequte que lesclavetraite(2) lesclave met
un accus quand il a fini
(3) Le matre accuse rceptiondes donnes en retirant la requte(4)
lesclave retire laccus
Linformation est transmise par le niveau des signaux pluttque
par les transitions. Pas de signal dhorloge
Req
Data Ack
Transfert asynchrone
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48
Les mmoires RAM
Mmoires statiques (SRAM) Mmoires dynamiques (DRAM)
-
25
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Fondements des systmes numriquesD. Etiemble
49
Point mmoire SRAM
Q
Q
BistableQ Q
LB LB
LM
Q Q
LM = 0 MmorisationLM = 1 LectureLM = 1et LB/LB fixs
Ecriture
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50
RAM statique
Data DataSlectionMoti
j j
Cellule SRAM
Cellule SRAMCellule SRAM
Mots = lignes
Colonnes = Bits (codage 1 sur 2)
-
26
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Fondements des systmes numriquesD. Etiemble
51
Principe SRAM 16 x 1 bit
DoutDin
Lecture/ Ecriture
0,0
1,0
2,0
3,0
0,1
1,1
2,1
3,1
0,2
1,2
2,2
3,2
0,3
1,3
2,3
3,3
LM0
LM1
LM2
LM3
A0
A1 Dc
odeu
r lig
nes
Dc
odeu
r co
lonn
esA2
A3
LC0 LC1 LC2 LC3LB0 LB1 LB2 LB3
LB
LB0 LB1 LB2 LB3
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Fondements des systmes numriquesD. Etiemble
52
Exemple SRAM 4 Ko (1K x4)Buffers adresse
Dcodeurlignes
A9 A8 A7 A6 A5 A4
Storage ArrayMatrice de cellules
64 x 16 64 x 16 64 x 16 64 x 16
Amplis de lecture
Buffers adresse
Dcodeurcolonnes
A3 A2 A1 A0
Buffers donnesCSWE
I/O0 I/O1 I/O2 I/O3
RseauCarr
64 x 64
Amplificateurs &Mux/Demux
Slectionligne
Slectioncolonne
-
27
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Fondements des systmes numriquesD. Etiemble
53
Timing SRAM
Timing simplifi Lecture
Timing simplifi Ecriture
WE
CS
Address
Data Out Data Out
V alid Address Access T ime
Input Data
V alid Address
Data In
Address
WE
CS Memory Cycle T ime
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Fondements des systmes numriquesD. Etiemble
54
Point mmoire DRAM
Ligne mot
Ligne bit
V
V/2 RonRoff
tV/2
E(t)
S(t)
Chargement : transistor passant Mmorisation : transistor
bloqu
- Dcharge lente- Rafrachissement
Lecture destructiveLecture criture pour chaque lecture
-
28
M2 ISIC2006-2007
Fondements des systmes numriquesD. Etiemble
55
Organisation Mmoire DRAM
Lecture diffrentielle Cmmoire
-
29
M2 ISIC2006-2007
Fondements des systmes numriquesD. Etiemble
57
Exemple DRAM : 4 M x 1 bit
Registre Adresse colonne (11)
Registre Adresse ligne (11)
Gnrateur Horloge
n 1
Gnrateur Horloge
n 2
Compteur Rafrachis- sement (11)
Contrleur Rafrachis- sement
ET
DECODEUR COLONNE
AMPLIFICATEUR LECTURE
RSEAU MMOIRE
DE
CO
DE
UR
LIG
NE
2048
2048
Registre Sortie (4)
Registre entre (4)
De
Ds
Write
CAS
RAS
11
11
A0
A10
11
RAS
CAS
A0-A10
WE
Ds
Donne sortie
Adresse ligne
Adresse colonne
Adresse ligne
Haute impdance
Etat haut ou bas
M2 ISIC2006-2007
Fondements des systmes numriquesD. Etiemble
58
Amlioration DRAM : mode nibble
Lecture de plusieurs bits successifs RAS suivi de plusieurs
CAS
RAS
CAS
Adresse
WE
Ds
Donne sortie
Ligne Colonne
Haute impdance
Etat haut ou bas
Donne sortie Donne sortie
-
30
M2 ISIC2006-2007
Fondements des systmes numriquesD. Etiemble
59
DRAMs asynchrones et synchrones
Adresse
Donne
Adresse ligne
Adresse colonne
N N+1 N+2 N+3
RAS
CAS
Horloge
Latence RAS (6 cycles)
Latence CAS
RAS
CAS
Adresse
Donne
Adresse ligne
Adresse colonne
N N+1 N+2 N+3
Temps daccs
CONTROLE ASYNCHRONE
CONTROLE SYNCHRONE
SDRAM
