Chapitre III : PARTIE B : Caractéristiques statiques et

Chapitre III Etude des états de surface dans les MESFETs 4H-SiC

115

Chapitre III : PARTIE B : Caractéristiques statiques

et états de surface dans les MESFET 4H-SiC

III.1 Introduction

Le comportement transitoire du courant de drain peut également être causé par des

états de surface. Pour cela, dans ce chapitre, nous présentons l’ensemble des mesures I-V

réalisées sur les transistors MESFETs 4H-SiC ayant une couche tampon optimisée afin

d’éliminer l'injection de porteurs au niveau du substrat (série 292).

III.2 Caractéristiques statiques.

III.2.1 Caractéristiques de transfert Ids-Vgs-T, pour un MESFET SiC

de longueur de grille 1µm.

Les réseaux des caractéristiques Ids-Vgs en fonction de la température qui sont représentés

sur les figures III.35, III.36 et III.37, montrent un décalage de la tension de seuil avec la

température. Ce décalage de tension de seuil entre 85K et 470K est de ∆V=4V.

-20 -15 -10 -5 0

0,00

0,05

0,10

0,15

0,20

0,25

Ids(

A)

Vgs(V)

T=85KV T= -12.42VS292, Lg=1µm

Figure III.35 : Caractéristique statique à T= 85K du MESFET 4H-SiC


116

-20 -15 -10 -5 0-0,05

0,00

0,05

0,10

0,15

0,20

0,25

0,30

0,35

0,40

Id

s(A

)

Vgs(V)

T=300KVT= -15.29VS292, Lg=1µm

Figure III.36 : Caractéristique statique à T=300K.

-20 -15 -10 -5 0

0,0

5,0x10-2

1,0x10-1

1,5x10-1

2,0x10-1

2,5x10-1

3,0x10-1

Ids(

A)

Vgs(V)

T=470KVT=-16.10VS292,Lg=1µm

Figure III.37 : Caractéristique statique à T=470 K.


117

Ce décalage est souvent détecté pour les transistors de puissance pour lesquels il y a

une surface importante entre la grille et le drain, ce qui est le cas ici. Comme nous l'avons vu

dans la partie précédente, ce décalage de la tension de seuil peut être expliqué par l’activation

thermique des défauts profonds à haute température.

III.2.2 Caractéristiques Ids-Vds-T, d’un MESFET SiC de longueur de

grille 1µm.

Les figures III.38, III.39 et III.40 montrent les réseaux de caractéristiques de sortie

Ids-Vds à différentes températures pour un transistor MESFET 4H-SiC (Lg=1µm, le buffer

est optimisé). Un premier réseau de caractéristiques est obtenu en fermant progressivement le

canal (Vgs de 0V à -10 V) puis consécutivement un deuxième réseau est enregistré en ouvrant

le canal (Vgs de -10V à 0V).

Figure III.38 : Caractéristiques statiques à T=85K d'un transistor de la série S292 avec une longueur de grille=1µm.

0 5 10 15 20 25 30 350,0

1,0x10-1

2,0x10-1

3,0x10-1

4,0x10-1

Vgs Vgs 0V 0V -2V -2V -4V -4V -6V -6V -8V -8V -10V -10V

T=85KS292,Lg=1µm

Ids(

A)

Vds(V)


118

0 5 10 15 20 25 30 350,0

5,0x10-2

1,0x10-1

1,5x10-1

2,0x10-1

2,5x10-1

3,0x10-1

3,5x10-1

4,0x10-1


T=300KS292,Lg=1µm

Ids(

A)

Vds(V)Figure III.39 : Caractéristiques statiques à T=300K d'un transistor de la série

S292 avec une longueur de grille=1µm.

0 5 10 15 20 25 30 350,0

5,0x10-2

1,0x10-1

1,5x10-1

2,0x10-1

2,5x10-1

3,0x10-1


T=470KS292, Lg=1µm

Ids(

A)

Vds(V)Figure III.40 : Caractéristiques statiques à T=470K d'un transistor de la

série S292 avec une longueur de grille=1µm.


119

Les principales constatations que nous pouvons relever à partir de ces mesures sont les

suivantes :

- A 300K et de façon moins prononcée à 470K, nous observons une diminution de la

conductance de sortie pour les faibles valeurs de Vgs (à 0V et -2V) et à fortes valeurs

de Vds (au-dessus de 20 V). Cette diminution de conductivité pour un régime de

fonctionnement à "forte puissance" (Ids et Vds élevés) est très probablement due à un

effet d'auto-échauffement [Royet’00] auquel nous ne nous intéresserons pas ici.

- A 85 K et à 300 K nous remarquons une diminution du courant Ids lorsque les

caractéristiques sont mesurées pour la deuxième fois en ouvrant le canal. Cet effet,

particulièrement visible à 85 K s'estompe avec l'augmentation de la température pour

n'être que très légèrement visible à 475K uniquement sur la caractéristique à Vgs=0V.

Notons que la diminution du courant est d'autant plus faible que la tension Vgs est

importante. Elle n'est même pas observée du tout lorsque le canal est pincé (Vgs = -10

V). Ceci exclu un effet de piégeage dû au substrat ce qui est attendu pour ces

échantillons où l'injection des porteurs vers le substrat est minimisée. A l'opposé, nous

pouvons émettre l'hypothèse d'un effet de piégeage des porteurs en surface du canal.

- Enfin, nous remarquons un courant de fuite empêchant le pincement du transistor qui

augmente avec la température.

III.2.3 Caractéristiques Ids-Vds-T, pour des transistors de longueur de

grille 4 µm et 16 µm.

Après avoir étudié les caractéristiques électriques statiques et de transfert du transistor

de longueur de grille égale à Lg=1µm, nous présentons les caractéristiques électriques

statiques de deux transistors dont les longueurs de grilles sont Lg=4µm et 16µm. Les figures

III.41 et III .42 montrent les résultats à T=85K et à T=300K pour un transistor de longueur de

grille égale à 4µm.


120

0 10 20 30 400,0

2,0x10-2

4,0x10-2

6,0x10-2

8,0x10-2

1,0x10-1

1,2x10-1

1,4x10-1

1,6x10-1

Id

s(A

)

Vds(V)


T=85KS292, Lg=4µm

Figure III.41 : Caractéristique statique à T=85 K d’un transistor MESFETs 4 H-SiC avec une longueur de grille de 4µm.

0 10 20 30 400,0

5,0x10-2

1,0x10-1

1,5x10-1

2,0x10-1

2,5x10-1

Ids(

A)

Vds(V)


T=300KS292, Lg=4µm

Figure III.42 : Caractéristique statique à T=300K d’un transistor MESFETs 4 H-SiC avec une longueur de grille de 4µm.


121

Nous retrouvons certains dysfonctionnements observés précédemment pour le

transistor de longueur de grille égale à 1 µm. L'effet d'auto-échauffement n'est perceptible que

au-delà de Vds = 30 V pour un Vgs de 0V. Ceci est logique étant donné que le courant Ids est

moins fort pour une grille plus longue. Concernant la diminution de Ids entre les deux séries

de mesures, nous retrouvons un comportement sensiblement identique à celui observé pour

une grille de 1µm de longueur. Nous observons également un léger courant de fuite pour cet

échantillon.

Les réseaux de caractéristiques pour une longueur Lg de 16 µm à différentes

températures sont donnés sur les figures III.43, III.44 et III.45. Pour cette longueur de grille

l'effet d'auto-échauffement a totalement disparu. Notons également que nous n'avons pas ou

très peu de courant de fuite pour cet échantillon. Enfin, l'effet de diminution du courant n'est

visible qu'à basse température et toujours lorsque le canal est ouvert.

0 10 20 30 400,0

2,0x10-3

4,0x10-3

6,0x10-3

8,0x10-3

1,0x10-2

1,2x10-2

1,4x10-2

1,6x10-2

1,8x10-2

2,0x10-2

2,2x10-2

Ids(

A)

Vds(V)


T=85KS292, Lg=16µm

Figure III.43 : Caractéristique statique à T=85 K pour un transistor MESFET 4H-SiC avec unelongueur de grille de 16µm.


122

0 10 20 30 400,0

1,0x10-2

2,0x10-2

3,0x10-2

4,0x10-2

5,0x10-2

6,0x10-2

7,0x10-2

8,0x10-2

Id

s(A

)

Vds(V)


T=300KS292, Lg=16µm

Figure III.44 : Caractéristique statique à T=300K pour un transistor MESFETs 4H-SiC avec une longueur de grille de 16µm.

0 10 20 30 400,0

1,0x10-2

2,0x10-2

3,0x10-2

4,0x10-2

5,0x10-2

6,0x10-2

Ids(

A)

Vds(V)


T=470KS292, Lg=16µm

Figure III.45 : Caractéristique statique à T=475K pour un transistor MESFETs 4H-SiC avec une longueur de grille de 16µm et un buffer optimisé.


123

III.2.4 Conclusion sur les caractéristiques statiques.

Parmi les différents effets parasites observés sur les caractéristiques de sortie, deux

semblent avoir une même origine : le décalage de la tension de seuil et la diminution du

courant pour de mesures successives peuvent être attribués à des effets de chargement et

déchargement de centres profonds [Battacharya’88]. Ces anomalies varient en fonction des

tensions de grille appliquées et en fonction de la température.

Des travaux récents montrent que ces effets parasites peuvent être liés aux états de

surfaces. Cha et al [Cha’03] ont montré que ces phénomènes sont fortement diminués en

utilisant une couche de passivation Si3N4. Ces états apparaissent lorsque la commande de

grille passe d'un état de pincement à un état de conduction, ce qui se traduit par des états

transitoires sur le courant de drain. Nous présentons donc dans la suite une étude par DLTS

courant des transistors analysés précédemment pour discuter de la présence d'éventuels états

de surface. Nous limiterons les résultats exposés au cas des transistors de Lg = 16 µm et Lg =

1 µm.

III.3 Spectroscopie de défauts profonds par analyse de

transitoires de courant (CDLTS).

III.3.1 Transitoires de courant

Nous présentons, en premier lieu, les transitoires de courant de drain en fonction de la

température pour les deux séries d’échantillons dont les longueurs de grille sont

respectivement 1µm et 16µm.


124

0 10 20 30 40 50 60 70 80

0,980

0,985

0,990

0,995

1,000

Ids/

Idss

Temps(ms)

T=130K

T=180KT=230K T=280K

T=330K

T=380K

T=430K

T=480K

S292, Lg=16µm

Figure III.46 : Evolution des transitoires de courant drain-source en fonction de la température pour un transistor de longueur de grille =16µm.

0 10 20 30 40 50 60 70 800,9890,9900,9910,9920,9930,9940,9950,9960,9970,9980,9991,0001,001

Ids/

Idss

Temps(ms)

S292, Lg=1µm

T=85K

T=255K

T=365K

T=400K

T=470K

Figure III.47 : Evolution des transitoires de courant drain-source en fonction de la température pour un transistor de longueur de grille 1µm.


125

L'évolution des transitoires de courant présentés dans la figure III.46, est

caractéristique de processus d'émissions qui évoluent avec la température. En effet le

transitoire positif du courant traduit le vidage des pièges à majoritaires (ici électrons) et donc

la disparition d'une déplétion parasite qui limite le courant de drain. Nous notons une

évolution non monotone avec la température ; en particulier à partir de 400 K une forte

augmentation de la variation de courant. Nous verrons dans la suite que ceci est attribué à un

défaut profond en énergie, qui gouverne la conduction dans le canal. Dans le cas du transistor

de longueur de grille 1 µm (figure III.47), l'évolution des transitoires en température est plus

complexe. En effet, nous remarquons dans ce cas que la variation des transitoires de courant

présente trois comportements distincts :

- Dans la gamme de température au 85K-375K, nous retrouvons logiquement un transitoire

positif caractéristique d'un processus d'émission des majoritaires ;

- Dans la gamme de température au-dessus de 400 K, le transitoire est décroissant. Cette

diminution du courant peut-être due soit à l'émission de porteurs minoritaires, soit à la

capture des majoritaires ;

- Dans la gamme intermédiaire, à 400 K notamment, les deux mécanismes sont en

compétition et en conséquence transitoire est quasiment plat.

La figure III.48 montre les transitoires de courant drain-source pour deux valeurs de la

tension inverse (Vr = -4V et Vr = -10V). Dans les deux cas une impulsion a été appliquée sur

la grille du transistor MESFETs 4H-SiC avec une valeur maximale de remplissage Vp fixée à

0V.


126

Nous constatons que l’amplitude du transitoire est légèrement plus élevée quand la

tension appliquée sur la grille est forte (-10V). En effet une modulation plus importante de la

zone de charge d’espace associée à la grille du transistor entraîne une augmentation du

nombre de porteurs libres émis par les pièges profonds. D’après l’équation du courant Ids du

MESFET cette augmentation du transitoire traduit la présence de défauts répartis de façon

monotone dans l'épaisseur du canal.

III.3.2 Résultats de CDLTS en commutation de grille

III.3.2.1 Transistor à Lg = 16 µm

Dans cette partie le transistor MESFET à substrat 4H-SiC est polarisé en régime linéaire avec

une tension de grille Vr=-4V puis Vr=-10V et une tension de drain égale à Vds=8V ; la durée

d’impulsion est fixée à 1000ms. Sur la figure III.49 est représenté le spectre CDLTS pour une

tension Vr de -10V.

0 10 20 30 40 50 60 70 80

0,994

0,995

0,996

0,997

0,998

0,999

1,000

Ids/

Idss

Temps(ms)

Vr=-4V Vr=-10V

Figure III.48 : Evolution des transitoires de courant drain-source en fonction de l'amplitude de l'impulsion de grille Vp=0V


127

Ce spectre est composé d'une large bande située entre 150 K et 350 K composée de plusieurs

composantes que nous ne détaillerons pas ici, et d’un pic à une température de 450K qui

domine largement. C'est ce défaut qui contribue principalement aux transitoires qui, nous

l'avons vu (figure III.46) augmentent brutalement à partir de 400 K. L'énergie d'activation

déterminée pour ce piège est de 0.9 eV.

III.3.2.2 Transistor Lg = 1µm

Les mêmes paramètres de polarisation ont été employés pour ce transistor. Le spectre

de CDLTS est donné sur la figure III.50.

100 150 200 250 300 350 400 450 500

0,00

0,02

0,04

0,06

0,08

0,10

Si

gnal

CD

LTS(

a. u

)

Temperature T(K)

Vr=-10VVp=0VVds=8Vtp=1000msS292,Lg=16µm

C1

Figure III.49 : Spectre CDLTS enregistré lors d’une impulsion sur la grille avec Lg=16µm


128

Nous retrouvons dans ce cas une large bande entre 150 K et 400 K composée de quatre

composantes. La différence, surprenante, avec le cas du transistor Lg=16 µm est que le pic

principal dominant le spectre, cette fois-ci est négatif. Avant de discuter de l'origine de ce pic

nous donnons les signatures, déduites des tracés d’Arrhenius (Ln(T2/en)=f(1000/T)), des

quatre pièges à électrons à l'origine de la large bande positive. Ils sont nommés

respectivement D1, D2, D3, D4 Ces signatures sont reportées dans le tableau III.5.

Pièges Ea(eV) σa(cm2)

D1 0.18 5.2 × 10-17

D2 0.44 7.8 × 10-15

D3 0.57 2.89 × 10-16

D4 0.79 1.3 × 10-15

HL1(D5) 0.9 9.0 × 10-15

100 150 200 250 300 350 400 450 500

-0,04

-0,03

-0,02

-0,01

0,00

0,01

0,02

0,03

0,04

D5(Ea=0.90eV)

D4(Ea=0.79eV)

D3(Ea=0.57eV)D2(Ea=0.44eV)

D1(Ea=0.18eV)

Sign

al C

DLT

S(a.

u)

Temperature(K)

Vr= -4VVp=0Vtp=1000msVds=8V

Figure III.50 : Spectre CDLTS enregistré lors d’une impulsion sur la grille avec Lg=1µm

Tableau III.5 : Signature des pièges à électron lors d’une impulsion sur la grille du transistor Lg=1µm.


129

Comme nous l'avons vu dans la partie précédente, le défaut noté ici D1 correspond

probablement à l'impureté titane (défaut appelé B5 précédemment,) répartie uniformément

dans l'épitaxie constituant le canal.

Un défaut avec une énergie d’activation 0.44eV a été détecté uniquement par

J.Grillenberger, et al [Grillenberger’01] par des mesures de DLTS sur un échantillon implanté

avec du tantale. Toutefois la présence de cette impureté est peu probable ici.

Le défaut D3 correspond probablement au centre Z1 observé précédemment (partie A

de ce chapitre) (noté B3). Ce défaut est très probablement localisé dans la couche canal.

Finalement le défaut D4 qui apparaît avec une énergie d’activation de 0.79eV n'a pas

une origine identifiée. L'énergie est proche de celle du défaut appelé B2 précédemment (0.82

eV).

L'objectif dans cette partie n’est pas l’identification ou la localisation précise de ces

pièges mais plutôt la compréhension de l'origine du pic négatif correspondant à l’existence

d'un défaut se comportant comme un piège à trou. Nous appellerons ce piège HL1 dans la

suite (Hole Like 1).

III.3.2.3 Comparaison Lg = 1µm et Lg= 16 µm

Sur la figure III.51 sont comparés les spectres CDLTS pour Vr = -10 V dans le cas des

transistors Lg = 1 µm et Lg = 16 µm. Nous constatons, une symétrie frappante, du pic

dominant, positif dans le cas Lg = 16 µm (pic C1) et négatif pour Lg = 1µm (pic HL1). Le

tracé d'Arrhenius confirme ceci : le défaut HL1 (Ea=0.9eV, σa = 9.10-15 cm-2) a les mêmes

caractéristiques que C1.


130

Différentes origines peuvent être associées à un pic négatif [Gassoumi’06] :

- Pour des mesures de DLTS capacitives celui-ci peut provenir d'un artefact lorsque l'on a

une grande résistance série ou une fréquence de modulation importante pour la mesure de

la capacité différentielle (R2C2ω2 >> 1). Ce n'est d'évidence pas le cas pour une mesure de

DLTS courant où nous ne superposons pas de tension alternative à la polarisation grille.

- Un pic négatif évoque un piège à minoritaires, ici des trous, d'où l'appellation "Hole-Like"

que nous avons adoptée conformément à de nombreux auteurs. Toutefois on ne voit pas

d'où ces trous pourraient provenir dans une structure MESFET à canal n.

- Le comportement observé sur la figure III.51, évoque naturellement la présence d'un

défaut amphotère qui pourrait aussi bien échanger avec une bande que l'autre. Toutefois

l'énergie d'un tel défaut situé à la moitié de la bande interdite dans SiC serait de 1.5 eV

environ et non 0.9 eV comme nous l'obtenons.

La dernière explication envisageable est donc que le pic négatif soit dû à un

phénomène de capture. Ceci implique la présence d'un réservoir d'électrons dans la structure

afin que la probabilité de capture soit non nulle. Il est également nécessaire d'envisager des

50 100 150 200 250 300 350 400 450 500

-0,06

-0,04

-0,02

0,00

0,02

0,04

0,06

0,08

0,10

Vr=-10V, Lg=1µm Vr=-10V, Lg=16µm

tp=1000ms

Sign

al C

DLT

S(a.

u)

Temperature(K)

C1

HL1

HL2(Hole Like 2)

Figure III.51 : Spectre CDLTS enregistré pour deux transistors lors d’une impulsion sur la grille. Pour Lg = 16 µm le pic noté C1 a une amplitude positive, pour Lg = 1µm le pic noté

HL1 a une amplitude négative.


131

pièges à électrons vides après le pulse de remplissage. Pour cela nous devons considérer que

le niveau d'énergie du piège ne suit pas la courbure des bandes, ce qui ne peut être réalisé que

pour un piège en surface ou bien à proximité de l'interface canal substrat.

III.3.3 Interprétation

III.3.3.1 Phénomène de capture par un état de surface

Le mécanisme proposé est donc celui décrit sur la figure III.52. Un défaut situé en surface

bloque le niveau de Fermi. Ce niveau va ensuite pouvoir capturer des électrons.

Simultanément un phénomène classique d'émission par les pièges situés dans le volume du

canal est observé. Cette compétition entre les deux phénomènes explique l'allure particulière

des transitoires observée pour le transistor Lg = 1 µm notamment à 400 K. La question restant

en suspens est l'origine du réservoir à électrons. Nous avons vu dans la description des

caractéristiques statiques du transistor Lg = 1 µm que celui présentait un courant de fuite

important au niveau de la grille qui empêche le pincement du canal. Cette fuite au niveau de

la grille peut très bien être la "source" d'électrons. Il est alors logique, dans le cas de

l'échantillon Lg = 16 µm qui ne présente pas de courant de fuite de ne pas observer de

capture. Faute d'électrons à capter, le même niveau piège en surface de l'échantillon va

émettre des porteurs d'où la similitude frappante des deux pics hormis bien sur leur signe.

Figure III.52 : Schéma du diagramme de bande dans la région de drain montrant le processus de capture d’électron à l’interface SiC/SiO2.

E C

E F E T

E V

S

U

R

F

A

C

E Canal

E C

E F E T

E V

S

U

R

F

A

C

E

Défauts de Surface

Emission: pic positif

Capture: pic négatif


132

La présence d’un défaut localisé à l’interface canal/couche de passivation (SiC/SiO2)

est tout à fait probable envisageable étant donnée la forte densité d’états à cette interface

(1012cm-2/eV). Ho-Young Cha, et al [Ho-Young’03b] ont également étudié les états de

surfaces sur plusieurs structure MESFET à substrat SI 4H-SiC. Ils ont expliqué la

déstabilisation des réseaux de caractéristiques statiques Ids-Vds des transistors par la présence

des charges négatives dans la structure ; ces charges sont liées directement aux états de

surface. Enfin, le même type de phénomène de capture a été observé précédemment par

Kyoung et al [Kyoung’01] sur des transistors MESFETs GaAs. Dans ce cas le phénomène est

directement lié au piégeage des électrons émis par la grille par des états de surfaces situés

entre grille et source ou grille et drain lorsque la tension inverse Vr est égale à la tension de

seuil VT. Ces auteurs ont montré une augmentation de l’amplitude du pic DLTS en fonction

de la température lorsque les temps d’échantillonnage sont tels que t2/t1=4 pour les mêmes

valeurs de Vr et Vp. Cette variation est expliquée par l'augmentation du courant de fuite au

niveau de la grille avec la température. Nous avons donc vérifié également ce point afin de

confirmer l'interprétation donné pour l'origine du réservoir à électron. Sur la figure III.53 est

représenté le spectre CDLTS du transistor Lg = 1 µm pour différents taux d'émission

(autrement dit différentes températures du pic) en gardant le rapport t1/t2 fixe.

300 350 400 450

-0.04

-0.03

-0.02

-0.01

0.00

0.01

0.02

0.03

0.04

t1 = 6 ms en = 67 s-1

t1 = 9 ms en = 45 s-1

t1 = 12 ms en = 33 s-1

t2/t1 = 5

CD

LTS

Sign

al (a

.u.)

Temperature(K)

VDS=8VVR=-4V

Figure III.53 : Spectre CDLTS, pour différents valeur de en.


133

Nous remarquons une légère augmentation en intensité du pic négatif avec la

température matérialisée par une flèche sur la figure, tandis que l'intensité du pic positif reste

strictement constante. Ceci confirme l'effet de capture des électrons provenant d'une fuite au

niveau de la grille, fuite qui comme nous l'avons vu augmente avec la température.

D'autres études ont montré que les états de surface [Kerlain’04 ; Javorka’03] ou les

états d’interface [Ladbrooke’88] dans la région d’accès peuvent produire ce type de signal

(pic négatif). Si à la suite d’une impulsion sur la grille, l’occupation des états augmente par

les piégeages des électrons, la zone désertée et donc les valeurs des résistances d’accès

augmentent et le courant de drain présente un transitoire décroissant. Ce transitoire fait

apparaître un pic négatif sur le spectre CDLTS.

III.3.3.2 Variation de Vr

Pour confirmer l’hypothèse des états de surfaces, des mesures de CDLTS ont été réalisées, en

changeant différents paramètres tel que la tension inverse Vr, le temps de pulse tp et la tension

de drain-source Vds. En appliquant une tension inverse plus forte (proche de la tension de

pincement) nous observons un épaulement dans le pic négatif aux environs de 400 K (figure

III 54). En décomposant ce pic en deux composantes nous pouvons extraire les signatures des

deux défauts notés HL1 et HL2 (figure III.55).


134

350 400 450 500

-0,05

-0,04

-0,03

-0,02

-0,01

0,00

0,01

0,02

0,03

0,04

HL1

HL2

VDS=8V

VR=-4VVR=-10V

CD

LTS

Sign

al (a

.u)

Tem perature (K)

Figure III.54 : Spectre CDLTS montrant les deux pièges à trous HL1 et HL2

2,25 2,30 2,35 2,40 2,45 2,50 2,557,6

7,8

8,0

8,2

8,4

8,6

8,8

9,0

9,2

Ln(T

2 /en)

1000/T(K-1)

HL1 HL2

Ea=0.90eV

Ea=0.56eV

Figure III.55 : Diagramme d’Arrhenius pour les deux défauts de capture HL1 et HL2.


135

Pour la tension Vr=-4V, le courant de drain DLTS est sensible au pièges qui sont

localisé dans le canal et à sa surface. Alors que pour la tension Vr=-10V, proche de la tension

de pincement, le courant de drain est sensible aux pièges qui sont principalement localisé dans

le canal et aux interfaces associées canal/couche tampon et canal/SI.

Etant donné que le défaut HL2 apparaît pour les valeurs de la tension Vr proche de la

tension de pincement, nous pouvons considérer que ce défaut est situé au niveau de l'interface

canal/couche tampon [Dermoul’00, Gassoumi’06].

Un phénomène de capture a été également observé par Audren et al [Audren’93]. Ils

ont montré que le substrat devrait jouer un grand rôle au pincement. En effet si le drain est

polarisé et au départ la grille n’est pas polarisée, le canal conduit. Il existe une chute de

potentiel du niveau de Fermi des électrons dans le canal en bord de la grille du côté de drain

par rapport à celui du substrat du fait des résistances séries interne (résistance de drain) et

externe (résistance de charge). Lorsque la tension de grille est appliquée, le courant de drain

est réduit, ce qui implique une variation de la chute de potentiel et donc une variation de la

position du niveau de Fermi dans le canal par rapport à celui dans le substrat. Cette variation

implique une modification du confinement côté substrat et engendre des mécanismes de

capture.

III.3.3.3 Variation du temps de pulse tp

La figure III.56 montre les spectres obtenus à Vr = -10 V pour deux temps de pulse différents.

Nous constatons que le signal CDLTS est saturé aussi bien au niveau des pics positifs que

négatif ce qui implique le caractère ponctuel de l'ensemble des pièges responsables du signal

observé.


136

III.3.3.4 Mesure en condition de saturation

Une mesure en condition de saturation (pour Vds = 18 V) à été réalisée pour les transistors

Lg=1µm et Lg = 16 µm. Le cas du transistor Lg = 1 µm est représenté sur la figure III.57.

50 100 150 200 250 300 350 400 450 500-0,05

-0,04

-0,03

-0,02

-0,01

0,00

0,01

0,02

0,03

0,04

0,05

Si

gnal

CD

LTS(

a.u)

Temperature(K)

tp=1000ms tp=100ms

VR =-10V

Figure III.56 : Spectre CDLTS à tp variable.


137

Nous remarquons l’absence du pic négatif HL1. En effet en régime de saturation, même pour

Vgs=0V, la zone de charge d’espace entre grille et drain est entièrement désertée. La ZCE de

cette zone n'est donc pas modulée lors de la séquence de pulse sur la grille et par conséquent

les défauts présents dans cette zone n'apparaissent pas. Comme la distance entre la grille et le

drain est 4 fois plus grand que la grille et la source (respectivement 2 µm et 0,5 µm), la

réponse dans la mesure de CDLTS est très peu sensible à l'interface canal/SiO2 qui n'est

sondée que du côté drain. Ceci explique alors pourquoi le pic négatif, noté (HL1) a disparu

lors de cette mesure et confirme bien sa localisation au niveau de la surface.

III.4 Conclusion.

La technique CDLTS a été utilisée ici pour la caractérisation des phénomènes de

capture présents prés de l’interface canal/passivation (SiC/SiO2). Cette technique est très

important pour l’analyse des défauts qui existe à l’interface SiC/SiO2. Elle nous permet de

caractériser deux pièges à trous appelés HL1 et HL2 qui apparaissent avec des énergies

d’activation 0.90eV et 0.56eV. Un modèle tenant compte de fuites au niveau de la grille

150 200 250 300 350 400 4500,00

0,02

0,04

0,06

0,08

0,10

0,12

0,14

C

-DLT

S Si

gnal

(a.u

.)

Temperature (K)

VDS = 18VVR = -4V

Figure III.57 : Spectre CDLTS enregistré pour un transistor MESFETs 4H-SiC lors d’une impulsion sur la grille et en régime de saturation.


138

permet de proposer une localisation du défaut HL1 à l'interface canal/couche de passivation.

Ceci est confirmé par les mesures en régime de saturation. Le niveau HL2 n’apparaît que pour

les valeurs de Vr très proche de la tension de pincement du composant étudié. Il est par

conséquent localisé à proximité de l’interface canal/couche tampon.

Ce point est très important à comprendre pour la suite des développements industriels

et pour l’application de ces composantes (MESFET SiC et HEMT GaN) à base de matériaux à

grands gap dans le domaine RF. En effet l’amélioration de la couche de passivation est une

point crucial pour ces composants [Javorka’03 ; Ladbrooke’88].

Documents

Chapitre III : PARTIE B : Caractéristiques statiques et