パラレル・フラッシュ・ローダメガファンクション …Page 8 機能の説明 May 2013 Altera Corporation Parallel Flash Loader Megafunction User Guide PFL メガファンクションは

May 2013 Altera Corporation

UG-01082-3.1

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パラレル・フラッシュ・ローダメガファンクションユーザー・ガイド

User Guide

このユーザー・ガイドは、パラレルフラッシュ・ローダ（PFL）メガファンクション

について説明します。PFL メガファンクションは、フラッシュ・メモリのプログラミ

ング、フラッシュ・メモリからの FPGA コンフィギュレーション、および Quartus® IIソフトウェアでの PFL メガファンクションのインスタンス化についての情報を提供

しています。

FPGA 集積度の増大により、コンフィギュレーション・ストレージの拡大が必要とさ

れています。システムにフラッシュ・メモリ・デバイスが含まれている場合、その

フラッシュ・メモリを FPGA のコンフィギュレーション・ストレージとして使用する

することができます。Altera® の CPLD （MAX® II および MAX V デバイス）または

FPGA の PFL メガファンクションを使用することにより、JTAG インタフェースを仲介

して効率的にフラッシュ・メモリをプログラミングすることができ、フラッシュ・

メモリ・デバイスからアルテラ FPGA へのコンフィギュレーションをコントロールす

ることができます。

このユーザー・ガイドは次の項を提供します。

■ 1 ページ「機能」

■ 2 ページ「デバイス・サポート」

■ 7 ページ「機能の説明」

■ 22 ページ「PFL メガファンクションの使用方法」

■ 36 ページ「エンベデッド・システム内の PFL メガファンクション」

■ 39 ページ「パラメータ」

■ 45 ページ「シグナル」

■ 49 ページ「仕様」

機能PFL メガファンクションは次の目的で使用することができます。

■ CFI（コモン・フラッシュ・インタフェース）フラッシュ、QSPI（クワッド・シリ

アル・ペリフェラル・インタフェース）フラッシュ、または NAND フラッシュ・

メモリ・デバイスを、デバイスの JTAG インタフェース経由でプログラミングし

ます。

■ CFI フラッシュ、QSPI フラッシュ、または NAND フラッシュ・メモリ・デバイスか

ら、ACEX® 1K、APEX™ 20K、APEX II、Arria シリーズ、 Cyclone シリーズ、

FLEX® 10K および、Stratix シリーズの FPGA デバイスへの、アルテラ FPGA コン

フィギュレーションをコントロールします。

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Page 2 デバイス・サポート

デバイス・サポートこのユーザー・ガイドは、アルテラ CPLD の PFL メガファンクションへの実装に注目

しています。PFL メガファンクションはすべてのアルテラ FPGA をサポートしていま

す。フラッシュ・メモリをプログラミングするために、または他の FPGA をコンフィ

ギュレーションするために、Arria®、Cyclone®、または Stratix® デバイス・ファミリ

に PFL メガファンクションを実装することができます。

f FPGA ベースの PFL を使用して、フラッシュ・メモリ・デバイスをプログラミングする

ための方法について、詳しくは、AN478:Quartus II ソフトウェアでの FPGA ベースのパラレル・フラッシュ・ローダの使用を参照してください。

サポートされているフラッシュ・メモリ・デバイスQuartus II ソフトウェアは、フラッシュ・プログラミング・ブリッジおよび FPGA コ

ンフィギュレーションのための、PFL メガファンクション・ロジックを生成します。

表 1 に、PFL メガファンクションがサポートする CFI フラッシュ・メモリ・デバイス

をリストします。

1 表 1に掲載されていないCFIデバイスでも、IntelまたはSpansionのCFIフラッシュ・デバ

イスと互換性のある場合には、アルテラは、Quartus II ソフトウェアで Define CFI Flash Device を選択することを推奨します。

表1. サポートされている CFI フラッシュ・メモリデバイス ( その１ )

メーカーデバイス名(1) (2) 集積度 (M ビット ) データ幅

Micron

28F800C3 8

16 ビット28F160C3 16

28F320C3 32

28F640C3 64

28F320J3 32

8 または 16 ビット28F640J3 64

28F128J3 128

May 2013 Altera Corporation Parallel Flash Loader Megafunction User Guide

http://www.altera.com/literature/an/an478.pdf

http://www.altera.co.jp/literature/an/an478_j.pdf



www.altera.co.jp/literature/an/an478_j.pdf

デバイス・サポート Page 3

Micron

28F640P30 64

16 ビット

28F128P30 128

28F256P30 256

28F512P30 512

28F00AP30 1000

28F00BP30 2000

28F00BP33 2000

28F640P33 640

28F128P33 128

28F256P33 256

28F512P33 512

28F00AP33 1000

28F512M29EW 512

8 または 16 ビット28F256M29EW 256

28F00AM29EW 1000

JS29F256J3256

16 ビット

M29W256G8 または 16 ビット

M29W640F 64

M28W160CT

16

8 または 16 ビット

M28W160CB

M29W160F7

M29W160FB

M29W320E

32

M29W320FT

M29W320FB

M29DW323DT

M29DW323DB

M29W640G 64

M29W128G 128

M58BW16FT16 32 ビット

M58BW16FB

M58BW32FB32


M58BW32FT 32 ビット

表1. サポートされている CFI フラッシュ・メモリデバイス ( その２ )


May 2013 Altera CorporationParallel Flash Loader Megafunction User Guide


Spansion

S29GL128P (3) 128


S29GL256P (3) 256

S29GL512P (3) 512

S29GL01GP 1024

S29AL016D 16

S29AL032D 32

S29AL016J 16

S29AL016M 16

229JL032H 32

229JL064H 64

S29WS128N 128

16 ビット

S29GL128S 128

S29GL256S 256

S29GL512S 512

S29GL01GS 1024

Eon Silicon Solution

EN29LV160B 16

16 ビットEN29LV320B 32

EN29GL128 128

Macronix

MX29LV160D 16

16 ビット

MX29LV320D 32

MX29LV640D 64

MX29LV640E 64

MX29GL128E 128

MX29GL256E 256

表1：注(1) Spansion の S29GL-N フラッシュ・メモリ・デバイス・ファミリの生産は終了しました。アルテラは、このフラッシュ・メモ

リ・デバイスの使用を推奨しません。代替推奨製品について詳しくは、Spansion のウェブサイトを参照してください（www.spansion.com/ 英語サイト）。

(2) PFL メガファンクションは、フラッシュ・メモリ・デバイスのトップ・ブート・ブロックおよびボトム・ブート・ブロック双方ををサポートしています。Micron のフラッシュ・メモリ・デバイスについては、フラッシュ・メモリ・デバイスのトップ、ボトム、およびシメティカルのブロックをサポートしています。

(3) ページ・モードをサポートしています。

表1. サポートされている CFI フラッシュ・メモリデバイス ( その３ )



http://www.spansion.com/Pages/default.aspx

http://www.spansion.com/Pages/default.aspx

デバイス・サポート Page 5

表 2 に、PFL メガファンクションがサポートする QSPI フラッシュ・メモリ・デバイ

スをリストします。

表2. サポートされているQ SPI フラッシュ・メモリ・デバイス

メーカーデバイス名集積度 (M ビット )

Macronix

MX25L8035E

8

MX25L8036E

MX25U8035

MX25U8035E

MX25V8035

Macronix

MX25L1635D

16

MX25L1635E

MX25L1636D

MX25L1636E

MX25U1635E

MX25L3225D

32

MX25L3235D

MX25L3235D

MX25L3236D

MX25L3237D

MX25U3235E

MX25L6436E 64

MX25L6445E

64MX25L6465E

MX25U6435E

MX25L12836E

128MX25L12845E

MX25L12865E

MX25L25635E256

MX25L25735E

Spansion

S25FL032P 32

S25FL064P 64

S25FL129P 128

Micron N25Q128 128



表 3 に、PFL メガファンクションがサポートする NAND フラッシュ・メモリ・デバイ

スをリストします。

PFL メガファンクションを使用して、パッシブ・シリアル（PS）またはファスト・

パッシブ・パラレル（FPP）モードで FPGA をコンフィギュレーションすることがで

きます。また PFL メガファンクションは、FPGA のオン・チップでのデータ圧縮およ

びデータ暗号化を伴うコンフィギュレーションをサポートします。FPP コンフィ

ギュレーションのために圧縮または暗号化されたコンフィギュレーション・データ

を使用する場合、PFL メガファンクションは DCLK 周波数をデータ・レートの 4 倍に

するために、4 DCLK サイクルに対して 1 データ・バイトで保ちます。

PFL メガファンクションは、FPP モードでコンフィギュレーションをする際に、コン

フィギュレーション・イメージにおいて圧縮または暗号化機能の設定がオンになっ

ているかどうかを事前に確認します。フラッシュ・メモリ・デバイスに格納された

ファイルが圧縮または暗号化さたイメージかどうかはあらためて指定する必要はあ

りません。

1 エンハンスト・ビットストリームの圧縮機能をオンにするとデータの暗号化はディ

セーブルされます。

アルテラ CPLD とフラッシュ・メモリデバイスは、Programmer Object File (.pof)、Jam™ Standard Test and Programming Language (STAPL) Format File (.jam)、または JAM Byte Code File (.jbc) ファイル形式で、プログラミングが可能です。PFL メガファンクションは、

Raw Binary File (.rbf) 形式はサポートしていません。

ロジック・エレメント（LE）使用量は、各 PFL メガファンクションおよび Quartus IIソフトウェアの設定によって変化します。正確な LE 使用数を判断するために、PFLデザイン、および Quartus II ソフトウェアを使用する設定をコンパイルしてください。

表3. サポートされているNANDフラッシュ・メモリ・デバイス

メーカーデバイス名集積度 (M ビット )

MicronMicron(NAND)

512Micron(MT29)

Samsung K9F1208R0C

Hynix HY27US0812(1/2)B

Toshiba TC58DVG02A1 1000


機能の説明 Page 7

機能の説明PFL メガファンクションは、JTAG インタフェースを介してアルテラ CPLD がフラッ

シュ・メモリ・デバイスをプログラミングすることを可能にします。また、PFL メガ

ファンクションは、フラッシュ・メモリから FPGA コンフィギュレーションをコント

ロールするためのロジックを提供します。

フラッシュ・メモリのプログラミングPFL メガファンクションで、次のフラッシュ・メモリ・デバイスを JTAG インタ

フェースを通してプログラミングできます。

■ CFI フラッシュのプログラミング

■ QSPI フラッシュのプログラミング

■ NAND フラッシュのプログラミング

CFI フラッシュのプログラミングアルテラのコンフィギュレーション・デバイスは、イン・システムでのプログラミ

ングとアップデートを実現するために、JTAG インタフェースを介してのプログラミ

ングをサポートしています。

標準的なフラッシュ・メモリ・デバイスは JTAG インタフェースをサポートしていま

せんが、アルテラ CPLD の JTAG インタフェースを介して、フラッシュ・メモリ・デ

バイスを間接的にプログラミングすることが可能です。アルテラ CPLD の JTAG ブ

ロックは、スペシャル JTAG モードでロジック・アレイとダイレクトに接続されま

す。このモードでは、JTAG チェインはアルテラ CPLD のバウンダリ・スキャン・セル

（BSC）ではなくロジック・アレイを通過します。

PFL メガファンクションは、Quartus II ソフトウェアが提供する JTAG ストリームの変

換と、CPLD の I/O ピンに接続された CFI フラッシュ・メモリ・デバイスのプログラ

ミングのための、JTAG インタフェース・ロジックを提供します。

図 1 に、JTAG インタフェースを介して CFI フラッシュ・メモリ・デバイスをプログ

ラミングするためのブリッジとして機能しているアルテラ CPLD を示します。

図1. JTAG インタフェースでの CFI フラッシュ・メモリ・デバイスのプログラミング

Altera CPLD

CFI FlashMemory

AlteraFPGAConfiguration Data

CommonFlashInterface

PFLQuartus IISoftware

using JTAG

Altera FPGA Not Usedfor Flash Programming


Page 8 機能の説明

PFL メガファンクションは、コンフィギュレーション時間短縮のため P30 または P33デュアル CFI フラッシュ・メモリ・デバイスを、バースト・リード・モードでサポー

トしています。

2 つの同一の P30 または P33 CFI フラッシュ・メモリ・デバイスは、同一のデータ・

バス、クロック、コントロール信号を使用しながらパラレルで CPLD と接続します

（図 2）。FPGA のコンフィギュレーション中は、FPGA の DCLK周期の速度は

flash_clk周期の 4 倍になります。

1 P30 または P33 デュアル CFI フラッシュ・ソリューションのフラッシュ・メモリ・デバ

イスは、メモリ集積度、メーカー、デバイス・ファミリが同一のものを接続してく

ださい。PFL メガファンクションは、バージョン 9.1 SP1 以降の Quartus II ソフトウェ

アで、P30 または P33 デュアル・フラッシュをサポートしています。

QSPI フラッシュのプログラミングアルテラ CPLD の JTAG インタフェースを PFL メガファンクションとともに使用する

ことで、QSPI フラッシュ・メモリ・デバイスをプログラミングすることができます。

アルテラ CPLD でインスタンス化される PFL メガファンクションは、アルテラ CPLD の I/O ピンに接続された QSPI フラッシュ・メモリ・デバイス・インタフェースと

CPLD の JTAG プログラミング・インタフェースとの間のブリッジとして機能します。

より多くのコンフィギュレーション・データ・ストレージを実装するために、4 つま

での同一の QSPI フラッシュをパラレルで接続することができます。

1 QSPI フラッシュをパラレルで接続する際には、メモリ集積度、メーカー、デバイス・

ファミリが同一のフラッシュ・メモリ・デバイスを使用します。PFL メガファンク

ションは、バージョン 10.0 以降の Quartus II ソフトウェアで QSPI フラッシュをサ

ポートしています。

図2. PFL メガファンクションと P30 または P33 デュアル CFI フラッシュ・メモリ・デバイスVCC VCC VCC

P30/P33 CFI Flash Altera CPLDAltera FPGA

P30/P33 CFI Flash

16

16

10kΩ 10kΩ 10kΩ

ADDR[24..0]NCENWENOE

DATA[16..0]

ADDR[24..0]NCENWENOE

DATA[16..0]

flash_addr[24..0]flash_nceflash_nweflash_noeflash_data[31..0]

fpga_conf_donefpga_nstatusfpga_nconfig

fpga_datafpga_dclk

CONF_DONEnSTATUSnCONFIGDATA

nCE

DCLK



図 3 に、JTAG インタフェースを介して QSPI フラッシュ・メモリ・デバイスをプロ

グラミングするためのブリッジとして機能しているアルテラ CPLD を示します。

NANDフラッシュのプログラミングアルテラ CPLD の JTAG インタフェースを PFL メガファンクションで使用することで、

NAND フラッシュ・メモリ・デバイスをプログラミングすることができます。NANDフラッシュ・メモリ・デバイスは、CFI フラッシュと比較して、大きなメモリ集積度

と高速な書き込み / 消去スピードを持つ、シンプルなデバイスです。

アルテラ CPLD の JTAG インタフェースを介して、フラッシュ・メモリ・デバイスを

間接的にプログラミングすることが可能です。CPLD の JTAG ブロックは、スペシャ

ル JTAG モードでロジック・アレイとダイレクトに接続されます。このモードでは、

JTAG チェインはアルテラ CPLD のバウンダリ・スキャン・セル（BSC）ではなくロ

ジック・アレイを通過します。PFL メガファンクションは、QuartusII ソフトウェアが

提供する JTAG ストリームの変換と、CPLD の I/O ピンに接続された NAND 型フラッ

シュ・メモリ・デバイスのプログラミングのために、JTAG インタフェース・ロジッ

クを提供します。

図3. CPLD JTAG インタフェースでの QSPI フラッシュ・メモリ・デバイスのプログラミング

図3：注(1) PFL メガファンクションは、大 4 デバイスの複数の QSPI フラッシュのプログラミングに対応しています。

5 ページの表 2 で、サポートされている QSPI フラッシュのリストを確認してください。

VCC VCC VCCQuad SPI Flash Altera CPLD

Altera FPGA10kΩ 10kΩ 10kΩflash_sck

flash_io0flash_io1flash_io2flash_io3

flash_sck[3..0]

flash_io0[3..0]flash_io1[3..0]flash_io2[3..0]flash_io3[3..0] fpga_conf_done

fpga_nstatusfpga_nconfig

fpga_datafpga_dclk

CONF_DONEnSTATUSnCONFIGDATA

nCE

DCLK

flash_ncs flash_ncs[3..0]

Quad SPI Flash

flash_sck


flash_ncs

Quad SPI Flash

flash_sck


flash_ncs

Quad SPI Flash

flash_sck


flash_ncs



図 4 に、JTAG インタフェースを介して NAND フラッシュ・メモリ・デバイスをプロ

グラミングするためのブリッジとして機能しているアルテラ CPLD を示します。

フラッシュ・メモリからのアルテラFPGAコンフィギュレーションのコントロール

アルテラ CPLD の PFL ロジックは、FPGA コンフィギュレーションのコンフィギュ

レーション・コントローラとして使用できます。CPLD の PFL ロジックは、いつコン

フィギュレーション・プロセスを開始するかを判断し、フラッシュ・メモリ・デバ

イスからデータを読み出し、また、アルテラ FPGA を PS もしくは FPP コンフィギュ

レーション方式でコンフィギュレーションします。

図 5 に、FPGA のコンフィギュレーション・コントローラとして機能しているアルテ

ラ CPLD を示します。

f PS または FPP モードでの複数デバイス FPGA コンフィギュレーションについて詳しく

は、各デバイス・ハンドブックのコンフィギュレーションの章を参照してください。

図4. JTAG インタフェースでのNAND フラッシュ・メモリ・デバイスのプログラミング

Altera CPLD

NAND FlashMemory

AlteraFPGAConfiguration Data

Open NANDFlashInterface

PFLQuartus IISoftware

using JTAG

Altera FPGA Not Usedfor Flash Programming

図5. フラッシュ・メモリのデータを使用しての FPGA コンフィギュレーション

図 5：注(1) CFI フラッシュ、QSPI フラッシュ、または NAND フラッシュ

Altera CPLD

FlashMemory (1)

AlteraFPGA

FlashInterface

PFL

Passive Serial orFast Passive Parallel

Interface



PFL メガファンクションは、フラッシュ・メモリ・デバイスのプログラミングと、

FPGA のコンフィギュレーションのどちらか、または両方のために使用することがで

きますが、以下の条件のいずれかがデザインにあてはまる場合には、両方の機能を

実行するために独立した PFL 機能を作成する必要があります。

■ LE の使用を抑える場合。

■ フラッシュデータ変更の頻度が低い場合。

■ アルテラの CPLD にアクセスする JTAG またはインシステム・プログラミング（ISP）を持つ場合。

■ 他社のデータとともにフラッシュ・メモリ・デバイスをプログラミングする場

合。たとえば、フラッシュ・メモリ・デバイスに ASSP 用の初期化ストレージが

含まれている場合。PFL メガファンクションを使用して、初期化データをフラッ

シュ・メモリ・デバイスにプログラミングすることができます。また、読み出し

/ 初期化コントロールの実装のための独自のデザイン・ソース・コードを、CPLDロジックとともに作成することができます。

独立した PFL の機能を作成するには、次の手順に従います。

1. PFL のインスタンスを作成するために、Flash Programming Only モードを選択します。

2. ピンを適切に割り当てます。

3. フラッシュ・メモリ・デバイスに .pof をコンパイルして生成します。すべての未

使用 I/O ピンをトライ・ステートにします。

4. 別の PFL インスタンスを作成するには Configuration Control Only モードを選択します。

5. プロダクトデザインにコンフィギュレーション・コントローラをインスタンス化

します。

6. 随時、フラッシュ・メモリ・デバイスをプログラミングし、CPLD をフラッシュ・

メモリ・デバイスの .pof でプログラミングし、また、フラッシュ・メモリ・デバ

イスの内容を更新する必要があります。

7. コンフィギュレーション・コントローラーを含むプロダクト・デザイン .pof によって CPLD を再プログラミングします。

1 デフォルトでは、すべての未使用ピンはグラウンドに接続されています。CPLD JTAGピン経由でコンフィギュレーション・フラッシュ・メモリ・デバイスをプログラミ

ングするときは、CPLD およびコンフィギュレーション・フラッシュ・メモリ・デバ

イス用に共通する FPGA コンフィギュレーション・ピンをトライ・ステートにする必

要があります。該当する FPGA コンフィギュレーション・ピンのトライ・ステートの

ために、PFL ブロックの pfl_flash_access_request信号、および

pfl_flash_access_granted信号を使用します。

以下の項には、PFL メガファンクションの使用に関する重要な情報が含まれています。

■ 12 ページ「PFL とフラッシュ・アドレスのマッピング」

■ 13 ページ「フラッシュ内 .pof へのページの実装」

■ 16 ページ「エンハンスト・ビットストリーム圧縮または解凍の使用方法」

■ 18 ページ「リモート・システム・アップグレードの使用方法」



PFL とフラッシュ・アドレスのマッピング図 6 から図 9 に、PFL メガファンクションとフラッシュ・メモリ・デバイス間のアド

レスの接続を示します。フラッシュ・メモリ・デバイスのベンダーおよびデータ・

バス幅によってアドレス接続は大きく異なります。

図 6 では、PFL メガファンクション、およびフラッシュ・メモリ・デバイス間の接続

アドレスは同一です。

図 7 では、Micron J3、P30、および P33 16 ビット・フラッシュ・メモリのフラッ

シュ・メモリ・アドレスは、PFL メガファンクションのフラッシュ・アドレスと比較

して 1 ビット下位にシフトしています。MicronJ3、P30、および P33 フラッシュ・メ

モリのフラッシュ・アドレスは 0 ビットではなく 1 ビットから始まります。

図 8 では、Spansion 8 ビット・フラッシュのフラッシュ・メモリアドレスは 1 ビット

上位にシフトしています。PFL メガファンクションのビット 0 のアドレスは、フラッ

シュ・メモリのデータ・ピン D15に接続します。

図6. 8 ビットモードの Micron J3 フラッシュ・メモリ

図7. 16 ビットモードのMicron J3、P30、および P33 フラッシュ・メモリ

図8. 8 ビットモードの Spansion および Micron M28、M29 フラッシュ・メモリ

232221---210

PFLaddress: 24 bits

232221---210

Flash Memoryaddress: 24 bits

222120---210

PFLaddress: 23 bits

232221---321


232221---210

PFLaddress: 24 bits

222120---10

D15




図 9 では、PFL メガファンクションおよびフラッシュ・メモリ・デバイス内のアドレ

スビット番号は同一です。

フラッシュ内 .pof へのページの実装PFL メガファンクションは、フラッシュ・メモリ・ブロックに大 8 ページのコン

フィギュレーション・データを格納します。各ページは単一の JTAG チェインのコン

フィギュレーション・データを保持します。単一の FPGA チェインは 2 つ以上の

FPGA を含むことができます。複数の FPGA を持つ FPGA チェインでは、PFL メガファ

ンクションは複数の SRAM Object File（.sof）を同じページに格納します。

総ページ数および各ページのサイズはフラッシュの集積度により異なります。これ

らのページにより、異なる FPGA チェイン用に、または同じ FPGA チェインに対して

の異なるデザイン用に、異なるページにデザインを格納することができます。

フラッシュ・メモリ・デバイスの .pof を作成するために、生成された .sof ファイル

を使用します。.sof ファイルを .pof に変換する際に、ページ・アドレスを決定する

ために、次のアドレス・モードを使用します。

■ ブロック・モード — ページの開始アドレスと終了アドレスを指定できます。

■ スタート・モード — 開始アドレスのみ指定できます。各ページの開始アドレス

は、8 K バイト境界の上に配置します。初の有効な開始アドレスが 0×000000 で

あれば、次の有効な開始アドレスは 0×2000 のインクリメントです。

■ オート・モード — Quartus II ソフトウェアによる、ページ開始アドレスの自動決定

が可能です。Quartus II ソフトウェアは、128 K バイト境界の上に各ページをアラ

イメントします。仮に、初の有効な開始アドレスが 0×000000 であれば、次の

有効な開始アドレスは 0×20000 のインクリメントです。

1 NAND フラッシュをプログラミングする場合は、ファイルを 128-K バイト境界内に存在

させるために、NAND フラッシュ・メモリ・デバイスの予約ブロック開始アドレスお

よび、開始アドレスを指定する必要があります。

図9. 16 ビットモードの Spansion および Micron M28、M29 フラッシュ・メモリ

222120---210

PFLaddress: 23 bits

222120---210




オプション・ビットの格納PFL メガファンクションを使用するためには、フラッシュ・メモリ・デバイス内にオ

プション・ビットのためのスペースを割り当てる必要があります。オプション・

ビット・セクタには、各ページの開始アドレス、フラッシュ・プログラミングのた

めの .pof バージョン、および Page-Valid ビットの情報を収容します。.sof ファイルを

.pof に変換し PFL デザインを作成するときには、フラッシュ・メモリ・デバイス内

にオプション・ビット・セクタのアドレスを指定する必要があります。

表 4 に、オプション・ビット・セクタのフォーマットをリストしています。オプ

ション・ビット・セクタのオフセット・アドレス 0×00 ～ 0×1F には、ページ 0 ～ 7までの開始アドレスを格納します。オフセット・アドレス 0×80 には、フラッシュ・

メモリのプログラミングに必要な .pof バージョンが格納されます。この .pof バー

ジョンは 8 ページ全てのコンフィギュレーション・データに用います。正常に FPGAコンフィギュレーション・プロセスを行うために、PFL メガファンクションは .pofバージョンを必要とします。

/

.sof ファイルを .pof ファイルに変換する際に、Quartus II Convert Programming Fileツールは .pof バージョンのための情報を生成します。

.pof バージョンの値は、Quartus II ソフトウェアバージョン 7.1 以降では 0×03 で生成

されますが、エンハンスト・ビット・ストリーム・コンプレッション機能をオンに

した場合には 0×04 になります。

c PFL メガファンクションの誤動作の原因となりますので、オプション・ビット・セク

タにデータを上書きしないでください。また、オプション・ビットは常にフラッ

シュ・メモリ・デバイスの未使用アドレスに格納する必要があります。

表4. オプション・ビット・セクタのフォーマット

セクタ・オフセット値0×00–0×03 ページ 0 開始アドレス

0×04–0×07 ページ 1 開始アドレス

0×08–0×0B ページ 2 開始アドレス

0×0C-0×0F ページ 3 開始アドレス



0×18–0×1B ページ 6 開始アドレス

0×1C-0×1F ページ 7 開始アドレス

0×20–0×7F 予約

0×80 (1) .pof バージョン

0×81–0×FF 予約

表 4：注(1) .pof バージョンはオプション・ビット・セクタで 1 バイトのみ占有します。



図 10 に、CFI フラッシュ・メモリ・デバイスへの、ページモードおよびオプション・

ビットの実装を示します。

図 11 に、オプション・ビット・セクタへの、開始アドレスの格納およびに、各ペー

ジの Page-Valid ビットを示します。

ページ・スタート・アドレスのビット 0 から 12 はゼロに設定され、オプション・ビットとは異なる形で格納されます Page-Valid ビットは各ページのプログラミングの成否を表わします。ページが正常にプログラミングされると、PFL メガファンクションは Page-Valid ビットをプログラミングします。

図10. CFI フラッシュ・メモリ・デバイスへの、ページモードとオプション・ビットの実装

図 10：注(1) 終了アドレスは、フラッシュ・メモリ・デバイスの集積度に依存します。集積度の異なるデバイス

のアドレス範囲については、表 5 を参照してください。

(2) オプション・ビット・セクタのバイトアドレスは、必ず指定してください。

図11. オプション・ビットとして格納されたページ開始アドレス、終了アドレス、および Page-Valid ビット

図 11：注(1) フラッシュ・バイト・アドレッシング・モードの場合です。

Option Bits

Configuration Data (Page 2)



Page 2 Address + Page-ValidPage 1 Address + Page-ValidPage 0 Address + Page-Valid

End Address

0x000000

8 Bits

(2)

(1)

32 Bits

Page Start Address [19:13] Page-Valid

Bit 7...Bit 1 Bit 0

Page Start Address [27:20]

Bit 7...Bit 0

0x002000

0x002001

Page End Address [19:13]

Bit 7...Bit 1

0x002002

Page End Address [27:20]

Bit 7...Bit 0

0x002003

(1)



表 5 に、データ集積度の異なる CFI フラッシュ・メモリ・デバイスごとの、バイト・

アドレスの範囲をリストします。

エンハンスト・ビットストリーム圧縮または解凍の使用方法PFL メガファンクションでのエンハンスト・ビットストリーム圧縮または解凍機能

は、フラッシュ・メモリ・デバイス内のコンフィギュレーション・ファイルのサイ

ズを縮小します。デザインにより縮小率は異なりますが、平均して 50％以上のファ

イル・サイズを設計に応じて削減することができます。

エンハンスト・ビットストリーム圧縮機能の使用時には、PFL メガファンクション

は、データの暗号化をディセーブルします。

表 6 に、標準、エンハンスト、およびダブル・ビットストリームでの圧縮結果に対

する、おおよその圧縮データ・サイズの縮小率およびコンフィギュレーション時間

の比較をリストします。

表5. バイト・アドレス範囲

CFI デバイス (M ビット ) アドレス範囲8 0×0000000–0×00FFFFF

16 0×0000000–0×01FFFFF

32 0×0000000–0×03FFFFF

64 0×0000000–0×07FFFFF

128 0×0000000–0×0FFFFFF

256 0×0000000–0×1FFFFFF

512 0×0000000–0×3FFFFFF

1024 0×0000000–0×7FFFFFF

表6. 標準、エンハンスト、およびダブル圧縮の比較

FPGA コンフィギュレーション標準的ビットストリーム圧縮機能

エンハンスト・ビットストリーム圧縮機能二重圧縮手法

FPGA のオンチップ・ビットストリーム解凍がイネーブル

ありなしあり

PFL エンハンスト・ビットストリーム解凍がイネーブル

なしありあり

標準的コンフィギュレーション・ファイルのサイズ縮小率

35％-55％ 45%–75% 40%–60%

PS コンフィギュレーション時間中程度 (1) 低速中程度 (1)

FPP コンフィギュレーション時間高速 (2) 非常に高速 (3) サポート対象外

表6：注(1) FPGA が受信するデータは、通信時間軽減のために圧縮されたビットストリームです。

(2) FPP のオンチップ・ビットストリーム・解凍をイネーブルした場合、DCLK 周波数はデバイスに応じてデータ・レートのそれぞれ 2 倍、4 倍、または 8 倍です。DCLKとデータ・レートの関係については、各デバイス・ハンドブックのコンフィギュレーションの章の FPP コンフィギュレーションの項で確認してください。

(3) FPP のエンハンスト・ビットストリームの解凍をイネーブルした場合、DCLK周波数はデータ・レートと同じです。



1 PFL を圧縮機能とともに使用する際には、デバイスの MSELピンを圧縮または解凍の設

定にします。圧縮は、プログラミング・ファイルの生成または変換時にイネーブル

することができます。圧縮がイネーブルされるプログラミング・ファイルは、生成

時の初の数バイトでビット・セットが PFL に、受信ファイルが圧縮されたファイ

ルであることを通知します。PFL は自動的にデータあたり 4 DCLK で処理します。

FPP コンフィギュレーション方式では、エンハンスト・ビットストリーム圧縮機能

は、より高いコンフィギュレーションデータ圧縮率とより高速なコンフィギュレー

ションを実現するために役立ちます。

PS コンフィギュレーション方式では、ダブル圧縮手法は、より高いコンフィギュ

レーション・データの圧縮率と、適度なコンフィギュレーション速度を実現するた

めに役立ちます。ダブル圧縮手法をイネーブルするには、PFL パラメータ・エディタ

で標準圧縮機能とエンハンスト・ビットストリーム圧縮機能の双方をオンにします。

図 12 に、PS または FPP コンフィギュレーション方式でのエンハンスト・ビットス

トリーム圧縮機能のコンフィギュレーションのデータ・フローを示します。

図12. エンハンスト・ビットストリーム圧縮機能をイネーブルしての、FPGA コンフィギュレーション

Altera CPLD

CFI or Quad SPI Flash Memory

AlteraFPGA

PFL withEnhancedBitstream

DecompressionFeature

Compressed Data

Passive Serial or Fast Passive Parallel With

Uncompressed Data



図 13 に、PS コンフィギュレーション方式での、ダブル圧縮手法のコンフィギュ

レーションのデータ・フローを示します。

1 エンハンスト・ビットストリームの圧縮または解凍機能は、Quartus II ソフトウェア・

バージョン 10.0 以降の PFL メガファンクションで利用できます。

f 標準データ圧縮機能について詳しくは、関係するデバイスのハンドブック、コン

フィギュレーションの章で Configuration Data Decompression の項を参照してください。

リモート・システム・アップグレードの使用方法アルテラ CPLD に、FPP または PS コンフィギュレーションのために PFL メガファン

クションをインスタンス化した場合、リモート・システム・アップグレードのため

の PFL メガファンクションの機能を使用することができます。新しいコンフィギュ

レーション・イメージを遠隔地からダウンロードし、それをフラッシュ・メモリ・

デバイスへ格納し、新しいコンフィギュレーション・イメージをロードするために

PFL メガファンクションに FPGA リコンフィギュレーションのトリガを指示します。

各コンフィギュレーション・イメージは新しいページとしてフラッシュ・メモリ・

デバイスに格納する必要があります。PFL メガファンクションは、大 8 ページをサ

ポートします。

リモート・システム・アップグレードを使用する際に、コンフィギュレー

ション・イメージはファクトリ・イメージまたはアプリケーション・イメージとして区別されます。ファクトリ・イメージはユーザー定義のフォールバック、または、意図しないエラーがアプリケーション・イメージのコンフィギュレーション中や後に生じた場合にシステム・リカバリを行うセーフ・コンフィギュレーションです。ファクトリ・イメージがシステム・メーカによってフラッシュ・メモリ・デバイスに書き込まれるのは一度だけですので、ファクトリ・イメージは更新または上書きをしないでください。アプリケーション・イメージは、ターゲット FPGA にユーザー定義を関数として実装しており、また、システム内で離れた場所からアップデートすることができます。

図13. ダブル圧縮手法での、FPGA コンフィギュレーション

Altera CPLD

CFI or Quad SPIFlash Memory

PFL withEnhancedBitstream


Double Compressed Data

Passive Serial WithCompressed Data

Altera FPGA

On-ChipBitstream




図 14 に、FPP または PS コンフィギュレーション・モードの PFL メガファンクショ

ンで行う、リモート・システム・アップグレード機能のブロック図を示します。

PFL メガファンクションのリモート・システム・アップグレード・ステート・マシンFPGA の電源投入後に、ファクトリ・イメージ、または、アプリケーション・イメージ

を、コンフィギュレーション・イメージが格納されたページに fpga_pgm [2 .. 0]入力ピンの設定によってロードするかどうかを、柔軟に選択することができます。

コンフィギュレーション・イメージのロード中にエラーが発生した場合、PFL メガ

ファンクションは、自動的にファクトリ・イメージをロードするためのリコンフィ

ギュレーションをトリガします。コンフィギュレーション・イメージのロードが成

功すると、FPGA はユーザー・モードに切り替わります。FPGA がユーザー・モード

に入った後に、次の手順を実行して、新しいページのリコンフィギュレーションを

開始することができます。

1. fpga_pgm [2 .. 0]の入力ピンを設定します。

2. pfl_nresetが Low にアサートされている場合、解除して High に設定します。

3. 4 または 5 クロック・サイクル後、pfl_nreconfigure によって入力ピンを

Low にします。

4. すべての遷移を pfl_clkに同期させます。

図14. PFL メガファンクションでのリモート・システム・アップグレード

FPGA

Watchdog timerreset circuit

Altera CPLD

PFL

Flashdevice



図 15 に、異なるコンフィギュレーション間の遷移を示します。

1 PFL メガファンクションでは、新版データからプログラミングを実行することがで

きます。アプリケーション・イメージは、リモート・システム・アップグレード機

能とともにアップデートされます。フラッシュ・プログラミング・エラーが原因で FPGA コンフィギュレーションが失敗した場合、FPGA はファクトリ・イメージ・ア

ドレスからリコンフィギュレーションされます。工場出荷時のシステムは、アプリ

ケーション・イメージ・アドレスおよびファクトリ・イメージ・アドレスに、同一

のコンフィギュレーション・ファイルを持っています。アルテラは、フラッシュ・

メモリ・デバイスのファクトリ・イメージ・ブロックを書き込み禁止にすることを

推奨します。

PFL メガファンクションによるリモート・システム・アップグレードの実装PFL メガファンクションによるリモート・システム・アップグレード機能は、

fpga_pgm [2 .. 0]ポートと pfl_nreconfigureポートをコントロールすることで実現

することができます。fpga_pgm [2 .. 0]ポートと pfl_nreconfigureポートのコント

ロールのために、ユーザー定義ロジックは、次の機能を果たす必要があります。

■ FPGA の電源投入後、フラッシュからロードするコンフィギュレーション・イメー

ジのページを指定するため、ユーザー・ロジックで fpga_pgm [2 .. 0]ポー

トをセットします。

図15. リモート・アップデート・モードでの異なるコンフィギュレーション間の遷移

図15：注(1) PFL メガファンクションのリモート・システム・アップグレード機能は、ページ 0 にファクトリ・イメージを制限しません

ので、ファクトリ・イメージはフラッシュ内の任意のページ上に配置することができます。

(2) 電源投入後に、fpga_pgm [2 .. 0]の設定によって、ファクトリ・イメージかアプリケーション・イメージのいずれかをFPGA にロードすることができます。

Application 1Configuration

Power-up

FactoryConfiguration

(1)

Application nConfiguration

fpga_pgm[2..0] is set tofactory page (2)

Set fpga_pgm[2..0] to intended page and pulsepfl_nreconfig

fpga_pgm[2..0] is set toapplication 1 page (2)

Configuration Error

Configuration Error

Configuration Error

fpga_pgm[2..0] is set toapplication n page (2)

Set fpga_pgm[2..0] to intended page and pulsepfl_nreconfig Set fpga_pgm[2..0] to

intended page and pulsepfl_nreconfig



■ リモート・ホストがフラッシュへの新しいイメージのアップデートを完了する

と、ユーザー・ロジックは pfl_nreconfigureピンを Low にすることによりリ

コンフィギュレーションをトリガし、また、新しいイメージが配置されたページ

に fpga_pgm [2 .. 0]を設定します。pfl_nreconfigure 信号は

1pfl_clk サイクルを超過するために Low でパルスします。

■ ユーザー・ウォッチドッグ・タイマをイネーブルにしている場合、ユーザー・ロ

ジックはウォッチドッグ・タイムアウト・エラーを検出するために

pfl_watchdog_error ポートをモニタします。pfl_watchdog_errorピンが

High にアサートされている場合、ウォッチドッグ・タイムアウト・エラーを示し

ています。ユーザー・ロジックを使用して fpga_pgm[2..0]をセットし、ま

た、pfl_nreconfigure ポートを Low に下げ、FPGA のリコンフィギュレー

ション開始します。ウォッチドッグ・タイマのエラー後は、fpga_pgm[2..0]設定により、リカバリ・ページがフラッシュ・メモリ・デバイスからロードされ

ます。

図 16 に、PFL メガファンクションによるリモート・システム・アップグレードの実

装を示します。

ユーザー・ウォッチドッグ・タイマユーザー・ウォッチドッグ・タイマは、停止状態に陥ったデバイスによるコンフィ

ギュレーションの失敗を防止します。FPGA へのコンフィギュレーション・イメージ

のロードが成功すると、システムはタイマを使用して動作エラーを探知します。

ユーザー・ウォッチドッグ・タイマは、pfl_clk周波数で動作するタイムカウンタで

す。FPGA がユーザー・モードに入りるとタイマはカウントを開始し、ウォッチドッ

グがタイムアウトに達するまで継続します。pfl_reset_watchdogピンをアサートす

ることによって、ウォッチドッグ・タイムアウト以前に、タイマを定期的にリセッ

トする必要があります。ウォッチドッグ・タイムアウト前にタイマがリセットされ

ないと、PFL メガファンクションがウォッチドッグ・タイムアウト・エラーを検出

し、ファクトリ・イメージをロードするためのリコンフィギュレーションを開始し

ます。

図16. PFL メガファンクションによるリモート・システム・アップグレードの実装

Flash

Watchdogtimer reset

circuitry

Altera FPGA

Imageupdatecircuitry

Remote Host

PFL

Watchdog timer reset

User logic

FPP or PSconfiguration

pfl_nreconfigure fpga_pgm[2..0]

Altera CPLD


Page 22 PFL メガファンクションの使用方法

21 ページの図 16 に示すように、FPGA にロードされたコンフィギュレーション・イ

メージに、ウォッチドッグ・タイマ・リセット回路をインスタンス化します。定期

的にユーザー・ウォッチドッグ・タイマにリセット信号を送信するために、CPLD 内

にある PFL の pfl_reset_watchdogピンにリセット回路からの出力信号を接続しま

す。適切にウォッチドッグ・タイマをリセットするために、少なくとも 2 pfl_clkサイクルは pfl_reset_watchdogピンを、High または Low に保ちます。

1 リモート・システム・アップグレードのためのユーザー・ウォッチドッグ・タイマ

機能は、Quartus II ソフトウェア・バージョン 10.0 以降の PFL メガファンクションで

利用可能です。

PFL メガファンクションの使用方法この項では、PFL メガファンクションの使用方法を説明します。図 17 に、MAX II を例として用いて PFL メガファンクションを使用するためのプロセスを示します。

次の項から、以下の手順について説明します。

■ PFL メガファンクションのインスタンス化

■ PFL タイミングの制約

■ PFL デザイン・シミュレーション

■ アルテラ CPLD およびフラッシュ・メモリ・デバイスのプログラミング

■ 追加で定義できる CFI フラッシュ・デバイス

■ 複数のフラッシュ・メモリ・デバイスのプログラミング

図17. PFL メガファンクションを使用するためのプロセス

Create a new MAX II design, instantiate the PFL Megafunction in

the MAX II design, and createPin Assignments

Add the MAX II .pof to the Quartus II Programmer

Add the flash .pof in the Quartus II Programmer

Program the MAX II and Flash Devices

MAX II configures the FPGA with theconfiguration data from the Flash Device

Compile andobtain the

FPGA .sof(s)

Convert to .pof for theTargeted

Flash

Compileand obtain

MAX II.pof

Add the .sof(s) for conversion to .pof

Create new FPGAdesigns

Create the optional Jam programming file


PFL メガファンクションの使用方法 Page 23

■ アルテラ CPLD およびフラッシュ・メモリ・デバイスのプログラミングのための

Jam ファイルの作成

f フラッシュ・メモリ・デバイスのプログラミングに、FPGA ベースの PFL メガファンク

ションを使用する方法について詳しくは、、AN478:Quartus II ソフトウェアでの FPGA ベースのパラレル・フラッシュ・ローダの使用を参照してください。

PFL メガファンクションのインスタンス化PFL メガファンクションをインスタンス化するには、以下の手順に従います。

1. QuartusII ソフトウェアの Tools メニューで MegaWizard Plug-In Manager をクリック

します。

2. Create a new custom megafunction variation を選択し、Next をクリックします。

3. Which device family will you be using では MAX II デバイスを選択します。MAX V デ

バイスを使用している場合、MAX V デバイスを選択します。

1 他の FPGA デバイス・ファミリで PFL メガファンクションをインスタンス化

することもできます。

4. JTAG-accessible Extensions の下の、Parallel Flash Loader を選択します。

5. Hardware Description Language（HDL）アウトプット・ファイル・タイプを選択しま

す。ここでは仮に、Verilog HDL を選択します。

6. Next をクリックします。

7. ディレクトリと出力ファイル名を指定します。

1 アルテラは、CPLD のトップレベル・デザインにメガファンクションをイン

スタンス化することを推奨します。

8. Next をクリックして、Parameter Settings ページを表示します。

9. パラメータの設定を指定します。

1 パラメータと許容値について詳しくは、39ページの表 13を参照してください。

10. Next または EDA のタブをクリックして、EDA のページを表示します。シミュレー

ションファイルが存在しないため PFL メガファンクションがシミュレーションを

実行できないことが EDA ページに表示されます。

1 Quartus II ソフトウェアは、JTAG ピンのシミュレーションや、アルテラ CPLDまたはフラッシュ・メモリ・デバイスのプログラミングをサポートしてい

ません。しかし、FPGA が適切なフラッシュ・ベクトルと FPGA レスポンス

を持っている場合には、FPGA コンフィギュレーションのシミュレーショ

ンが可能です。フラッシュ・ベクトルとは例えば、flash_addrや

flash_data、FPGA レスポンスとは例えば、fpga_conf_doneや

fpga_nstatusです。

f シグナルについて詳しくは、45 ページの表 14 を参照してください。






11. Next または Summary タブをクリックして、Summary ページを表示します。

12. 追加ファイル形式から作成する任意のファイル・タイプを選択し、Finish をク

リックします。Quartus II ソフトウェアが、選択した PFL メガファンクション・

ファイルを生成します。

1 デフォルトでは、すべての未使用ピンはグラウンドに接続されています。干渉の原

因となるのを避けるために、アルテラはすべての未使用ピンをトライ・ステートに

設定することを推奨しています。すべての未使用のピンをトライ・ステートに設定

するには、Quartus II ソフトウェアで Assignments>Device>Device and Pin Options>Unused Pins をクリックし、Reserve all unused pins リストから項目を選択し

ます。

.sof ファイルの .pof への変換異なる圧縮機能を備えたプログラミング・ファイルを生成するには、.sof ファイル

を .pof に変換する必要があります。.sof ファイルを .pof に変換するには、次の手順

に従います。

1. File メニューの Convert Programming Files をクリックします。

2. Programming file type で Programmer Object File (.pof）を指定して、ファイル名を

設定します。

3. Configuration device で、CFI または NAND フラッシュ・メモリ・デバイスと、デバ

イスの集積度を選択します。たとえば、CFI_32Mb は 32 メガビット（Mb）の容量

を持つ CFI デバイスです。

4. コンフィギュレーション・データを追加するには、Input files to convert の下の、

SOF Data を選択します。

5. Add File をクリックして、追加したいファイルを選択します。

FPGA のチェインをコンフィギュレーションする場合には、同ページに 1 つ以上

の .sof を配置することができます。.sof ファイルの順序は、チェイン内のデバイ

スの順序と一致する必要があります。

異なるページに他の .sof ファイルからのデータを格納する必要がある場合は、

Add SOF page をクリックします。新しいページに .sof ファイルを追加します。

6. SOF Data 選択し、Properties でページ番号と名前を設定します。Quartus II ソフト

ウェアにそのページの開始アドレスを自動的に設定させるために、Address mode for selected pages の Auto を選択します。もしくは、開始アドレスと終了アドレス

を指定するために Block を選択するか、開始アドレスのみを指定するために Startを選択します。

7. OK をクリックします。



8. フラッシュ・メモリ・デバイスに Hexadecimal (Intel-Format)File(.hex) のユーザー・

データを格納することもできます。

a. Convert Programming Files 画面の Input files to convert サブ・ウィンドウで、Add Hex Data を選択します。

b. Add Hex Data のダイアログ・ボックスで、絶対または相対アドレッシング・

モードを選択します。

■ 絶対アドレッシング・モードを選択した場合、.hex のデータは .hex に記載され

ているものと正確に同じアドレス位置でフラッシュ・メモリ・デバイスにプ

ログラミングされます。

■ 相対アドレッシング・モードを選択した場合、開始アドレスを指定します。

.hex のデータは、特定の開始アドレスでフラッシュ・メモリ・デバイスにプログ

ラミングされ、両アドレスの違いは保たれます。アドレスの指定がなければ、

Quartus II ソフトウェアがアドレスを選択します。

1 フラッシュ・メモリ・デバイス .pof の作成時に、データを収容した .hex を

選択することにより、.pof に他のノン・コンフィギュレーション・データ

を追加することもできます。

9. Options をクリックし、オプション・ビットを格納するための開始アドレスを指

定します。この開始アドレスは、PFL メガファンクションを作成するときに指定

したアドレスと同一である必要があります。オプション・ビット・セクタがコン

フィギュレーションデータ・ページと重ならないこと、開始アドレスが 8 K バイ

ト境界上にあることを確認してください。

10. NAND フラッシュ・メモリ・デバイスを使用する場合には、予約ブロックの開始

アドレスを指定します。また、開始アドレス（オプション・ビットを含む）は

128 K バイト境界内に指定します。アドレスを指定するには、File/Data area のカ

ラムで NAND flash Reserved Block を選択し、Properties クリックします。

11. プログラミング・ファイルを標準またはエンハンスト・ビットストリーム圧縮機能

のどちらかまたは両方と生成するために、次のステップのいずれかを実行します。

■ 標準的ビットストリーム圧縮機能

■ SOF Data の下にある .sof を選択します。

■ Properties をクリックし、Compression オプションをオンにします。

■ OK をクリックします。

■ エンハンスト・ビットストリーム圧縮機能

■ Options のダイアログボックスで、 Enable enhanced bitstream-compression when available オプションをオンにします。

■ OK をクリックします。

■ 二重圧縮手法

標準的ビットストリーム圧縮と、エンハンスト・ビットストリーム圧縮機能

のための上記のすべての手順を実行します。

1 PFL メガファンクションの圧縮機能について詳しくは、16 ページ「エンハン

スト・ビットストリーム圧縮または解凍の使用方法」を参照してください。



12. 暗号化されたデータのプログラミング・ファイルを生成するには、SOF Data の下

の .sof を選択し、Properties をクリックします。Generate encrypted bitstream の

チェックボックスをオンにします。

13. OK をクリックして、.pof 作成します。

PFL タイミングの制約アルテラ IP コアの正確なタイミング解析をするために、PFL メガファンクションは

Quartus II TimeQuest Timing Analyzer をサポートしています。タイミング解析を実行す

るには、PFL 入出力ポートに、クロック特性、外部パス遅延、タイミング例外を定義

する必要があります。この項では、TimeQuest タイミング・アナライザで使用する

PFL の入出力ポートに定義するための情報とガイドラインを提供します。

f TimeQuest アナライザは、業界標準の制約、解析、およびリポート方法論を用いた、

デザインのロジックのタイミング性能を検証するタイミング解析ツールです。

TimeQuest アナライザについて詳しくは、QuartusII ハンドブック Volume 3 の Quartus II TimeQuest タイミング・アナライザの章を参照してください。

1 Constraints メニューの TimeQuest analyzer に、クロック信号、非同期および同期入出力

ポートのタイミング制約設定を指定します。次に Write SDC File をクリックして、適

切な System Design Constraints File (.sdc）にすべての制約を書き込みます。.sdc の書き

込み後に、PFL デザインにフル・コンパイルを実行します。

クロック信号の制約次の二つのクロック・ソースは、一度にどちらか 1 つが PFL メガファンクションの

ブロックおよびモジュールをクロック駆動します。

■ FPGA コンフィギュレーション中の PFL の pfl_clkポートからのクロック信号

■ フラッシュ・プログラミング中の JTAG プログラミング・インタフェースの TCKピン

TCKピンのクロック信号は、選択された JTAG プログラミング・ハードウエアによって

サポートされる大周波数に内部で制約されています。このクロック信号を制約す

る必要はありません。

pfl_clkは PFL メガファンクションがサポートする大周波数までの範囲で制約する

ことができます。create_clockコマンドもしくは Create Clock ダイアログ・ボックス

を使用して、クロック制約のピリオドとデューティ・サイクルを指定します。

TimeQuest アナライザの pfl_clkシグナルを制約するには、次の手順に従います。

1. PFL デザインにフル・コンパイルを実行します。タイミング解析ツールを

TimeQuest Timing Analyzer に設定します。

2. フル・コンパイルの完了後に Tools メニューで TimeQuest Timing Analyzer を選択

し、TimeQuest アナライザのウィンドウを起動します。

3. Tasks リストで Diagnostic の下の Report Unconstrained Paths をクリックし、PFL デ

ザイン内の、非制約部品またはポートのリストを表示します。

4. Report リストの下の Unconstrained Paths で、Clock Summary をクリックし、制約

を必要とするクロックを表示します。すべての非制約クロックのデフォルト設定

は、1GHz です。クロック信号を制限するには、クロック名を右クリックし、Edit Clock Constraint を選択します。


http://www.altera.co.jp/literature/hb/qts/qts_qii53018_j.pdf

http://www.altera.co.jp/literature/hb/qts/qts_qii53018_j.pdf


5. Create Clock ダイアログボックスで、クロック制約のピリオドおよびデューティ・

サイクルを設定します。

6. Run をクリックします。

同期入出力ポートの制約同期入出力ポートのセットアップ時間およびホールド時間は、システム設計者に

とって非常に重要です。セットアップ時間違反およびホールド時間違反を避けるた

めに、FPGA またはフラッシュ・メモリ・デバイスから PFL メガファンクションの同

期入出力ポートへの信号遅延を指定できます。指定されたタイミング制約を満たす

ために、Quartus II Fitter は PFL メガファンクションの入出力レジスタの配置配線を行

います。

f PFL メガファンクションの同期入出力ポートについて詳しくは、表 7 を参照してくだ

さい。

FPGA またはフラッシュ・メモリ・デバイスから PFL 同期入力ポートへの信号遅延は

set_input_delayによって指定します。遅延計算は次のとおりです。

入力遅延値 = FPGA またはフラッシュ出力ポートから PFL 入力ポートまでの

ボード遅延 + FPGA またはフラッシュ・メモリ・デバイスの TCO

PFL 同期出力ポートから FPGA またはフラッシュ・メモリ・デバイスへの信号遅延は

set_output_delayで指定します。遅延計算は次のとおりです。

出力遅延値 = PFL 出力ポートから FPGA またはフラッシュ入力ポートまでの

ボード遅延 + FPGA またはフラッシュ・メモリ・デバイスの T SU

1 T CO は、FPGA、CPLD またはフラッシュ・データシートにあるタイミング指定のク

ロックから出力までの時間です。

TimeQuest アナライザの同期入出力信号を制約するには、次の手順に従います。

1. 26 ページ「クロック信号の制約」の 1 ～ 3 の手順を実行します。

2. Report リストの Unconstrained Paths カテゴリで、Setup Analysis を選択し、

Unconstrained Input Port Paths をクリックします。

3. From リストまたは To リストでそれぞれ同期入力および同期出力ポートを右ク

リックし、入力ポートに set_input_delay を、出力ポートに set_output_delay を選

択して、入力遅延値または出力遅延値を指定します。



非同期入出力ポートの制約非同期入出力ポートの信号はメガファンクション・クロック・ソースに同期しませ

んので、PFL IP コアのタイミング解析から除外します。これらの非同期信号のメタ

スタビリティは、PFL メガファンクションの内部ストラクチャが処理します。

f PFL メガファンクションの非同期入出力ポートについて詳しくは、表 7 を参照してく

ださい。

タイミング解析から非同期入出力ポートを除外するには、set_false_pathコマンド

を使用し、タイミング解析中にこれらのポートを無視させます。

1 クロック信号へのすべてのタイミング制約の設定を指定したら、Constraints メニュー

で Write SDC File をクリックし、適切な .sdc ファイルにすべての制約を書き込みま

す。その後、再び PFL デザインにフル・コンパイルを実行します。

PFL タイミング制約の概要表 7 に、PFL タイミング制約をリストします。

表7. PFL タイミング制約

タイプポート制約タイプ遅延値

入力クロック pfl_clk create_clockPFL メガファンクションがサポートする大周波数まで制約することができます。

入力非同期

pfl_nreset set_false_path —

fpga_pgm set_false_path —

fpga_conf_done set_false_path —

fpga_nstatus set_false_path —

pfl_flash_access_granted set_false_path —

pfl_nreconfigure set_false_path —

出力非同期

fpga_nconfig set_false_path —

pfl_flash_access_request set_false_path —

flash_nce set_false_path —

flash_nwe set_false_path —

flash_noe set_false_path —

flash_addr set_false_path —

双方向同期 flash_data

■ ノーマル・リード・モードset_false_path

■ バースト・リード・モードset_input_delay

バースト・リード・モードCPLD の fpga_dclk ピンから FPGAの DCLK ピンまでのボード遅延

出力同期

fpga_data set_output_delay ボード遅延 + FPGA の TSU

fpga_dclk set_output_delay CPLD の fpga_dclkピンから FPGAの DCLK ピンまでのボード遅延



PFL デザイン・シミュレーションModelSim®-Altera のソフトウェアを使用して、FPGA をコンフィギュレーションする

のと同様に、PFL メガファンクションの動作をシミュレーションすることができま

す。この項では、FPGA コンフィギュレーションのための PFL シミュレーションのガ

イドラインを提供します。

1 PFL シミュレーションは、ファンクショナル・ネットリストに基づいており、ゲート

レベルのシミュレーションはサポートしていません。PFL シミュレーションは、ハー

ドウェアの動作を正確に反映しないことがあります。アルテラの、PFL メガファンク

ションの認証は実際のハードウェアテストに基づいており、PFL シミュレーションに

よるものではありません。PFL シミュレーションはプリミティブな動作シュミレー

ションのみ提供します。

f ModelSim-Altera ソフトウェアのシミュレーション設定について詳しくは、アルテラ・

ウェブサイトの ModelSim-Altera Software Support のページを参照してください（英語

ページ）。PFL シミュレーションに関連する問題については、アルテラ・ウェブサイ

トのナレッジ・センターのページを確認してください。

表 8 に、ModelSim-Altera ソフトウェアで PFL メガファンクションをシミュレーショ

ンするために必要なファイルをリストします。

f .vo または .vho、.sdo、および ModelSim-Altera ソフトウェアのシミュレーション・ライ

ブラリの取得について詳しくは、Quartus II Help の About Using the ModelSim Software With the Quartus II Software を参照してください（英語版）。

表8. ModelSim-Altera ソフトウェアでの PFL シミュレーションに必要なファイル

ファイル/ライブラリ概要.vo または .vho PFL メガファンクションの、Verilog HDL または VHDL 出力ファイル。

.sdo PFL メガファンクションの、スタンダード遅延フォーマット出力ファイル (.sdo)

Simulation libraries:

■ altera

■ altera_mf

■ maxii

■ maxv

ModelSim-Altera ソフトウェアの、アルテラ・メガファンクション・プリミティブとアルテラ CPLD 用にプリコンパイルされたライブラリ・ファイル。

Test bench PFL メガファンクションおよびフラッシュ・メモリ・デバイス間のインタフェースを確立するためのテストベンチ・ファイル。

Flash simulation model files

PS または FPP コンフィギュレーションのフラッシュ・メモリ・デバイスのためのシミュレーション・モデル・ファイル。各フラッシュ・メモリ・デバイス用のフラッシュ・シミュレーション・モデル・ファイルについては、それぞれのフラッシュ・メモリ・デバイスのメーカーに確認してください。


http://www.altera.co.jp/support/software/products/modelsim/mod-modelsim.html

http://www.altera.co.jp/support/software/products/modelsim/mod-modelsim.html

http://www.altera.com/support/kdb/kdb-index.jsp

http://www.altera.co.jp/support/kdb/kdb-index.jsp

http://quartushelp.altera.com/10.0/mergedProjects/eda/simulation/modelsim/eda_view_using_msim.htm



PFL シミュレーションのためのテスト・ベンチ・ファイルの作成PFL メガファンクションおよびフラッシュ・メモリ・デバイス間のインタフェースを

確立するために、テストベンチファイルを使用します。PFL メガファンクションの入

出力ポートを適切なデータ・バスまたはアドレス・バス、およびフラッシュのコン

トロール・シグナルにマッピングする必要があります。シグナル・マッピングを実

行するために、PFL プリミティブ・ブロックとフラッシュ・プリミティブ・ブロック

をテストベンチにインクルードする必要があります。プリミティブ・ブロックは、

デバイスの入力および出力ポートを収容しています。フラッシュ・プリミティブ・

ブロックは、フラッシュ・メモリ・デバイスのメーカーが提供するシミュレーショ

ン・モデル・ファイルから取得することができます。

f フラッシュ・シミュレーション・モデル・ファイルについて詳しくは、フラッシュ・

メモリ・デバイスのメーカーにお問い合わせください。

例 1 に、PFL メガファンクション用のプリミティブ・ブロックの一例を示します。

PFL メガファンクションおよびフラッシュ・メモリ・デバイス間の接続を確立するた

めに、PFL プリミティブ・ブロックからフラッシュ・プリミティブ・ブロックの適切

なポートまで、フラッシュ・データ・バス、フラッシュ・アドレス・バス、および、

フラッシュ・コントロール・シグナルを接続する必要があります。

ModelSim-Altera ソフトウェアでの PFL シミュレーションの実行ModelSim-Altera ソフトウェアでの PFL シミュレーションを実行するためには、.sdoを指定するか、表 8 に記載されている ModelSim のプレコンパイルされたライブラリ

をロードする必要があります。

f ModelSim-Altera インタフェースまたはコマンドによるファンクショナル・シミュレー

ション実行について詳しくは、Quartus II ヘルプの About Using the ModelSim-Altera Software With the Quartus II Software を参照してください（英語版）。

例1. PFL プリミティブ・ブロックpfl pfl_inst (

.fpga_pgm(<fpga_pgm source>),

.pfl_clk(<pfl clock source>),

.pfl_flash_access_granted(<pfl_flash_access_granted source>),

.pfl_flash_access_request(<pfl_flash_access_granted destination>),

.pfl_nreconfigure(<pfl_nreconfigure source>),

.pfl_nreset(<pfl_nreset source>),

.flash_addr(<flash address bus destination>),

.flash_data(<flash_data bus destination>),

.flash_nce(<flash_nce destination>),

.flash_noe(<flash_noe destination>),

.flash_nreset(<flash_nreset destination>),

.flash_nwe(<flash_nwe destination>),

.fpga_conf_done(<fpga_conf_done source>),

.fpga_nstatus(<fpga_nstatus source>),

.fpga_data(<fpga_data destination>),

.fpga_dclk(<fpga_dclk destination>),

.fpga_nconfig(<fpga_nconfig destination>),);






FPGA コンフィギュレーションのための PFL シミュレーションの実行FPGA のコンフィギュレーションを開始する前に、PFL メガファンクションはオプ

ション・ビット・セクタに格納されているオプション・ビットを読み出し、フラッ

シュ・プログラミングのための .pof バージョン、フラッシュに格納されている各コ

ンフィギュレーション・イメージのページ開始 / 終了アドレス、また、Page-Validビットの、情報をそれぞれ取得します。このシミュレーション例では、オプション・

ビット・セクタの開始アドレスと終了アドレスは、それぞれ 0×800000 と 0×800080です。PFL メガファンクションは .pof バージョンの情報を取得するために、まず

終アドレスである 0×800080 を読み出します。fpga_pgm[2..0]が 000, にセットされ

ているので、PFL メガファンクションはページ 0 と Page-Valid ページの開始 / 終了ア

ドレスを取得するために、アドレス 0×800000 からアドレス 0×800003 を読み出しま

す。アドレス 0×800000 の LSB が Page-Valid ビットです。

PFL メガファンクションが FPGA のコンフィギュレーションを続行するために、Page-Valid ビットは 0 である必要があります。PFL メガファンクションはフラッシュから

読みだしを行う間、flash_nceと flash_noe信号をアクティブ Low にアサートし、

pfl_flash_access_request信号をアクティブ High にアサートします。

図 18 に、PFL メガファンクションが、コンフィギュレーション開始前にフラッ

シュ・メモリ・デバイスからオプション・ビットを読み出す時のシミュレーション

を示します。

1 正しいシミュレーション出力を保証するために、デバイス・コンフィギュレーショ

ン・シミュレーションの実行前に、PFL メガファンクションが正しいオプション・

ビット・アドレスおよび関連する値を受信することを確認します。

ページ 0 のオプション・ビットの読み出し後、PFL メガファンクションは、コンフィ

ギュレーションの開始まで待機します。flash_dataは、この期間は 0×ZZ のままで

す。fpga_dclkがトグルを開始したときに、コンフィギュレーションが開始されま

す。コンフィギュレーション中、PFL メガファンクションは flash_nceと flash_noe信号を Low に、pfl_flash_access_request信号を High にアサートします。

図18. コンフィギュレーション前のシミュレーション



図 19 に、FPGA のコンフィギュレーション開始時のシミュレーションを示します。

FPGA のコンフィギュレーションは、fpga_conf_done信号が High にアサートされコン

フィギュレーションの完了を示すまで続行されます。コンフィギュレーション・プ

ロセスが完了すると PFL メガファンクションは、flash_nceと flash_noe信号を

High に、pfl_flash_access_request信号を Low にすることで、フラッシュ・メモ

リ・デバイスからのコンフィギュレーション・データ読み出しが行われていないこ

とを示します。

アルテラCPLDおよびフラッシュ・メモリ・デバイスのプログラミングQuartus II Programmer を使用して、アルテラ CPLD およびフラッシュ・メモリ・デバイ

スを、単一過程で、または個別の過程に分けてプログラミングすることができます。

単一の過程でどちらもプログラミングする場合には、はじめに CPLD を、次にフラッ

シュ・メモリ・デバイスをプログラミングします。次の手順に従います。

1. Quartus II Programmer のウィンドウを開いて、CPLD 用に .pof を追加するために

Add File をクリックします。

2. CPLD の .pof を右クリックして、Attach Flash Device をクリックします。

3. フラッシュ・デバイス・メニューで、プログラミングされるフラッシュ・メモ

リ・デバイスの集積度を選択します。

4. フラッシュ・メモリ・デバイスの集積度を右クリックし、Change File をクリック

します。

5. フラッシュ・メモリ・デバイスのために生成された .pof を選択します。フラッ

シュ・メモリ・デバイス用の .pof は CPLD の .pof の下に配置されています。

6. チェインに他のデバイスが含まれている場合、そのプログラム・ファイルも追加

します。

図19. FPGA コンフィギュレーション開始時のシミュレーション



7. 新しい .pof のために、Program/Configure カラムのすべてのボックスをチェック

し、CPLD とフラッシュ・メモリ・デバイスをプログラミングするために Start をクリックします。

CPLD が PFL メガファンクションを収容しているのであれば、Quartus II Programmerにより、プログラミング、検証、消去、ブランク・チェック、コンフィギュレーション・データ・ページ、ユーザー・データ・ページ、およびオプション・ビットセクタの試験を個別に行うことができます。

1 プログラミングの前にフラッシュ・メモリ・デバイスの .pof を選択すると、Quartus II Programmer はフラッシュ・メモリ・デバイスに消去を行います。Quartus II Programmer がフラッシュ・メモリ・デバイスの他のセクタを消去することを防ぐた

めに、.hex データ、およびオプション・ビットのページのみを選択してください。

フラッシュ・メモリ・デバイスをユーザー・データの格納だけに使用する場合、

pfl_nresetピンを常に Low に保ち、FPGA のコンフィギュレーションを防ぎます。

CPLD とフラッシュ・メモリ・デバイスを個別にプログラミングするためには、次の

手順に従います。

1. Quartus II Programmer・ウィンドウを開きます。

2. Add File をクリックします。Add Programming File Window ダイアログ・ボックス

が表示されます。

3. 目的の .pof を追加して、OK をクリックします。

4. .pof の Program/Configure カラムの下にあるボックスをチェックします。

5. Start をクリックして CPLD をプログラミングします。

6. プログラミング・プログレス・バーが 100％に達したら、Auto Detect をクリック

します。たとえばデュアル P30 や P33 を使用する場合、プログラマ・ウィンドウ

はデュアル P30 または P33 のチェインをセットアップに表示します。

あるいは、手動でプログラマにフラッシュ・メモリ・デバイスを追加することも

できます。CPLD の .pof を右クリックして、Select Flash Device クリックします。

Select Flash Device ダイアログ・ボックスで、デバイスを選択します。

7. 必要なフラッシュ・メモリ・デバイスの集積度を右クリックし、Change File をク

リックします。

1 2 つの CFI または NAND フラッシュ・メモリ・デバイスの集積度の合計と同等

である集積度を選択する必要があります。たとえば、512M ビットの CFIフラッシュ・メモリ・デバイスを 2 つ使用する場合には、CFI 1 Gbit を選択

します。2 つ以上の QSPI フラッシュ・メモリ・デバイスに対しては、全て

の QSPI フラッシュ・メモリ・デバイスの集積度の合計と等価である集積

度を選択します。たとえば、それぞれが 128 M ビットの QSPI フラッシュ・

メモリ・デバイス 4 つの場合には、全体の集積度は 512 M ビットに相当し

ます。512 M ビットのフラッシュ集積度での .pof をこれらの QSPI フラッ

シュ・メモリ・デバイスにプログラミングすることが必要になります。PFL メガファンクションは、512 M ビットの .pof プログラミングを 4 つの

QSPI フラッシュ・メモリ・デバイスに対して処理します。

8. フラッシュ・メモリ・デバイスのために生成された .pof を選択します。フラッ

シュ・メモリ・デバイスのための .pof は、CPLD の .pof の下に配置されています。



9. Program/Configure カラムの下のボックスで追加された .pof をチェックし、Start をクリックしてフラッシュ・メモリ・デバイスをプログラミングします。

追加で定義できる CFI フラッシュ・デバイスPFL メガファンクションは、Intel 互換と AMD 互換のフラッシュ・メモリ・デバイス

をサポートしています。Define new CFI flash memory device 機能を使用することで、

2 ページの表 1 のフラッシュ・メモリ・デバイスに加えて、新たに Intel または AMD互換の CFI フラッシュ・メモリ・デバイスを PFL のサポートするフラッシュ・データ

ベースに定義することができます。

データベースに CFI フラッシュ・メモリ・デバイスを追加する、またはデータベース

の CFI フラッシュ・デバイスを更新するためには、次の手順に従います。

1. Programmer ウィンドウの Edit メニューで、Define New CFI Flash Device を選択しま

す。Define CFI Flash Device ウィンドウが表示されます。表 9 に、Define CFI Flash Device ウィンドウで使用可能な 3 つの機能を示します。

2. CFI フラッシュ・メモリ・デバイスの追加、または新規に追加された CFI フラッ

シュ・メモリ・デバイスのパラメータの編集をするにためには、New または Editを選択します。New CFI Flash Device ダイアログ・ボックスが表示されます。

3. New CFI Flash Device ダイアログ・ボックスで、新規のフラッシュ・メモリ・デバ

イスのパラメータを指定、または更新します（表 10 を参照）。パラメータのため

の値については、フラッシュ・メモリ・デバイス・メーカーのデータシートを参

照してください。

表9. Define CFI Flash Device 機能の機能

機能概要

New PFL のサポートするフラッシュ・データベースに、Intel または AMD 互換の CFI フラッシュ・メモリ・デバイスを新規に追加します。

Edit PFL のサポートするフラッシュ・データベースに新規に追加された Intel またはAMD 互換の CFI フラッシュ・メモリ・デバイスの、パラメータを編集します。

Remove PFL のサポートするフラッシュ・データベースに新規に追加された Intel またはAMD 互換の CFI フラッシュ・メモリ・デバイスを、削除します。

表10. 新規 CFI フラッシュデバイスのパラメータ設定

パラメータ概要CFI flash device name CFI フラッシュ名を定義

CFI flash device ID CFI フラッシュ識別子コードを指定

CFI flash manufacturer ID CFI フラッシュ・メーカーの識別番号を指定

CFI flash extended device ID CFI フラッシュ拡張デバイス識別子の指定（AMD 互換 CFI フラッシュ・メモリ・デバイスにのみ適用）

Flash device is Intel compatible CFI フラッシュが Intel 互換性の場合、このオプションをオンにする

Typical word programming time µs 単位での標準的なワード・プログラミング時間値

Maximum word programming time µs 単位での大ワード・プログラミング時間値

Typical buffer programming time µs 単位での標準的なバッファ・プログラミング時間値

Maximum buffer programming time µs 単位での大バッファ・プログラミング時間値



1 ワード・プログラミング・タイム・パラメータ、バッファ・プログラミング・タイ

ム・パラメータは、そのいずれか、あるいは両方を指定する必要があります。両方

のプログラミング・タイム・パラメータにデフォルト値の 0 を残さないでください。

4. OK をクリックして、パラメータ設定を保存します。

5. 新規 CFI フラッシュ・メモリ・デバイスの追加、アップデート、または削除の後

は、OK をクリックします。

複数のフラッシュ・メモリ・デバイスのプログラミングPFL メガファンクションは、大で 16 のフラッシュ・メモリ・デバイスのマルチプ

ル・フラッシュ・プログラミングをサポートしています。この機能により PFL メガ

ファンクションは、フラッシュ・プログラミングを連続的に行うために複数のフ

ラッシュ・メモリ・デバイスに接続することができます。PFL マルチプル・フラッ

シュ・プログラミングは、スピードおよびエリア・モード双方のフラッシュ・プロ

グラミングをサポートしています。FPGA コンフィギュレーションには、nCE[0]ピン

に接続されたフラッシュ・メモリ・デバイスのコンテンツをコンフィギュレーショ

ン・データとして使用します。

マルチプル・フラッシュ・プログラミング機能を使用するには、次の手順に従って

ください。

1. PFL メガファンクションのパラメータエディタで、CPLD に接続されているフラッ

シュ・メモリ・デバイスの数を選択します。

2. ブロック・ダイアグラムで、PFL の nCEピンをフラッシュ・メモリ・デバイスの

nCEピンに接続します。デザインをコンパイルします。

3. Quartus II Programmer の Auto Detect をクリックします。CPLD がメイン・アイテム

として表示され、デバイス・ツリーでセカンダリ・アイテムとしてとして検出さ

れた CFI フラッシュ・メモリ・デバイスのリストが続きます。

4. フラッシュ・メモリ・デバイス .pof を各フラッシュ・メモリ・デバイスの下に配

置します。

5. Quartus II Programmer で、必要な動作のためのボックスをチェックし、Start をク


アルテラ CPLDおよびフラッシュ・メモリ・デバイスのプログラミングのための Jamファイルの作成

.jam ファイルを、CPLF およびフラッシュ・メモリ・デバイスのプログラミングのた

めに使用するには、次の手順に従います。

1. Quartus II Programmer を開き、32 ページ「アルテラ CPLD およびフラッシュ・メモ

リ・デバイスのプログラミング」の手順 1 ～ 5 を実行して、CPLD の .pof とフ

ラッシュ・メモリ・デバイスの .pof を追加します。

2. File メニューの Create/Update をポイントし、Create JAM, JBC, SVF, or ISF File をク


3. 名前を設定し、ファイル形式 (.jam) を選択します。

4. OK をクリックします。


Page 36 エンベデッド・システム内の PFL メガファンクション

1 .jam ファイルは、Quartus II Programmer または quartus_jliの実行可能ファイルととも

に使用します。

f quartus_jli実行可能ファイルについて詳しくは、AN425: デバイス・プログラミング用のコマンド・ライン Jam STAPL ソリューションの使用を参照してください。

エンベデッド・システム内の PFL メガファンクションPFL メガファンクションは、Nios® II プロセッサなどのプロセッサ類が、フラッシュ

のプログラミングや FPGA のコンフィギュレーションなどの実行中にフラッシュ・メ

モリ・デバイスにアクセスすることを可能にします。図 20 にフラッシュ・メモリ・

デバイスのプログラム、および FPGA のコンフィギュレーションのために、PFL メガ

ファンクションを Nios II プロセッサで使用する方法を示します。コンフィギュレー

ションされた Nios II プロセッサは、同一のフラッシュ・メモリ・デバイスに格納さ

れているノン・コンフィギュレーション・データを使用します。

図20. PFL とコントローラを使用したシングル・デバイス・コンフィギュレーション

図20：注(1) デバイスに許容入力信号を供給するため、プルアップ抵抗を接続する必要があります。VCC は、双方のデバイス I/O の VIH 仕

様に十分に適合する高さにします。たとえば、Stratix II の V IH 仕様は 1.7 ～ 3.3 V の範囲ですので、プルアップ抵抗 V CC は、V IH 仕様に適合させるために 1.7 ～ 3.3 V の範囲内になる必要があります。

(2) PS コンフィギュレーション・モードでは、1 ビットのデータ・ラインになります。FPP コンフィギュレーション・モードでは、8 ビットデータバスになります。

(3) NC ピン（no connect pin）には、V CC や GND も含め何も接続しないでください。

(4) FPGA のコンフィギュレーション中でなければ、別のアルテラ FPGA の Nios II プロセッサを使用することができます。

pfl_nresetpfl_flash_access_granted

flash_addrflash_dataflash_nweflash_nceflash_noe

fpga_conf_donefpga_nstatusfpga_nconfig

fpga_datafpga_dclk

CONF_DONEnSTATUSnCONFIGDATADCLKnCE nCEO

nRPnWP

ADDRDATAnWEnCEnOE

WP#/ACCBYTE#

VCC

10k

VCC

Altera FPGAAltera CPLDCFI Flash 10k

VCC

10kVCC VCC

(1)(1)(1)

(2)

Nios II Processor Interface

(3)

(4)

flash_access_grantedext_ram_bus_addrext_ram_bus_datawrite_n_to_ext_flashchip_n_to_ext_flashoutput_n_to_ext_flashWP#/ACCBYTE#

flash_access_request

pfl_flash_access_request

NC



http://www.altera.com/literature/an/AN425.pdf



エンベデッド・システム内の PFL メガファンクション Page 37

図 21 に、PFL メガファンクション、CFI フラッシュ・メモリ・デバイス、および

Nios II プロセッサの関係を示します。

ボードの電源投入時に、アルテラ FPGA を Nios II プロセッサでコンフィギュレーショ

ンする必要があります。フラッシュ・メモリ・デバイスに Nios II プロセッサ・イ

メージを格納し、PFL メガファンクションを使用してイメージをアルテラ FPGA にコ

ンフィギュレーションします。プログラミングをするものと同じフラッシュ・メモ

リ・デバイスに Nios II プロセッサ・イメージを格納する場合には、他のユーザー・

データでフラッシュ・メモリ・デバイスをプログラミングする際に Nios II プロセッ

サ・イメージを上書きしないでください。

フラッシュ・メモリ・デバイスへのイメージの格納が望ましくない場合には、EPC（エンハンスト・コンフィギュレーション）デバイス、または EPCS（消去可能、プ

ログラム可能、コンフィギュレーション可能なシリアル）メモリなどの、別のスト

レージ・デバイスに Nios II プロセッサ・イメージを格納することができます。

図 21 は、Nios II プロセッサおよび PFL メガファンクションがフラッシュ・メモリ・

デバイスまで同じバス・ラインを共有していることを示しています。データの競合

を避けるために、プロセッサとメガファンクションとで、フラッシュ・メモリ・デ

バイスを同時にプログラミング、または同時にアクセスしないでください。一度に

フラッシュ・メモリ・デバイスにアクセスするコントローラをプロセッサ、または

メガファンクションの 1 つだけにするために、PFL メガファンクションの

pfl_flash_access_requestと pfl_flash_access_grantedピンを使用して、片方のコ

ントローラがフラッシュ・メモリ・デバイスにアクセスしている間の、他のコント

ローラのフラッシュ・メモリ・デバイスへのすべての出力ピンをトライ・ステート

にする必要があります。

図21. デザイン例における 4つのセクションの関係

Altera CPLD

CFI FlashMemory

Common FlashInterface

PFL

pfl_flash_access_granted

pfl_flash_access_request

Altera FPGAwith

NIOS II Processor


Page 38 エンベデッド・システム内の PFL メガファンクション

表 11 に、pfl_flash_access_requestと pfl_flash_access_grantedピンの機能をリ

ストします。

表 12 に、二つのプロセッサが同時にフラッシュ・メモリ・デバイスにアクセスしな

いようにするための、pfl_flash_access_requestと pfl_flash_access_grantedピンの使用メソッドをリストします。

1 PFL メガファンクションの Set bus pins to tri-state when not in use オプションは、

pfl_flash_access_grantedピンが Low になるたびに、PFL メガファンクションをディ

セーブルにします。

図 22 にフラッシュ・メモリ・デバイスへのアクセスのシーケンスを示します。

表11. PFL フラッシュ・アクセス・ピン

ピン概要

pfl_flash_access_requestPFL メガファンクションは、このピンを High に駆動してフラッシュ・メモリ・デバイスへのアクセスをリクエストします。

pfl_flash_access_grantedPFL メガファンクションは、このピンに High の入力信号を受信すると、いつでもフラッシュ・メモリ・デバイスへのアクセスをイネーブルにします。

表12. Nios II と PFL メガファンクションの pfl_flash_access_request および pfl_flash_access_granted ピン

信号 Nios II プロセッサ PFL メガファンクション

pfl_flash_access_requestピンへの出力信号が High

フラッシュ・メモリ・デバイスへのすべての出力ピンがトライ・ステートになります。

pfl_flash_access_granted ピンが Highの入力を受け、フラッシュ・メモリ・デバイスにすべての入力ピンと出力ピンを接続します。

pfl_flash_access_requestでの出力信号が Low

フラッシュ・メモリ・デバイスへのすべてのピンを再接続します。

pfl_flash_access_grantedピンがLowの入力を受け、フラッシュ・メモリ・デバイスへのすべての出力ピンがトライ・ステートになります。

図22. Nios II プロセッサおよび PFL メガファンクションのフラッシュ・メモリ・デバイスへのアクセス

Nios II processor connectsto the flash device

The PFL megafunction pulls the pfl_flash_access_request pin highto request access to the flash device.

PFL megafunction requestsaccess to flash device

Nios II processor releasesthe flash device

PFL megafunction accessesthe flash device

PFL megafunction releasesthe flash device

By default, the Nios II processor is connected to the flash device. All PFL megafunction output pins are tri-stated.

The Nios II processor tri-states all output pins to the flash device and routesthe output of pfl_flash_access_request to pfl_flash_access _granted.

The PFL megafunction accesses the flash device after receivinga high input at the pfl_flash_access_granted input pin.The pfl_flash_access_request pin stays high as long asthe PFL megafunction is connected to the flash device.

The PFL megafunction pulls the pfl_flash_access_request output pin lowafter accessing the flash device.


パラメータ Page 39

1 PFL メガファンクションが未定義状態に入るのを防ぐために、アルテラは safe state machine 設定をイネーブルにすることを推奨します。このオプションを設定するに

は、Assignment メニューの Settings をクリックし、次に、Analysis and Synthesis ペー

ジの Settings ダイアログ・ボックスで、More Settings をクリックし、safe state machine を選択します。

アルテラ CPLD および Nios II プロセッサは、それぞれ個別の CFI フラッシュ・メモ

リ・デバイスのプログラミングをすることができます。両方のプロセッサが同時に

CFI フラッシュ・メモリ・デバイスにアクセスすることを防止するために、CPLD お

よび Nios II プロセッサの flash_access_grantedと flash_access_requestピンは互

いに接続されています。

f FPGA のコンフィギュレーションについて詳しくは、コンフィギュレーション・ハンドブックを参照してください。また、Nios II プロセッサについて詳しくは、Nios II プロセッサ・リファレンス・ハンドブックを参照してください。

Nios II プロセッサではなく他のプロセッサやコントローラを使用する場合、PFL メガ

ファンクションの pfl_flash_access_grantedおよび pfl_flash_access_requestピンを 38 ページの表 12 のメソッドでプロセッサと接続します。

また、プロセッサやコントローラに、フラッシュ・メモリ・デバイスのリードまた

はライト・アクセス時間を指定する必要があります。データの競合を避けるために、

PFL メガファンクションがフラッシュ・メモリ・デバイスにアクセスする際、

pfl_flash_access_request信号が High のときには、プロセッサからの出力ピンをト

ライ・ステートにします。

パラメータこの項では、PFL メガファンクションの GUI パラメータに関する情報を提供します。

表 13 に、PFL メガファンクションのパラメータ・エディタで使用可能なオプション

をリストします。

表13. PFL メガファンクションのパラメータ ( その１ )

メガファンクション・オプション値概要

General

Operating mode

Flash Programming and FPGA Configuratio、

Flash Programming、または FPGA Configuration

オペレート・モードを指定して、フラッシュ・プログラミングおよび FPGA コンフィギュレーションをひとつのメガファンクションでコントロールするのか、またはこれらの機能を個々のブロックと機能で個別にコントロールするのかを選択します。

Targeted flash deviceCFI Parallel Flash、Altera Active

Serial ×4、Quad SPI Flash、または NAND Flash

PFL メガファンクションに接続するフラッシュ・メモリ・デバイスを指定します。

Tri-state flash bus On または Off

PFL メガファンクションがフラッシュ・メモリへのアクセスを必要としないときに、フラッシュ・メモリ・デバイスとインタフェースしているすべてのピンをトライ・ステートできます。


http://www.altera.com/literature/hb/cfg/config_handbook.pdf

http://www.altera.co.jp/literature/lit-config.jsp


http://www.altera.com/literature/hb/nios2/n2cpu_nii5v1.pdf

http://www.altera.co.jp/literature/hb/nios2/n2cpu_nii5v1_j.pdf

http://www.altera.co.jp/literature/hb/nios2/n2cpu_nii5v1_j.pdf

Page 40 パラメータ

Flash Interface Setting

Number of flash devices used

CFI Parallel Flash の場合：1 ～ 16

Altera Active Serial ×4 の場合：1、2、4

Quad SPI Flash の場合：1、2、4

NAND Flash の場合：1

PFL メガファンクションに接続するフラッシュ・メモリ・デバイスの数を指定します。

フラッシュ・メモリ・デバイスは 4 つまで使用可能です。

Largest flash density

CFI Parallel Flash の場合：8 Mbit ～ 4 Gbit

NAND Flash の場合：Micron（NAND）では512 Mbit または 2 Gbit

Micron （MT29）では 1 Gbit

プログラミングする、または FPGA コンフィギュレーションに使用する、フラッシュ・メモリ・デバイスの集積度を指定します。PFL メガファンクションに複数のフラッシュ・メモリ・デバイスを接続する場合、大のフラッシュ・メモリ・デバイスの集積度を指定します。

CFI フラッシュを使用する場合、2 つの CFI フラッシュの集積度の和に相当する集積度を選択します。たとえば、2 つの 512 M ビット CFI フラッシュを使用する場合には、CFI 1 G ビットを選択する必要があります。

（CFI パラレル・フラッシュまたは NAND フラッシュを選択した場合にのみ有効）

Flash interface data width

CFI Parallel Flash の場合：8、16、または 32 bit

NAND Flash の場合：8 bit または 16 bit

フラッシュ・データの幅をビットで指定します。

フラッシュ・データ幅は、使用するフラッシュ・メモリ・デバイスによって異なります。複数のフラッシュ・メモリ・デバイスをサポートすつために、接続されたすべてのフラッシュ・メモリ・デバイスのデータ幅は同一である必要があります。CFI フラッシュでは、2 つの CFI フラッシュのデータ幅の合計に相当するフラッシュ・データ幅を選択します。たとえば、デュアル P30 または P33 ソリューションをターゲットにしている場合、各 CFI フラッシュ・データ幅が 16 ビットですので、32 ビットを選択する必要があります。

（CFI パラレル・フラッシュまたは NAND フラッシュを選択した場合にのみ有効）

User control flash_nreset pin On または Off

フラッシュ・メモリ・デバイスの reset ピンに接続するために、PFL メガファンクションにflash_nresetピンを作成します。

Low 信号はフラッシュ・メモリ・デバイスをリセットします。バーストモードでは、このピンはデフォルトでイネーブルです。 Spansion の GL フラッシュ・デバイスを使用する場合、このピンはフラッシュ・デバイスのRESET#ピンに接続します。

（CFI パラレル・フラッシュを選択した場合にのみ有効）

表13. PFL メガファンクションのパラメータ ( その２ )




Quad SPI flash device manufacturer Macronix、Micron、Spansion

QSPI フラッシュ・デバイスのメーカーを指定します。

（QSPI フラッシュを選択した場合にのみ有効）

Quad SPI flash device density 8 Mbit ～ 256 Mbit

プログラミングする、または FPGA のコンフィギュレーションに使用する、QSPI フラッシュの集積度を指定します。

（QSPI フラッシュを選択した場合にのみ有効。）

Byte address for reserved block area —

不良ブロックの管理のために、予約ブロック・エリアの開始アドレスを指定します。

NAND フラッシュ・メモリには、無効ビットを 1つ以上含む不良ブロックが含まれている可能性があります。予約ブロックは、PFL メガファンクションが検出した不良ブロックと置き換わります。アルテラは、総ブロックの 2％以上を予約ブロックとすることを推奨します。

（NAND フラッシュを選択した場合にのみ有効）

On-die ECC support On または Off

オンダイ ECC のサポートをイネーブルします。特定の NAND フラッシュ・メモリ・デバイスは、オンダイ ECC を備えています。PFL メガファンクションが、フラッシュ・メモリ・デバイスのオンダイ ECC を使用することを可能にします。

このオプションをオフにすると、PFL メガファンクションは、独自の ECC エンジンを生成することができます。

（NAND フラッシュを選択した場合にのみ有効）

Flash Programming

Flash programming IP optimization Area、Speed

フラッシュ・プログラミングの IP 適化を指定します。

スピードを選択して PFL IP コアを適化すると、フラッシュ・プログラミング時間は短縮されますが、メガファンクションの LE の使用量が増加します。エリアを選択して PFL IP コアを適化すると、メガファンクションの LE の使用量は削減されますが、フラッシュ・プログラミング時間は増大します。


FIFO size —

Flash programming IP optimization で Speed を選択した場合に、FIFO サイズを指定します。

PFL メガファンクションは、フラッシュ・プログラミング時にデータをプログラミングするための一時的なストレージとして、追加の LE を使用して FIFO を実装します。FIFO サイズが大きいほど、プログラミング時間は短くなります。


表13. PFL メガファンクションのパラメータ ( その３ )




Add Block-CRC verification acceleration support On または Off

検証を高速化するためのブロックを追加します。


FPGA Configuration

External clock frequency —

FPGA をコンフィギュレーションするためにメガファンクションにユーザー供給のクロック周波数を指定します。クロック周波数は、FPGA のコンフィギュレーションが許容する大クロック

（DCLK）周波数の 2 倍を超えないようにする必要があります。PFL メガファンクションは、入力クロックの周波数を大で 2 までで除算することができます。

Flash access time —

フラッシュのアクセス時間を指定します。

フラッシュ・メモリ・デバイスに必要な大アクセス時間は、フラッシュ・データシートに記載されています。アルテラは、必要とされる時間と同じ、またはそれより長いフラッシュ・アクセス時間を指定することを推奨します。 CFI パラレル・フラッシュでは、ユニットは nsです。NAND フラッシュでは、ユニットは us です。NAND フラッシュは、バイトの代わりにページを使用し、また、より多くのアクセス時間を必要とします。

このオプションは、QSPIフラッシュには無効です。

Option bits byte address —

フラッシュメモリに格納されているオプション・ビットの開始アドレスを指定します。

開始アドレスの位置は 8 K バイト境界の上にある必要があります。

オプション・ビットについて詳しくは、14 ページ「オプション・ビットの格納」を参照してください。

FPGA configuration scheme

PS

FPP

FPP ×16（Stratix V デバイスの場合）

FPP ×32（Stratix V デバイスの場合）

FPGA コンフィギュレーション方式を選択します。FPP のデフォルト設定は FPP ×8 です。Stratix V デバイスを使用している場合、2 つの追加 FPP モードが利用可能です：FPP ×16、および FPP ×32

表13. PFL メガファンクションのパラメータ ( その４ )




Configuration failure response options

Halt、Retry same page、または Retry from fixed address

コンフィギュレーションエラー時の、コンフィギュレーション動作を指定します。

Halt を選択した場合、エラー発生後に FPGA コンフィギュレーションは完全に停止します。Retry same page を選択した場合、エラー発生後に PFL メガファンクションが、同じページのデータで FPGA のリコンフィギュレーションをします。Retry from fixed address を選択した場合、エラー発生後に PFL メガファンクションは、次のオプション・フィールドで規定しているアドレスのデータで FPGA をリコンフィギュレーションします。

Byte address to retry from on configuration failure —

Configuration failure response options で Retry from fixed address を選択した場合、このオプションは、PFL メガファンクションがコンフィギュレーション・エラーのためのリコンフィギュレーションから読み出すようにフラッシュ・アドレスを指定します。

Include input to force reconfiguration On または Off

オプショナルのリコンフィギュレーション入力ピン (pfl_nreconfigure) を含めて、FPGA のリコンフィギュレーションをイネーブルにします。

Watchdog timer On または Off

リモート・システム・アップグレードをサポートするためウォッチドッグ・タイマをイネーブルします。このオプションをオンにするとpfl_reset_watchdog入力ピンとpfl_watchdog_error出力ピンがイネーブルになります。また、ウォッチドッグ・タイマがタイムアウトするまでの周期を指定します。ウォッチドッグ・タイマは pfl_clk周波数で動作するタイム・カウンタです。

Time period before the watchdog timer times out —

ウォッチドッグ・タイマのタイムアウト・ピリオドを指定します。デフォルトのタイムアウト・ピリオドは、10ms です。

Ratio between input clock and DCLK output clock 1、2、4、または 8

入力クロックと DCLK の間の比率を指定します。

■ 比率8とはpfl_clkへの外部クロック8ごとに、 fpga_dclkを 1 生成することを意味します。

■ 比率 4とはpfl_clkへの外部クロック4ごとに、 fpga_dclkを 1 生成することを意味します。

■ 比率2とはpfl_clkへの外部クロック 2ごとに、 fpga_dclkを 1 生成することを意味します。

■ 比率1とはpfl_clkへの外部クロック 1ごとに、 fpga_dclkを 1 生成することを意味します。

表13. PFL メガファンクションのパラメータ ( その５ )




Use advance read mode

Normal Mode、 Intel Burst Mode

（P30 または P33）、Spansion Page Mode（GL）、

または

Micron Burst Mode（M58BW）

FPGA コンフィギュレーション中の読み出しプロセスの全体的なフラッシュ・アクセス時間を改善するためのオプションです。

■ Normal Mode— すべてのフラッシュメモリに適用

■ Intel Burst Mode—Micron P30 および P33 フラッシュ・メモリにのみ適用、シーケンシャル読み出しアクセス時間を短縮

■ Spansion Page Mode—Spansion GL フラッシュ・メモリにのみ適用

■ Micron Burst Mode—Micron M58BW フラッシュ・メモリにのみ適用

フラッシュメモリデバイスの読み取りアクセス・モードについて詳しくは、それぞれのフラッシュメモリのデータシートを参照してください。

Enhanced bitstream decompression None、Area または Speed

エンハンスト・ビットストリーム解凍ブロックをイネーブルにするかディセーブルにするかを選択します。

None を選択した場合、コアがエンハンスト・ビットストリーム解凍ブロックをディセーブルします。Area を選択した場合、コアが PFL メガファンクションのエンハンスト・ビットストリーム解凍ブロックで使用されるロジック・リソースを適化します。Speed を選択した場合、コアがデータ解凍の速度を適化します。スピードは、FPGA コンフィギュレーション・スキームとして FPP を選択した場合にのみ適化することができます。 Stratix V デバイスは、FPPX16 および FPPX32 コンフィギュレーション・スキームでは、Speed および Area のオプションをサポートしていません。コンフィギュレーション・スキームに FPP X16 または FPP x32 を使用する場合、選択できるのはNone のみです。

表13. PFL メガファンクションのパラメータ ( その６ )



シグナル Page 45

シグナルこのセクションは、PFL メガファンクションの入力および出力信号に関する情報を提

供します。

表 14 に、PFL シグナルの機能と、コンフィギュレーション・ピンが必要とする外部

プルアップ抵抗の指定をリストします。

f アルテラ FPGA ファミリに指定するコンフィギュレーション・ピンとプルアップにつ

いて詳しくは、コンフィギュレーション・ハンドブックを参照してください。

表14. PFL・シグナル(1) ( その１ )

ピン概要ウィーク・プルアップ機能

pfl_nreset 入力 —

PFL メガファンクションへの非同期リセット。High にして、FPGA コンフィギュレーションをイネーブルします。FPGA コンフィギュレーション避ける場合、PFL メガファンクションを使用しない時に Low にしておきます。このピンは、PFL メガファンクションのフラッシュ・プログラミングに機能的な影響を与えません。

pfl_flash_access_granted 入力 —

システム・レベルの同期に使用します。このピンはプロセッサ、またはフラッシュへのアクセスをコントロールするアービタによって駆動されます。PFL メガファンクションをフラッシュ・マスタの機能とする必要がある場合、このアクティブ High のピンを常に High で接続します。pfl_flash_access_granted ピンを Low に下げると、JTAG インタフェースはフラッシュへのアクセス、および FPGA のコンフィギュレーションができません。

pfl_clk (2) 入力 —

デバイス用のユーザー入力クロック。周波数をメガファンクションで指定された周波数と一致させてください。また、コンフィギュレーション中に FPGA に指定された大DCLK周波数を超えないでください。

fpga_pgm[] (2) 入力 — コンフィギュレーション用のページを決定します。

fpga_conf_done (2) 入力

10-kΩ Pull-Up Resistor

FPGA の CONF_DONEピンに接続します。コンフィギュレーションが成功すると、FPGA はピンをHigh に解放します。FPGA コンフィギュレーション中は、このピンは Low に保たれます。

fpga_nstatus (2) 入力


FPGA の nSTATUS ピンに接続します。FPGA コンフィギュレーションの開始前およびFPGA コンフィギュレーション中は、このピンを High に保つ必要があります。コンフィギュレーション・エラーが発生した場合には FPGAがこのピンを Low にし、PFL メガファンクションがフラッシュ・メモリ・デバイスからのデータの読み出しを停止します。


http://www.altera.com/literature/hb/cfg/config_handbook.pdf


Page 46 シグナル

pfl_nreconfigure (2) 入力 —

このピンの Low 信号により FPGA コンフィギュレーションが開始します。このピンをスイッチに再接続することで、FPGA コンフィギュレーションをコントロールするためにさらに柔軟にこの入力ピンを High または Low へとセットすることができます。FPGA のリコンフィギュレーションが開始すると、fpga_nconfigピンは FPGA デバイスをリセットするために Low へと引き下げられます。

pfl_clkpfl_clk ピンがこの信号をレジスタします。

pfl_flash_access_request 出力 —

システムレベルの同期に使用します。このピンは、必要な時にプロセッサまたはアービタに接続します。JTAG インタフェースがフラッシュにアクセスするときに、またはPFL メガファンクションが FPGA をコンフィギュレーションするときに、PFL メガファンクションはこのピンを High に駆動します。この出力ピンは flash_noe および flash_nweピンと連動して機能します。

flash_addr [] (5) 出力 —

メモリ・アドレスにアドレスを入力します。アドレス・バス・ラインの幅は、フラッシュメモリ・デバイスの集積度と flash_dataバスの幅に依存します。

flash_data [] (5)入力または

出力（双方向ピン）

—

フラッシュ・メモリへの、またはフラッシュ・メモリからの、8 または 16 ビット・データのパラレルでの送受信のためのデータ・バスです。 (3)

flash_nce [] 出力 —

フラッシュ・メモリ・デバイスの nCE ピンに接続します。Low 信号でフラッシュ・メモリ・デバイスをイネーブルにします。複数のフラッシュ・メモリ・デバイスをサポートするために、接続されたすべてのフラッシュ・メモリ・デバイスの各 nCEピンに、この flash_nceピンを接続します。ポートの幅は、チェイン内のフラッシュ・メモリ・デバイスの数に依存します。

flash_nwe 出力 —

フラッシュ・メモリ・デバイスの nWE ピンに接続します。Low 信号でフラッシュ・メモリ・デバイスへの書き込み動作をイネーブルにします。

flash_noe 出力 —

フラッシュ・メモリ・デバイスの nOE ピンに接続します。Low 信号で、読み出し動作中のフラッシュ・メモリ・デバイスの出力をイネーブルにします。

表14. PFL・シグナル(1) ( その２ )



シグナル Page 47

flash_clk (4) 出力 —

バースト・モードに使用します。フラッシュ・メモリ・デバイスの CLK 入力ピンに接続します。CLKのアクティブ・エッジは、フラッシュ・メモリ・デバイスの内部アドレス・カウンタをインクリメントします。flash_clk周波数は、シングル CFI フラッシュのバースト・モードでは、pfl_clk 周波数の半分です。デュアル P30 または P33 CFI フラッシュ・ソリューションでは、flash_clk周波数は pfl_clk 周波数の 4 分の 1 で動作します。

flash_nadv (4) 出力 —

バースト・モードに使用します。フラッシュ・メモリ・デバイスのアドレス有効入力ピンに接続します。この信号は、開始アドレスをラッチするために使用します。

flash_nreset 出力 —フラッシュ・メモリ・デバイスのリセット・ピンに接続します。Low 信号でフラッシュ・メモリ・デバイスをリセットします。

fpga_data [] (2) 出力 —

コンフィギュレーション中に、フラッシュからFPGA デバイスへデータを出力します。PS モードでは、1 ビット・バス fpga_data[0]のデータ・ラインになります。FPP モードでは、8 ビット fpga_data[7..0] のデータバスになります。

fpga_dclk (2) 出力 —FPGA の DCLK ピンに接続します。コンフィギュレーション中の FPGA デバイスへのクロック入力データです。

fpga_nconfig (2)

オープン・ドレイン

出力


FPGA の nCONFIG ピンに接続します。Low のパルスが FPGA をリセットし、コンフィギュレーションを開始します。 (3)

flash_sck [] 出力 —

フラッシュ・データの読み出し動作用のクロック・ソースです。QSPI フラッシュの CLK 入力ピンに接続します。複数の QSPI フラッシュを使用している場合には、すべての QSPI フラッシュの CLK入力にこのピンを接続します。ポートの幅は、チェイン内の QSPI フラッシュの数と同等にします。

flash_nce [] 出力 —

QSPI フラッシュの ncs ピンに接続します。複数の QSPI フラッシュを使用している場合には、すべての QSPI フラッシュの ncs ピンにこのピンを接続します。ポートの幅は、チェイン内の QSPI フラッシュの数と同等にします。

表14. PFL・シグナル(1) ( その３ )



Page 48 シグナル

flash_io0 [] 出力 —

QSPI フラッシュへの、または QSPI フラッシュからの、データバスの初のビットです。複数の QSPI フラッシュを使用している場合には、すべての QSPI のフラッシュのデータバスの初のビットにこのピンを接続します。ポートの幅は、チェイン内の QSPI フラッシュの数と同等にします。


QSPI フラッシュへの、または QSPI フラッシュからの、データバスの 2 番目のビットです。複数の QSPI フラッシュを使用している場合には、すべての QSPI のフラッシュのデータバスの 2 番目のビットにこのピンを接続します。ポートの幅は、チェイン内の QSPI フラッシュの数と同等にします。





pfl_reset_watchdog 入力 —

ウォッチドッグ・タイマがタイムアウトする前にリセットするトグル信号です。適切にウォッチドッグ・タイマをリセットするために、pfl_clk 周波数で少なくとも 2 クロック・サイクルは、信号を High または Low に保持します。

pfl_watchdog_error 出力 — High の信号で、ウォッチドッグ・タイマのエラーを示します。

表14：注 (1) 大の FPGA コンフィギュレーション DCLK周波数については、コンフィギュレーション・ハンドブックを参照してください。

(2) これらのピンは、PFL メガファンクションのフラッシュ・プログラミング・オプションには使用できません。

(3) アルテラは、PFL ピンと CPLD の I/O ピンの間、特に flash_dataおよび fpga_nconfig ピンに、ロジックを挿入しないことをお勧めします。

(4) flash_clk と flash_nadv ピンはバースト・モードだけに使用します。バーストモードを使用しない場合、フラッシュ・メモリ・デバイスから CPLD デバイスに、これらのピンを接続しないでください。

(5) PFL がフラッシュ・メモリ・デバイスにアクセスしていないときの flash_addrおよび flash_dataピンの出力は、PFL インタフェース・トライ・ステート・オプションを選択していない場合には、未使用ピン設定に準じます。

表14. PFL・シグナル(1) ( その４ )




仕様 Page 49

仕様この項では、PFL メガファンクションで FPGA をリコンフィギュレーションするため

の所要時間を見積もるための方程式を提供します。

表 15 の方程式は、以下の定義を前提としています。

■ Cflash は、フラッシュ・メモリからの読み出しに必要なクロック・サイクル数で

す。

■ Ccfg は、フラッシュのデータ・バス幅および FPP または PS モードの選択に応じて 1～ 16 DCLK サイクルの間で生じる、データのクロック・アウトのための入力ク

ロック・サイクル数です。

フラッシュからの読み出し、およびコンフィギュレーションのためのデータのク

ロック・アウトはパラレルで行われるため、Cflash と Ccfg の、どちらか大きな値の

みが重要になります。

■ Fclk は、PFL メガファンクションへの入力クロック周波数です。

■ Taccess は、フラッシュ・アクセス時間です。

■ Caccess は、フラッシュ・データの準備までに必要なクロック・サイクル数です。

■ Tpage_access は、Spansion フラッシュ・メモリ・デバイスのページ読み出し時間であ

り、ページ・モード・アクセスにのみ適用されます。Tpage_access は、PFL メガファ

ンクションで 30ns に設定されています。

■ N は、クロック・アウトされるバイト数です。この値は、特定の FPGA の .rbf から得

られます。

表15. PFL メガファンクションのための FPPおよび PSモードの方程式 ( その１ )

フラッシュ・アクセス・モード

コンフィギュレーション・データ・オプション

フラッシュ・データ幅

DCLK 比率 =1、2、4、または 8(1)

FPP モード PSモード

Normal Mode/Page Mode (2)

ノーマル

8 ビット

Cflash = Caccess

Ccfg = DCLK 比率

Coverhead = 5*Caccess

Cflash = Caccess

Ccfg = 8*DCLK 比率


16 ビット

Cflash = Caccess/2

Ccfg = DCLK 比率


Cflash = Caccess/2



圧縮および / または暗号化された

8 ビット

Cflash = Caccess



Cflash = Caccess



16 ビット

Cflash = Caccess/2



Cflash = Caccess/2




Page 50 仕様

Burst Mode

ノーマル

4 ビット

Cflash = 4

Ccfg = DCLK 比率

Coverhead = 48

Cflash = 4


Coverhead = 48

8 ビット

Cflash = 2

Ccfg = DCLK 比率

Coverhead = 22*Caccess + 8

Cflash = 2



16 ビット

Cflash = 1

Ccfg = DCLK 比率


Cflash = 1



圧縮および / または暗号化された

4 ビット

Cflash = 4


Coverhead = 48

Cflash = 4


Coverhead = 48

8 ビット

Cflash = 2



Cflash = 2



16 ビット

Cflash = 1



Cflash = 1



表15. PFL メガファンクションのための FPPおよび PSモードの方程式 ( その２ )




DCLK 比率 =1、2、4、または 8(1)



仕様 Page 51

以下は、ノーマル・モード、ページ・モード、およびバースト・モードのコンフィ

ギュレーション時間の計算例です。

1 以下の方程式中の 100 MHz のコア・クロック速度は、コンフィギュレーション時間例

のためにだけに代入しています。実際のクロックへの推奨値ではありません。

■ ノーマル・モードでのコンフィギュレーション時間の計算例：

EP2S15 のための .rbf サイズ = 577K バイト = 590,848 バイト

コンフィギュレーション・モード = 圧縮または暗号化なしの FPPフラッシュ・アクセス・モード = ノーマル・モード

フラッシュ・データ・バス幅 = 16 ビット

フラッシュアクセス時間 = 100 nsPFL 入力クロック = 100MHzDCLK 比率 = 2

■ ノーマル・モードおよびバースト・モードの場合：

Caccess = Taccess*Fclk+1

クロック・サイクルの合計（High にアサートされた nRESET から、データ・クロック・アウトの N バイトへ）

= Coverhead + max(Cflash, Ccfg)*N

コンフィギュレーション時間の合計 = クロック・サイクルの合計 /PFL 入力クロック

■ ページモードの場合：

Caccess =[(Taccess*Fclk+1) + (Tpage_access*Fclk*15)]/16


= Coverhead + max(Cflash, Ccfg)*N

コンフィギュレーション時間の合計 = クロック・サイクルの合計 /PFL 入力クロック

■ FPP（×8）の場合


Cflash 値は同一です。


クロック・サイクルの合計（High にアサートされた nRESET から、データ・クロック・アウトの N ワードへ）

Cflash = Cflash × 2 (FPP ×8 の場合の Cflash ×2)


クロック・サイクルの合計（High にアサートされた nRESET から、データ・クロック・アウトの N ダブルへ）

Cflash = Cflash × 4 (FPP ×8 の場合の Cflash ×4 )

表15：注(1) 入力クロックと DCLK 出力クロック間の比率です。詳しくは、39 ページの表 13 を参照してください。

(2) Spansion ページ・モードは、Quartus II ソフトウェアバージョン 8.0 以降でのみサポートしています。

表15. PFL メガファンクションのための FPPおよび PSモードの方程式 ( その３ )




DCLK 比率 =1、2、4、または 8(1)



Page 52 仕様

この計算では、次の式を使用します。

Caccess = Taccess*Fclk+1ノーマル・モードの Cflash= Caccess / 2Ccfg = 2.5Coverhead = 3*Caccess

クロック・サイクルの合計 = Coverhead + max (Cflash, Ccfg)*Nコンフィギュレーション時間の合計 =クロック・サイクルの合計 / PFL入力クロック

以下の式に、これらの値を代入します。

Caccess = (100ns * 100MHz) + 1 = 11Cflash = 11/ 2 = 5.5Ccfg = 2.5Coverhead = 3*11 = 33クロック・サイクルの合計 = 33 + 5.5 * 590848 = 3249697100MHz でのコンフィギュレーション時間の合計 =3249697/ 100 × 106 = 32.5ms

■ ページ・モードでのコンフィギュレーション時間の計算例：

EP2S15 のための .rbf サイズ = 577 K バイト = 590,848 バイト

コンフィギュレーション・モード = 圧縮または暗号化なしの FPPフラッシュ・アクセス・モード = ページ・モード




T page_access = 30 nsCaccess = [(Taccess*Fclk+1) + (Tpage_access*Fclk*15)]/16ページ・モードの Cflash= Caccess / 2Ccfg = 2.5Coverhead = 3* Caccess

クロック・サイクルの合計 = Coverhead + max (Cflash, Ccfg)*Nコンフィギュレーション時間の合計 =クロック・サイクルの合計 / PFL入力クロック


Caccess = [((100ns * 100 MHz) + 1) + (30ns*100 MHz*15)]/16 = 3.5ページ・モードの Cflash= 3.5/ 2 = 1.75 = 2Ccfg = 2.5Coverhead = 3*3.5 = 10.5クロック・サイクルの合計 =10.5 + 2.5*590848 = 1477130.5100MHz でのコンフィギュレーション時間の合計 =1477130.5 / 100 × 106 = 14.77 ms


仕様 Page 53

■ バースト・モードでのコンフィギュレーション時間の計算例：


コンフィギュレーション・モード = 圧縮または暗号化なしの FPPフラッシュ・アクセス・モード = バースト・モード




Caccess = Taccess*Fclk+1バースト・モードの Cflash= 1Ccfg = 2Coverhead = 20* Caccess + 8クロック・サイクルの合計 = Coverhead + max (Cflash, Ccfg)*Nコンフィギュレーション時間の合計 =クロック・サイクルの合計 / PFL入力クロック


Caccess = (100ns * 100 MHz) + 1 = 11Cflash = 1Ccfg = 2Coverhead = (20*11)+8 = 228クロック・サイクルの合計 = 228 + 2 * 590848 = 1181924100MHz でのコンフィギュレーション時間の合計 =1181924 / 100 × 106 = 11.82 ms

以下は、単一のまたはカスケード接続された QSPI フラッシュのコンフィギュ

レーション時間の計算例です。

■ 単一の QSPI フラッシュ：

EP2S15のための .rbfサイズ = 577K バイト = 590,848バイト

コンフィギュレーション・モード =圧縮または暗号化なしの FPPフラッシュ・アクセス・モード =バースト・モード

フラッシュデータバス幅は = 4ビット（1つのみの QSPI フラッシュを使用）

フラッシュアクセス時間 = 100 nsPFL 入力クロック = 100MHzDCLK比率 = 2


Cflash = 4Ccfg = 2Coverhead = 48クロック・サイクルの合計 = Coverhead + max (Cflash, Ccfg)*Nコンフィギュレーション時間の合計 =クロック・サイクルの合計 /PFL入力クロック


Cflash = 4Ccfg = 2Coverhead = 48クロック・サイクルの合計 = 48 + 4 * 590848 = 2363440100MHz でのコンフィギュレーション時間の合計 =2363440 / 100 × 106 = 23.63 ms


Page 54 改訂履歴

■ カスケード接続された 4 つの QSPI フラッシュ：


コンフィギュレーション・モード = 圧縮または暗号化なしの FPPフラッシュ・アクセス・モード = バースト・モード

フラッシュ・データ・バス幅 = 16 ビット（4 つの QSPI フラッシュの合計バス幅）


カスケード接続された４つの QSPI フラッシュのコンフィギュレーション時間

計算は、16 ビットのフラッシュ・データ幅の CFI フラッシュのコンフィギュ

レーション時間計算と同一です。

改訂履歴表 16 に、本資料の改訂履歴を示します。

表16. 改訂履歴

日付バージョン変更内容

2013 年 5 月 3.1 2 ページの表 1 に 28F00BP30 と 28F00BP33 を追加。

2012 年 9 月 3.0

■ メーカー名を Numonyx から Micron に更新。

■ 20 ページ「PFL メガファンクションによるリモート・システム・アップグレードの実装」および 49 ページ「仕様」を更新。

■ 6 ページの表 3、28 ページの表 7、39 ページの表 13、45 ページの表 14、および 49 ページの表 15 を更新。

■ 図の削除。

2012 年 8 月 2.1 ■ 表 1 を更新。

2011 年 12 月 2.0

■「エンハンスト・ビットストリームの圧縮および解凍の使用」にリファレンスを追加。

■ 表 1 に Eon シリコン CFI デバイス EN29GL128 を追加、S29GL-N デバイスを削除。

■ 表 2 に Micron QSPI デバイス N25Q128 を追加。

■「仕様」を更新

■ 表 13にStratix Vデバイス用の FPPX16および FPPx32コンフィギュレーション・スキームを追加。

■ 図 27 を更新。

■ 図 31 を追加。

■ テキストのマイナー・チェンジ。

2011 年 2 月1.1 年12 月

■ ユーザー・ガイド改編。

■ Quartus IIソフトウェア 10.1リリースに伴い新機能についての情報「NANDフラッシュのサポート」を追加。

2010 年 7 月 1.0 「AN386 Quartus II ソフトウェアでのパラレル・フラッシュ・ローダの使用」より改編


Documents

パラレル・フラッシュ・ローダ メガファンクション …Page 8 機能の説明 May 2013 Altera Corporation Parallel Flash Loader Megafunction User Guide PFL メガファンクションは

パラレル・フラッシュ・ローダメガファンクション …Page 8 機能の説明 May 2013 Altera Corporation Parallel Flash Loader Megafunction User Guide PFL メガファンクションは