Formation pratique à la conception d’un circuit intégré spécifique

514 pp. 514-525

Michel ROBERT* Jacques LASSALE* Serge PRAVOSSOUDOVITCH* Georges SAGNES *

Formation d'un

pratique & la conception circuit int6gre specifique

R~sum~

Cet article prdsente le type de formation pratique h la conception structurelle d'un ASIC numgrique, pro- posde en ddbut de cursus aux 61~ves inggnieurs de troisi~me annde de I'ISIM (BAC + 5) dans le d~partement microdlectronique et automatique. Dans le cadre d'un miniprojet de conception, gl l'aide des logiciels Sys- tem Hilo (Genrad) et Solo 1400 (ES2), l'dtudiant dispose de 24 heures de travaux pratiques pour rgaliser la conception complete d'un circuit int~grd CMOS, de type prgcaracMris6, du cahier des charges ~ la prdparation du dossier de fabrication. Les points importants de ce type de formation sont mis en dvidence.

Mots el6s : Formation professionnelle, Ing6nieur, Etudiant, Conception circuit, Micro61ectronique, Circuit ASIC.

Practical tra in ing o f appl icat ion specific integrated circuit des ign

Abstract

We present an example of practical works in design methodology for realizing digital ASIC circuit, at the gra- duate level in the microelectronics engineering program (IS1M) of the University of Montpellier II. This training program is illustrated by the design of a small project from specification to silicon manufacturing files, using a CMOS standard cell approach with the CAD softwares system Hilo (Genrad) and Solo 1400 (ES2).

Key words : Professional training, Engineer, Student, Circuit design, Microelectronics, ASIC circuit.

Sommaire

I. Formation gtla conception des circuits intdgr~s. II. Objectif du miniprojet.

III. Du cahier des charges gz l'architecture. IV. Description fonctionnelle. V. Description structurelle.

VI. Conclusion.

I. F O R M A T I O N ~. LA C O N C E P T I O N DES C I R C U I T S INTI~GRI~S

La conception d 'un circuit int6gr6, de sa sp6cifica- tion, aux prototypes, oL 1 consiste h enchatner un certain nombre d'6tapes qui correspondent h diff6rents niveaux

d'abstraction : - niveau comportemental (fonctionnement), - niveau structurel (architecture : logique, 61ectrique), - niveau physique (plan des masques ou layout).

1.1. Circuits ou cellules sur mesure

La r6alisation de l 'ensemble de ces 6tapes par un concepteur, n6cessite un long apprentissage et une so- lide formation de base qui est dispens6e dans des 6coles sp6cialis6es en micro61ectronique (technologies, architectures, microarchitectures, etc) et en CAO (conception architecturale, logique, 61ectrique, topologique, etc). Le concepteur doit avoir une bonne connaissance des prin- cipes et des algorithmes de base des logiciels de CAO mi- cro61ectronique afin d'&re un utilisateur intelligent des outils dont il dispose.

Les outils de base utilis6s pour ce type de formation sont les logiciels System Hilo (Genrad), Solo 2000

* ~SlM, P61e de Micro61ectronique de Montpellier, Universit6 Montpellier II Sciences, case 79, place Eugene Bataillon, F-34095 Montpellier cedex 5.

ANN. TI~LI~COMMUN., 46, n ~ 9-10, 1991 1/12

M. ROBERT - FORMATION PRATIQUE A LA CONCEPTION D'UN CIRCUIT 1NTI~GRI~ SPI~CIFIQUE 5 1 5

(Cadence/ES2) et Spice. Vu la complexit6 du logiciel Solo 2000, qu'on peut assimiler h une boite ~ outils spEcialisEs, le temps d'apprentissage est trop long pour permettre une utilisation satisfaisante de l'ensemble des outils qui le composent, dans le contexte d'un miniprojet. I1 est donc reservE, dans le cas de Montpellier II, ?a un nombre limit6 d'Etudiants prEparant un projet (ISIM,

DEA) OU une th~se. Seuls quelques modules spEcifiques (gEnErateurs, simulateurs) sont utilisEs par l 'ensemble des 6tudiants de la filibre microElectronique.

1.2. Utilisation de biblioth~ques

L'utilisation d'une biblioth~que de cellules permet de s'affranchir des niveaux de description 61ectrique et topologique. On obtient ainsi un circuit spEcifique de type prEdiffusE, prEcaractErisd ou compilE. La conception de tels circuits a l'aide d'outils automatiques, permet ainsi un accbs au silicium rapide qui peut s'Elargir ~ l 'ensemble des formations en 61ectronique.

Les outils de base utilisds dans le cadre du CNFM pour cet enseignement sont les logiciels System Hilo (simulation fonctionnelles, de fautes et test) et Solo 1400 (ES2). Ce dernier outil permet la conception automatique de circuits intEgrEs spEcifiques (ASIC) de type prdca-

rac tdr i sd -compi ld en technologie CMOS. Le concepteur de syst~mes dlectroniques est assistE par Solo 1400 de la creation du schema logique, jusqu'~ la gEnEration automatique de la topologie des masques technologiques et la preparation du dossier de fabrication. Malgr6 ses limites dans la conception de circuits de faible complexitd et sa pauvretd actuelle en outils de test (analyse de tes- tabilitE, simulation de fautes), ce logiciel est tr~s adaptd

la formation pratique de l'ensemble des dtudiants, car son temps d'apprentissage est tr~s rdduit. Toutefois, il est fondamental de ne passe limiter a son mode d'emploi : il est impEratif de donner aux Etudiants futurs concepteurs d'AS1C une formation de base leur permettant d'utiliser ces outils sophistiquEs dans des conditions optimales.

II. OBJECTIF DU M I N I P R O J E T

L'objet du miniprojet mis en place en 1989 h I'ISIM, en fin de cursus, est de montrer aux 6tudiants Fen- chainement des Etapes de conception d'un circuit intEgrE, en Etablissant un fil conducteur entre les s6ances de travaux pratiques illustrant les enseignements relatifs aux niveaux fonctionnel, structurel, test et aux outils de conception. Notons que ces travaux pratiques dEbutent au debut de la troisibme ann6e : les 6tudiants ont alors requ une formation gEnErale en 61ectronique, automatique et CAO, mais n'ont ~t ce niveau aucune spEcialisation en conception de circuits VLSI. Le sujet propose en 1990 est dEtaill6 en annexe I. I1 s'agit de la conception d'une structure synchrone h retard programmable.

La durEe prEvue, est de 24 heures de travaux pratiques, rEparties de la faqon suivante :

- de sc r ip t i on f o n c t i o n n e l l e et Evaluation avec system Hilo : 8 h,

- descr ip t ion s t ruc ture l le , simulation, placement routage, verifications, encapsulation, dossier de fabrication, avec Solo 1400 : 12 h,

- test, simulation de fautes avec system Hilo : 4 h.

Notons toutefois que les 6tudiants motives disposent d'un libre accEs aux stations de travail, en dehors des heures d'enseignement : il faut en effet ajouter environ 20 heures de travail personnel pour rEaliser correctement l'ensemble des 6tapes de la conception du circuit pro- posE.

Lors de la presentation du cahier des charges, les 6tudiants ont acc~s ~ la bibliothbque de cellules prEca- ractErisEes ciblEe, ainsi qu'b, la modElisation Hilo des cellules nEcessaires au projet, ceci afin de rEaliser une modElisation rEaliste et rapide.

III. DU CAHIER DES CHARGES A L ' A R C H I T E C T U R E

Compte tenu des cellules disponibles dans la bibliothbque, et des diffErents types de synth6se possibles, plusieurs architectures rEpondent au probl~me posE. Ci- tons quelques solutions :

1) Solu t ion 1 : a u t o m a t e

Elle consiste en l'utilisation de deux compteurs/dEcompteurs, et d'un automate de contrEle (Fig. la) : le retard T ~t appliquer au signal d'entrEe E est charge dans deux circuits compteur/dEcompteur c~blEs en dEcomptage. Un des deux circuits dEcompte

partir des fronts montants de E, l'autre h partir des fronts descendants. La valeur de T m6morisEe dans un

Horloge ) s'u't.

d e

C

0 m

t e

i1

r

C

C

0

m

t e u

r

Signal d'entr~e

fm de l e

c c n t r ~

o S

m - 0

t n d i C o

s e n u ' ~

T f'm du d~comp[~

FIG. la. - Principe de l 'architecture

Utilisation de d6compteurs et d 'un automate.

Architecture of the system with a state machine.

Signal de sortie

2/12 ANN TI~LI~COMMUN., 46, n ~ 9-10, 1991

516 M. ROBERT - FORMATION PRATIQUE A LA CONCEPTION D'UN CIRCUIT 1NTI~GRI~ SPI~CIFIQUE

registre permet de recharger chaque circuit h la fin de son d6comptage.

Un automate g~re les signaux de commande suivant le signal d'entr6e, les 6tats des d6compteurs et g6nbre le signal de sortie, synchrone d'une horloge h (base de temps). L'avantage de cette approche est la souplesse d'6volution tr~s appr6ciable si le cahier des charges 6volue : il suffit de reprendre la synth~se de l'automate.

2) Solution 2 : ligne ~ retard synchrone

Le retard T e s t charg6 dans un registre 4 bits (HE 175). Le signal d'entr6e e est d6cal6 ?a chaque cycle d'horloge dans un registre h d6calage (16 bits, constitu6 par deux registres HC595), qui constitue ainsi une ligne gt retard. Les sorties parall~les du registre ~ d6calage sont mul- tiplex6es (multiplexeur 16-1) vers la sortie selon la valeur du retard programm6e (Fig. lb). L'inconv6nient de cette solution est que le nombre de bascule du registre

d6calage fige la valeur du retard maximal. Son avantage sur la solution 1, est a priori le meilleur compromis temps/surface.

[ horlogr

P ~ g ~ T [ entr~s[ ml~iP~7: -SS|~,nal

sorties parall~le, s

d'enl~ --] horlo~ [ Regisn~ ~ d~alage | . . . . [ sur 15 bits

FIG. lb. - Principe de l'architecture Ligne ~ retard synchrone.

Architecture of the system with a synchronous delay line.

3) Solution 3

Le retard ~ programmer, T, est charg6 dans un registre R de contenu R(T). En utilisant un compteur/d6comp- teur C, (initialis6 tt l'6tat bas), dont l'incr6mentation est d6clench6e par le front montant du signal E (suppos6 l'6tat bas lors de l'initialisation) et s'effectue jusqu'h la valeur R(T) : on g6n6re alors un front montant sur s (suppos6 h l'6tat bas lors de l'initialisation).

Apr~s d6tection du front descendant de E, la d6cr6mentation de C, s'effectue jusqu'~ l'6tat bas, oil on g6n6re un front descendant sur S. Ainsi le signal S correspond au signal E d6cal6 d'un retard R(T). I1 faut dans cette architecture respecter une condition entre la

largeur de l'impulsion correspondante au signal E, et le retard programmer R(T).

Chaque groupe (2 6tudiants) doit proposer une architecture, et la valider fonctionnellement. Pour les 6tu- diants qui ont des difficult6s, une solution au probl~me est donn6 h la fin des s6ances de simulation fonctionnelle. A titre d'illustration de la m6thode de syntb6se, la solution 1 va &re d6crite dans la suite de ce document, et les r6sultats seront compar6s h la solution 2 (qui a re- cueilli en raison de sa simplicit6 la faveur d'une bonne partie des 6tudiants).

IV. DESCRIPTION FONCTIONNELLE (SOLUTION 1)

IV.1. Principe

Le principe de l'architecture repr6sent6 figure la, sera valid6 pour des valeurs maximales de T 6gales ~ 15 cy- cles d'horloge. On trouve dans la bibliotb6que de cellules un circuit compteur/d6compteur binaire (HC 19 lc) convenant parfaitement ~ cette utilisation. Une simulation par System Hilo permet de valider le modble fonctionnel (Annexe 2).

IV.2. Structure de l'automate

La m6thode de synth6se de l'automate propos6e, correspond h l'application des connaissances que les 6tu- diants en logique combinatoire et s6quentielle, ~ l'issue de la deuxi~me ann6e : il s'agit donc d'une solution non optimis6e, correspondant au niveau de compr6hen- sion id'6tudiants non sp6cialis6s en micro61ectronique. Notons tout de m~me que dans d'autres s6ances de TP, les 6tudiants manipulent des outils de synthbse automatique (ASYL).

Cet automate est de type synchrone et valide ses signaux sur les fronts descendants de l'horloge h. I1 prend en compte le signal d'entr6e e, les signaux de d6bordement Mo fournis par chacun des d6compteurs et g6n6re d'une part les commandes en et ld de chaque d6compteur et d'autre part le signal de sortie s.

Un front en sortie correspond h la s6quence d'6v6ne- ments suivante :

�9 r6ception d'un front en entr6e,

�9 activation du d6compteur relatif tt ce front,

�9 attente de son signal de d6bordement Mo correspondant.

Nous repbrerons par A et B les deux d6compteurs; A fonctionne sur les fronts montants de e et B sur les fronts descendants. Le graphe des 6tats relatifs aux fonctionnement et le tableau des 6tats d6duit de ce graphe sont illustr6s dans la figure 2 et les tableaux I et II. Six 6tats n6cessitent 3 variables E1 E2 E3 de

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M. ROBERT - FORMATION PRATIQUE ,~ LA CONCEPTION D'UN CIRCUIT INTt~GRE SPF, CIF1QUE 517

codage; voici un codage possible'

A t = 0 0 0 B t = 0 0 1 C ' : 1 0 0

E ' = 0 1 1 F ' = 1 1 0

D t 010

I a /o z o ~ ~ . s/z.z o I

\ ~ o o l L . ~ozo ~ /

\ 1 , : , o . o: ~.zo',t ;~' ~ z ~ 10z 0 , ~oo

l c/llJ. ~ ~ z/zoz iooo ~ ~

loo~.~/l= t___.J ~ :00~ ,000

E MOA MoB~

[ x / .nA enB s i

FIG. 2. - Graphe des 6tats du circuit.

State graph o f the circuit.

TAt.I - Table des 6tats du circuits.

State table o f the circuit.

TAB. II - Tableau des 6tats simplifi6

State table simplified

E t a

pr6sent

A t

13 t

C t

D t

E I

F t

Etats futurs f ( E M o A A I o B ) Sorties

000 001 01l 010 110 i I I 101 100 EnA E n B S

A I A t A t C t B t B t

E t E t D t C t B t B t

D t A t D t C t C t C t

D t A I D t F I B t F I

E t E t D t F t

E t F t B t F t

1 1 0

0 1 0

1 1 1

1 0 1

0 0 0

0 0 1

les 6quations permettant de g6n6rer les signaux de commandes EnA, EnB et le signal de sortie S. Ces 6quations sont les suivantes (avec un symbole b accompagnant les variables compl6ment6es) :

S = qa + q2q3b, E n A = qlbq3b + q2bq3b, E n B = q2b,

di = ql q3beMoBb + q2q3beAIoBb + q2bq3beMoAM,:B

+ qlbq3eMoAMob,

d2 - qlbq3ebMoBb + qlbq3ebMoAb + qN2bq3bebMoBb

+ q l b q 2 q 3 b m o B b + q l b q 2 A 1 o A b M o B b

+ q 2 q 3 b e ~ I o E b + q l q 2 q 3 b C b A l o A b M o B .

d3 = qlbq2beMoAb + qlbq2bq3MoAbB

+ qlbq3bcMoAbMo + qlbq3ebMoAb

+ qlq2q3bMoAbMoB.

Etat

pr6sent

A A

B F

C E

D E

E E

F F

G E

H A

I

J F

K

L F

M

N

Etats futurs = f ( E M o A M o B ) Sorties

000 001 011 010 110 111 101 100 EnA E n B S

H

H

H

L

L

L

G C

G C

G K

G K

C

K

G

N

N

B 1 1 0

/3 0 1 0

D 1 1 1

D 1 1 1

J I 1 0 1

0 0 0

I 1 0 1

J /3 1 1 0

J I 0 0 1

J B 0 1 0

J I 0 0 1

0 0 0

M 1 1 1

M 1 1 0

L'automate synchrone 6tant r6alis6 avec des bascules D, chaque variable Ei d'un 6tat pr6sent sera une sortie qi de bascule et sa valeur Ei dans l'6tat futur sera l'entr6e Di de cette m~me bascule. Ce codage 6tablit

U6tat initial est caract6ris6 par une inactivit6 des ddcompteurs et une sortie S qui recopie l'entr6e E. Un niveau haut sur E valide comme 6tat initial l'6tat C t de la demi~re table des dtats cod6 100. Si maintenant E se trouve au niveau bas, l'6tat correspondant de la table est A t codd 000.

IV.3. Simulation fonctionnelle du circuit

Les cellules ndcessaires pour ddcrire le circuit global dans la syntaxe system Hilo sont moddlis6es au niveau fonctionnel darts l'annexe III. Le retard est m6moris6 darts un registre i chargement synchrone : le circuit HC175 est une utilisation possible pour un retard cod6 sur quatre bits. Le simulateur fonctionnel permet ainsi de valider l'architecture d6veloppde.

V. DESCRIPTION STRUCTURELLE

Apr~s validation du fonctionnement, il est n6cessaire de poursuivre la conception du circuit pr6caract6ris6 en enchainant les 6tapes suivantes avec le logiciel Solo 1400 : saisie de schdma avec la bibliothbque de cellules, placement/routage, simulations, test et vdrifications. La formation i ces diffdrentes 6tapes dolt s'effectuer darts

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un premier temps indEpendamment du projet, ceci afin de montrer ~ l 'ensemble des Etudiants les points essen- tiels.

V . 1 . F o r m a t i o n d e b a s e

L'annexe IV fournit la trame du sujet de TP propose aux Elbves-ingEnieurs. La durEe prEvue est de 12 heures, rEparties en 6 sEances de travaux pratiques (une seance Etant rEservEe h l'initiation au logiciel sur un exemple 61Ementaire). Un document rEsumant les commandes de base du logiciel est fourni ~t chaque Etudiant.

On constate que le sujet proposE, est indEpendant du circuit ~t rEaliser. I1 illustre ainsi la demarche de conception d 'un circuit de l 'architecture ?a la preparation du dossier de fabrication : - Edition de schema (Annexe IV, question 1) - dessin des masques (question 2) : on distinguera pour

ce type de topologie les notions de colonne, rangEe et Etage, et l ' impact des choix sur la surface. La visua- lisation des masques technologiques est intEressante car les possibilitEs graphiques de l 'outil permettent

l'Etudiant d 'effectuer des analyses de construction prEcises et rEalistes.

- simulation (question 3) : on insistera sur les raisons amenant les fondeurs ~ prEciser des gammes de fonctionnement (industriel, militaires . . . . ) et de caractEri- sation (min , typ, m a x ) et sur les consequences pour le concepteur.

- testabilitE (question 4) : on montrera que l 'analyse d'activitE proposEe par ES2 sur Solo 1400 est une condition nEcessaire mais non suffisante par ES2 sur Solo 1400 est une condition nEcessaire mais non suffisante pour obtenir un taux de couverture satisfaisant.

- placement des plots (question 5) : on mesurera avec precision l ' impact sur la surface et les performances temporelles.

- caractErisation temporelle complete d 'un chemin de donnEes (question 5) : analyse fondamentale, car le retard simul6 va varier en fabrication (contr61e du procEdE) et en utilisation sur les gammes de tension et de temperature (voir Annexe II).

- dossier de fabrication et encapsulation (questions 6 et 7) : compte tenu des performances offertes par Solo 1400 on ne nEgligera pas ces Etapes. Notons la possibilitE de verification du travail de

l'Etudiant en consultant le fichier xxx.inf qui indique les Etapes rEalisEes par le concepteur, les dates, les rEsultats des diffErentes operations . . . . Ainsi, il est possible de verifier si la conception du circuit est correcte, et si des Etapes n 'ont pas EtE oubliEes !

Notons enfin, qu'il est fondamental de distinguer la formation ~ la conception et l 'apprentissage du mode d 'emploi d 'un logiciel. Autrement dit l'Etudiant ne doit pas ~tre formE au mode d 'emploi de Solo 1400, mais utiliser cet outil comme un support efficace. On limitera donc l 'apprentissage aux modules nEcessaires au strict minimum. En particulier on ne se perdra pas dans

les subtilitEs offertes par l'Editeur de schema, ou les langages de description (structurel, vecteurs de test).

V . 2 . R i ~ g l e s d e c o n c e p t i o n

Les param~tres ~ prendre en compte par le concepteur sont nombreux, et concernent essentiellement des aspects sEcuritd, vitesse, surface, consommation, testa- bilitE, durde, coots. En montrant les limitations des outils de CAO disponibles, on insistera lors des Etapes de simulation logico-temporelle (avant et aprbs dessin des masques) sur les points techniques suivants :

- sdcur i td de concep t ion , lide h la connaissance des limitations relatives aux technologies de fabrication, aux mEthodes et aux outils de dEveloppement. En particulier, il est prEfErable d'utiliser des structures de synchroni- sation au fonctionnement stir et inddpendant des retards (autrement dit on Evitera les oscillateurs dlEmentaires, les lignes ~t retard et gEnErateurs d ' impulsions asynchrones, etc...). De plus la gEnEration et la propagation des horloges doivent atre soignEes.

- c o m p r o m i s v i t e s se / sur face , qui va dEpendre de la bibliothbque de cellules utilisEe, c'est-h-dire des possi- bilitEs de decomposition logique et des choix du concepteur lorsqu'il s 'agira d 'optimiser un ou plusieurs chemins critiques dans le circuit (sans oublier le choix et la dis- position des plots d'entrEe/sortie).

- c o n c e p t i o n en rue du tes t c'est-~-dire ddvelopper une architecture permettant un test de fabrication du silicium efficace. I1 est important de bien prEciser ?a l'Etu- diant que le concepteur est responsable de la definition des vecteurs de test, permettant de valider le circuit, au niveau de la fonction et de la fabrication (silicium).

Les points techniques EvoquEs doivent Evidemment faire rEfErence aux cours thEoriques associEs. Une des difficultEs pour le formateur consiste a trouver des sujets de conception varies, tout en limitant au maximum la complexitE des circuits compte tenu du temps limit6 de cette formation. On 6vitera de m~me d'utiliser les exemples proposes par le vendeur (ES2) dans les ou- vrages d'initiation au logiciel <<getting started~> (dEco- deurs, ...) : ces exemples de circuit montrent les qualitEs de l 'outil et permettent son apprentissage, sans Evoquer les problbmes reels de conception. Les quelques exemples 6lEmentaires qui suivent mettent en Evidence les probl~mes 6voquEs : - caractErisation temporelle d 'un chemin de donnEes (le

plus E1Ementaire Etant une ligne h retard asynchrone constituEe par une cha~ne d'inverseurs - cette structure ne rEpondant Evidemment pas au problbme pose dans le miniprojet 1 - : le retard simulE varie en fabrication (contrEle du procEdE), en utilisation sur les gammes de tension et de temperature avant et aprbs le placement et le routage,

- gEnErateur d ' impulsions asynchrones et synchrones, - gEnErateur de parasites, et consequence, - optimisation d 'un chemin critique par isolation du

chemin, - test d 'un compteur 16 bits.

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M. ROBERT - FORMATION PRATIQUE A LA CONCEPTION D'UN CIRCUIT INTI~GRI~ SPI~CIFIQUE 519

in P L i ~ d2

Out

d3

FIG. 3 . - SchEma du circuit.

Circuit schematic.

V.3. R~sultats

�9 S o l u t i o n 1 : la saisie de schema et les simulations logico-temporelles du circuit ~ rEaliser n'ont pas pose de problEme particulier : l'automate de contrEle a EtE implantd avec une PLA gEndrEe automatiquement avec Solo 1400. La figure 3 montre l'architecture et la figure 4 les rEsultats de simulation aprEs le dessin des masques. On obtient pour ce circuit une surface de silicium de 5,6 mm 2 (Figure 5a). Les rEsultats de caractErisation montrent une frEquence maximum de fonctionnement de 15 MHz (dans le pire cas : dElais maximaux, traitement lent, conditions d'utilisation pire cas).

�9 S o l u t i o n 2 : les rdsultats de simulation apr~s le dessin des masques montrent dans ce cas une frEquence maximale de fonctionnement de 30 MHz dans le pire cas, pour une surface de silicium de 5,7 mm 2 (Figure 5b). Cette solution offre donc comme prEvu un meilleur compromis temps/surface.

V.4. Test

Au niveau test, compte tenu des moyens logiciels disponibles (seule l'analyse d'activitE lors de la simulation est propose par Solo 1400), l'outil utilisE est ~ nouveau system Hilo (simulation de fautes, gEnEration de vecteurs).

g~

T3

T2

T]

PROG

I I F - ] I t _ _

n

_ _ 1

FIG. 4. - Simulation logico-temporelle du circuit avec Solo 1400.

Logic simulation of the circuit with Solo 1400.

En supposant (pour simplifier) que les macrocellules (HC175, HC191 . . . . ) sont correctes, la simulation de fautes avec les vecteurs proposes pour la simulation fonctionnelle donne un taux de couverture supErieur ~t 85%, qui peut 8tre facilement amen6 h 100% en ajoutant des vecteurs supplEmentaires.

Ces buns rEsultats proviennent dans le cas de la solution 1 de la simplicit6 de l'automate de contr61e, et du nombre rEduit d'entrEes du circuit. Un nombre d'entrEes externes ou un nombre d'dtats plus 61eve aurait

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520 M. ROBERT - FORMATION PRATIQUE A LA CONCEPTION D'UN CIRCUIT INTI~GRI~ SPI~CIFIQUE

V . 5 . D o s s i e r d e f a b r i c a t i o n

Aprrs les vrrifications finales (simulations avec les parambtres typique, minimale et maximale; srquence de test; encapsulation . . . . ), les circuits srlectionnrs ont 6t6 envoyrs en fabrication dans le cadre du programme Eurochip, aprrs rrdaction par les 6tudiants d'un dossier de fabrication incluant une sprcification et de test du composant. Notons que seuls les circuits prrsentant un intrr~t au niveau de l'architecture et des performances ont 6t6 fabriqurs.

FIG. 5a. - Dessin des masques du circuit ( technologie CMOS 1,5 /zm).

Solution 1.

Circuit layout (CMOS 1,5 I~m CMOS technology). Solution 1.

FIG. 5b. - Dessin des masques du circuit ( technologie CMOS 1,5 #m) .

Solution 2.

Circuit layout (CMOS 1,5 #m CMOS technology). Solution 2.

amen6 ~ l'introduction de techniques SCAN. I1 n'est donc pas nrcessaire ici d'ajouter des broches d'entrre/sortie supplrmentaires.

I1 est donc intrressant de prrvoir en parall~le avec le miniprojet quelques structures 616mentaires difficilement testables...

VI. CONCLUSION

La formation pratique h la conception d'un ASIC ne peut se limiter ~ l'utilisation passive d'outils sprcialisrs sur des exemples figrs et trop simples. Le formateur doit savoir mettre en 6vidence les parties critiques de la conception, et trouver des sujets d'applications adaptrs : des exemples simples permettent de mettre en 6vidence les problemes d'rvaluation, d'optimisation et de testabilitrs.

L'intrgration d'un syst~me 61ectronique dans le cadre d'un miniprojet de conception guidr, est le moyen le plus efficace pour s'initier aux techniques et aux outils de conception des circuits intrgrrs, en mettant en 6vidence l'enchalnement des 6tapes de la conception et leurs interactions. Les possibilitrs du logiciel Solo 1400 permettent de plus de comparer rapidement les compromis temps/surface des diverses solutions.

Ainsi ce type de miniprojet a permis d'illustrer les 6tapes suivantes de la conception :

- comprrhension d'un cahier des charges (aspects techniques et 6conomiques),

- description et simulation fonctionnelle de l'architecture,

- synth~se logique, - placement, routage, - simulations, et vrrifications temporelles, - simulation de fautes, - prrparation d'un dossier de fabrication, et rrdaction

d'une sprcification provisoire.

Par contre, dans la solution proposre et dans le temps imparti, les points suivants n'ont pu ~tre correctement illustrrs :

- problemes de testabilitrs, - probl~mes temporels, - optimisation temps/surface (recherche de chemins

critiques, comparaison compil6 (Solo 1400)/prrca- ractrris6 (Solo 2000), 6valuation d'une solution s u r

m e s u r e , ...)

I1 est donc nrcessaire d'associer au miniprojet des exemples prrcis illustrant les principaux probl~mes que peut rencontrer le concepteur.

Les possibilitrs de fabrication offertes par les services CMP ou Eurochip doivent permettre de donner un crt6

ANN. TI~LI~COMMUN., 46, n ~ 9-10, 1991 7/12

M. ROBERT - FORMATION PRATIQUE A LA CONCEPTION D'UN CIRCUIT INTI~GRI~ SPI~CIFIQUE 521

rgaliste aux sujets de travaux pratiques propos6s aux 6tudiants. Ainsi quelques circuits en d6but de cursus : certains d'entre eux auront donc pour objectif d'6valuer et d'optimiser 6ventuellement les performances de ces circuits, autrement dit de concevoir apr6s avoir effectu6 le test.

ANNEXE I DOCUMENT PI~DAGOGIQUE :

INITIATION A LA CONCEPTION D'UN C IR C UIT INTI~GRI~

Miniprojet de conception

Conception d'une structure Synchrone ~i retard programmable

ANNEXE I I

MODI~LISATION H I L O DU DI~COMPTEUR HC191C

Signaux d'entrde Signaux de sortie

ck horloge rck horloge pour la du contr61e cpt/dcpt raise en cascade en activation cpt/dcpt mo comptage max/min ld chargement asynchrone

qa' qb Donn6es de sortie DonnOes d'entrOe qc

qd

AI.1. Cahier des charges

L'objet du projet est de rOaliser la conception d'un circuit intOgrO, d6calant un signal e d'un retard programmable T qui est fonction d'une horloge h. Le signal rOsultant s'appelle s. Pendant le chargement de la valeur du retard, signal6 par l'entr6e prog, le circuit est inhib6.

Pour des raisons 6conomiques (coOt, d61ai de conception .. . . ) les prototypes seront de type prOcaractOrisO, en technologie CMOS 1,5 #m (fondeur ES2 dans le cadre du projet CMP). Les outils de conception disponibles sont Hilo (Genrad) et Solo 1400 (ES2).

AI.2. Conception du circuit

1) DEfinir l'architecture du circuit au niveau fonctionnel.

Simuler cette architecture. On mod61isera les cellules en prenant tousles signaux nOcessaires (horloges, R A Z , . . . ) :

on utilisera pour cela la description prOcise du compor- tement (entrOes, sorties, fonction, retards .... ) des cellules qui seront sOlectionnOes par la suite. A titre d'exemple, on trouvera en annexe quelques macrocellules extraites de la bibliothOque ES2.

2) DOfinir la structure logique du circuit, h l'aide des cellules disponibles dans la bibliothOque fournie (portes, macrocellules, r6seaux logiques programmables,...). D6finir les entrOes et les sorties du circuit.

3) R6aliser l'implantation, la simulation, le test, les v6rifications et l'encapsulation du circuit h l'aide du logiciel Solo 1400. DOfinir les 616ments relatifs ~t la fabrication de prototypes (fichiers,...). On se reportera aux documents p6dagogiques correspondants ~ toutes ces 6tapes.

4) D6finir la sp6cification provisoire du circuit pour les futurs utilisateurs (fonction, brochage, performances CD et AC,...).

ck du en

ld I

I

la Ib

Id l

| I I l d l e n ] d u l c k

' I i i , 1 1 0 1 0 1 iiolii 0 1 x l x l x 1 1 1 I x l x

I I I

I qa~ qb qc ,- qd

rck mo

fonction

comptage [d~comptage pr~charge pas de modif

du s61ectionne le mode d'utilisation :

du = 0 ~ comptage

du = 1 ~ dOcomptage

en = 0 active l'utilisation synchrone du circuit (comptage ou dOcomptage sur front montant de l'horloge ck). ld = 0 permet le chargement asynchrone de la valeur de dOmarrage du circuit prOsente sur les donn6es d'entrOe et validOe en sortie.

Deux sorties facilitent la mise en cascade ; Mo produit une impulsion au niveau haut avec une durOe approxi- mativement 6gale ~ un cycle complet de ck lorsque le compteur dOpasse sa capacit6 (overflow ou underflow) rck produit une impulsion au niveau bas de durOe 6gale au niveau bas de l'horloge ck lorsqu'une condition de d6bordement ou de d6passement supErieure ou infOrieure existe.

8/12 ANN. TI~LE, COMMUN., 46, n ~ 9-10, 1991

522 M. ROBERT - FORMATION PRATIQUE A LA CONCEPTION D'UN CIRCUIT INTt~GRt~ SPI~CIFIQUE

ModUle fonct ionnel Hilo DEFAULT =:~ r e g i n [ 4 : l ] : : X, ENDCASE ;

ENDCIRCUIT

CCT HC191c (in[4:l] ,du,en,ld,h,out [4:1] ,mo,rck) ;

BUF gl [4:1] (out [4:1] ,regin[4:l] ) ;

INPUT du,en,ld,h,in[4:l] ; en

WIRE out[4:l] ; [ WIRE mo:= A N D ( r e g i n [ 4 : l ] ) ; 1 /

WIRE rck:----mo NAND (NOT h) ; [ I

REGISTER(I, 1) r e g i n [4:1] := LOADCASE l d 0F 1 ~ '

0 ~ in[4:1], ld -/q R

i ~ UNCHANGED, [ -

ENDCASE ; in --/'-~ G

41- WHEN h RISES DO I

CASE { e n , du} OF I ~ 00 ~ regin[4:l]::regin[4:l] + 1 i

17 ~ regin[4:l]:=regin[4:l] h -- /" '

01 ~ regin[4:l]:=regin[4:l] -- I, 1

du

I /i

BUF 4 /"->out

1 ! I

IA- D /->me

i

t I ~ J !

A N N E X E III

AIII .1 . ModUle Hilo des sous-circuits et du circuit final

AIII.I.1. Sous-circuits

1) Modkle Hilo du

entr6e d sur 4 bits,

CCT HC175f ( d [ 4 : 1 ] , r a z , h , q [ 4 : l ] ) ;

BUF g l [4 :1] ( q [ 4 : 1 ] , r e g d [ 4 : l ] ) ; INPUT d [ 4 : 1 ] , h , r a z ;

WIRE q [ 4 : 1 ] ; REGISTER(I, 1 ) r e g d [4 :1] := LOADCASE r a z 0F

reg i s t~des tockagedeT : HC175f

raz, hor loge, son ie q sur 4 bits

** sp6cifications

** tampon de sortie

** d6finition des entr6es

** d6finition de la sortie

O ~ 0, ** chargement asynchrone du registre

1 ~ UNCHANGED regd suivant la valeur de raz

COX,

ENDCASE ;

WHEN h (0 T0 I) D0 regd[4:l]:=d[4:l] ; ** chargement synchrone de regd

ENDCIRCUIT sur front montant de h

2) Modkle Hilo des bascules utilis~es par l'automate : bascule BDFFSCT

** sp6cifications

** tampon de sortie

** sortie compl6ment6e

** d6finition des entr~es

** d~finition des sorties

** chargement asynchrone du

registre regd suivant la valeur

de raz et set

** chargement synchrone de

entr6es d, hor loge, raz, se t ; sort ies q et qb

CCTBDFFST ( d , h , r a z , s e t , q , q b ) ;

BUF g l ( q , r e g d ) ; NOT g 2 ( q b , r e g d ) ; INPUT d , h , r a z , s e t ;

WIRE q , q b ; REGISTER ( 1 , 1 ) r e g d : = LOADCASE{raz, s e t } OF

0 0 , 0X, X0, XX =~ X, 11 =~ UNCHANGED Ol ~ O,

i0~ i,

ENDCASE ;

WHEN h (1 TO 0) DO regd:----d;

�9 , o ANN. TELECOMMUN., 46 , n 9 - 1 0 , 1991 9 / 1 2

M. ROBERT - FORMATION PRATIQUE A LA CONCEPTION D'UN CIRCUIT INTEGRI~ SPECIFIQUE 523

ENDCIRCUIT

reed sur front

descendant de h

Bascule BDFFCT :=~ entrdes d, horloge, raz; sorties q et qb

c c t BDFFCT ( d , h , r a z , s e t , q , q b ) ;

BUF g l ( q , r e g d ) ;

NOT g 2 ( q b , r e g d ) ;

INPUT d , h , r a z ;

WIRE q , q b ;

REGISTER(I, l ) r e E d : = LOADCASE r a z OF

0 0 0 ,

1 ~ UNCHANGED,

X ~ X , ENDCASE ;

WHEN h (1 T 0 0 ) DO r e g d : = d ; ENDCIRCUIT

** specifications

** tampon de sortie

** sortie compl~ment~e

** d@finition des entr~es

** d@finition des sorties

** chargement asynchrone du

registre reed suivant la valeur

du raz

** chargement synchrone de

regd sur front descendant de h

AIII.1.2. Circuit final

CCT PROJET (T[4:1 ], h, c, prog, e, s) ;

HC191c A (ret [4:1] ,du,enA,idA,h, outA [4:1] ,moA,rcka)

B (ret [4:1] , du, enB, ldB, h, outB [4: i] ,moB, rckb) ;

BDFFSTC S1(dl,h,razl,setl,ql,qlb) ;

BDFFCT S2(d2,h,prog,q2,q2b)

S3(d3,h,razE,setE,q3,q3b) ;

Bl(moAb,h,prog,ldA,idAb)

B2(moBb,h,prog,ldB,idBb);

HCI75f R(T[4:l],rc,c,ret[4:l]) ; ** stockage de T

INPUT T [ 4 : l ] , c , h , p r o g , e ;

WIRE d u : = 1 ; ** p o s i t i o n d ~ c o m p t a g e

WIRE d i n : = 0 ; ** l d p a s s e ~ 0 s n r f r o n t de e n

WIRE rc:= i; ** raz du registre de T inhib~e

WIRE eb:=NOT e;

WIRE moAb:= NOT MoA ;

WIRE moBb:= NOT MoB ;

WIRE progb:= NOT prog;

WIRE Razl:= OR(prog,e) ;

WIRE Setl:=NAND(progb,e) ;

WIRE s:=ql OR (AND(q2,q3b)) ;

WIRE enA:= N A N D ( q l , q 2 ) AND q3b ; WIRE e n B : = q 2 b ;

WIRE d l : = (AND(qI,Q3b,e,MoBb)) OR (AND(q2,q3b,e,MoBb)) OR ( A N D ( q 2 b , q 3 b , e , M o A , M o B ) ) OR ( A N D ( q l b , q 3 , e , M o A , M o B b ) ) ;

WIRE d 2 : = ( A N D ( q l b , q 3 , e b , M o B b ) ) OR ( A N D ( q l b , q 3 , e b , M o A b ) ) OR ( A N D ( q l , q 2 , q 3 b , e b , M o B b ) ) OR ( A N D ( q 2 , q 3 b , e , M o B b ) ) OR ( A N D ( q l , q 2 b , q 3 b , e b , M o A b , M o B ) ) ;

WIRE d 3 : = ( A N D ( q l b , q 2 b , e , M o A b ) ) OR ( A N D ( q l b , q 2 b , q 3 , M o A b ) ) OR

( A N D ( q l b , q 3 b , e , M o A b , M o B ) ) OR ( A N D ( q l b , q 3 , e b , M o A b ) ) OR ( A N D ( q l , q 2 , q 3 b , M o A b , M o B ) ) ;

** d ~ c o m p t e u r s

** bascule de l'automate

** bascules de gestion du rechargement

du retard

ENDCIRCUIT

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524 M. ROBERT - FORMATION PRATIQUE A LA CONCEPTION D'UN CIRCUIT INTt~GRI~ SPI~CIFIQUE

ANNEXE IV DOCUMENT PI~DAGOGIQUE :

INITIATION A LA MI~THODE DE CONCEPTION D'UN CIRCUIT INTI~GRI~ SPI~CIFIQUE CMOS,

DE TYPE PRI~CARACTI~RISI~

V o c a b u l a i r e ASIC

- rEseaux prEdiffusEs (gate array, sea of gates . . . . ) - circuits prEcaractErisEs (standard cell) - circuit compiles, circuit sur mesure (full custom) - circuits programmables (PAL, EPLD, LCA . . . . ) - CAO, IAO, saisie de schema, simulation, post layout

simulation, testabilitE, taux de couverture, placement, routage, dessin de masque, masques; GDS2, CIF, bonding diagram .. . . )

1) Quest ions pr~liminaires

- Qu'est-ce qu'un ASIC .9 - Quelle est l'influence des quantitEs sur les choix

d'intEgration ? - Sait-on intEgrer toutes les fonctions ? - Q u ' e s t - c e qu'une porte? Combien peut-on en

intEgrer ? Quelle est la difference entre prEdiffus6 et prEcaractErisE en ce qui concerne le nombre d'entrEes/sorties ?

- REsumer la mEthodologie de conception d'un circuit prEcaratErisE.

- Biblioth6ques de cellules; quels sont les param6tres Electriques fondamentaux caractErisant une cellule.

- Q u a n d dEfinit-on le brochage? Quels sont les diffErents types de boitier ? A quoi sert un diagramme d'interconnexion du boitier?

- A quel moment la testabilit6 d'un circuit est-elle EvaluEe ? Qu'est-ce qu'un <<taux de couverture>> ? Quand et comment construire le programme de test ? Quels sont les tests Electriques rEalis6s par un fondeur lors de la fabrication des prototypes et des pi~ces de s6rie ?

- Circuits CMOS : pourquoi contr61er la sortance (fan out) ? IntEr~t d'une simulation aprbs dessin de masque ?

2) Conception

On desire intEgrer un syst~me logique sous la forme d'un circuit intEgr6 de type prEcaractErisE ~t l'aide du logiciel Solo 1400 (ES2), en utilisant une bibliothSque de cellules rEalisEes par ES2 en technologie CMOS (2 ou 1,5 #m/caisson N / 2 mEtaux/1 pcly).

DEterminer un ensemble de vecteurs de test permettant de verifier fonctionnellement cette structure.

Avant d'aborder les diffErentes 6tapes de la conception structurelle, dEfinir les informations techniques mi- nimales dont doit disposer le concepteur pour pouvoir

utiliser correctement une bibliothbque de cellules indus- trielle ? Analyser et commenter les informations relative

la bibliothbque fournie par le fondeur. On se reportera, pour la suite h la notice rEsumant

l'utilisation de Solo 1400.

1) A l'aide de l'Editeur de schema draft, crEer le fichier graphique de description de la fonction ta rEaliser (.dft), gEngrer le fichier alphanumErique Equivalent en langage model (.mod) - commande de draft : output model file - et le compiler (.idl) - commande model -. Visualiser et commenter le contenu du fichier d'extension .mod.

2) GEnErer la topologie des masques technologiques (sEquence : place, gate, route, draw). On notera lors de l'Etape de placement, le nombre de colonnes, de rangEes par colonne, et d'Etages par rangEes (et donc transistors).

A partir du fichier de format CIF visualiser (commande artview) les diffErents masques technologiques (10 niveaux), et essayer de reconstituer le schema Elec- trique. Identifier l'inverseur de base, et mesurer les di- mensions des transistors N e t P.

3) VErifier et interpreter les r~gles de sortance. En utilisant les vecteurs de test qui ont EtE dEfinis, effectuer la simulation logico-temporelle (simulateur EXERT) du circuit a v a n t et a p r ~ s dessin des masques (option charge), en effectuant des mesures prEcises de retard entre une entree et une sortie sur diffErents chemins (RI(E/S) . . . . ). On se placera dans une gamme de fonctionnement i n d u s t r i e l l e avec des param&res temporels pris en valeur t y p i q u e .

4) Testabilit6 : effectuer l'analyse d'activitE. Quelles sont les limites de ce type d'analyse ?

5) Introduire dans le fichier de description les plots d'entrEe et de sortie du circuit (sans oublier d'introduire un plot de masse et un plot d'alimentation).

Pour cela, on effectuera ~ partir du symbole crEE la question 1, une description h i E r a r e h i s 4 e : on crEera une nouvelle partie schEmatique (et doric une nouvelle page) qui sera placEe dans la liste des bibliothbques et symboles, apr~s la partie (ayant une representation schema et symbole) crEEe h la question 1. Dans cette nouvelle partie schEmatique on appellera les symboles de la bibliothSque de plots sElectionnEe (Padlib2 .. . . )

GEnErer et visualiser h nouveau les masques technologiques. Chercher h distinguer notamment les Equipo- tentielles Vcc et masse. La surface du circuit est elle limit~e par son cceur (core imited) ou par sa pEriphErie (I/O ou pad limited) ? Analyser ce rEsultat (en particulier l 'impact sur le coot du composant).

Simuler ~ nouveau le circuit, en prenant en compte les capacitEs d'interconnexions, et effectuer des mesures de retard (RI(E/S) . . . . ). Effectuer une simulation finale dans une gamme de fonctionnement i n d u s t r i e l l e avec des paramStres pris en valeur maximale (pire cas). Conclusion sur la determination du retard d'un chemin critique ?

ANN. TI2LI2COMMUN., 46, n ~ 9-10, 1991 11/12

M. ROBERT - FORMATION PRATIQUE ,/~ LA CONCEPTION D'UN CIRCUIT INTI~GRI~ SPt~CIFIQUE 525

6) Effectuer l'encapsulation du circuit (option PAC- KAGE) dans un boitier DIL (Dual In Line), et visualiser le Bonding diagram. Quel est l'int6r& de cette op6ra- tion ?

sans lesquelles ce type d'( tude avec des logiciels et des circuits industriels n'aurait pu ~tre envisagd.

Manuscrit regu le 5 avril 1991 accept( le lO juin 1991

7) PrEparation du dossier de fabricat ion �9 analyser le contenu du fichier d'extension .inf, puis utiliser l'option shirpdes). Quels sont les 616ments ~ remettre au fondeur pour la fabrication des prototypes, et des pi~ces de s6rie ?

REMERCIEMENTS

Les auteurs remercient N. Pascual, Ing6nieur ISIM, pour son travail de mise au point de l'architecture du circuit correspondant ~ la solution 1, l 'ensemble des en- seignants en microdlectroniques de l 'ISIM ayant participd

ce travail d'6quipe, et aux organisations CNFM et CMP

B I O G R A P H I E S

Michel ROBERT est Professeur h l'Universit6 Montpellier II. I1 enseigne l'Institut des sciences de l'ingEnieur de Montpellier la conception

des circuits int6gr6s, et effectue au LAMM depuis 1984 des travaux de recherche dans le domaine des m6thodologies de conception, l'6valuation et l'optimisation des circuits CMOS.

Jacques LASSALE est maitre de confOrences h l'Universit6 Montpellier II. I1 enseigne h l'Institut des sciences de l'ing6nieur de Montpellier dans le d6partement micro61ectronique et est directeur adjoint de cet institut.

Serge PRAVOSSOUDOVITCH est maitre de conf6rences ~ l'Universit6 Montpellier II. II enseigne ~t l'Institut des sciences de l'ing6nieur de Montpellier la conception des syst6mes logiques, et effectue au LAMM depuis 1981 des travaux de recherche dans le domaine du trac6 et du test des circuits int6grOs.

Georges SAGNES, Professeur ~ l'Universit6 Montpellier lI est responsable du d6partement microOlectronique et automatique de l'Insti- tut des sciences de l'ing6nieur de Montpellier. I1 effectue depuis 1981 des travaux de recherche au LAMM en architecture des circuits intOgr6s.

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Documents

Formation pratique à la conception d’un circuit intégré spécifique