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FTFC’03
Comparaison des logiques différentielles Comparaison des logiques différentielles
à faible consommation et à amplitude à faible consommation et à amplitude réduiteréduite
Jean-Didier Legat
Université catholique de LouvainLaboratoire de Microélectronique
Louvain-la-NeuveBelgique
15 mai 2003 Laboratoire de Microélectronique 2
Introduction
Log. diff.
DyCML
SC2L
CPCL
Conclusions
FTFC’03 IntroductionIntroduction
Introduction
B
B
A
A
f
ff
B
A
t
Signal
t
Signal
AvantageVitesse
DésavantagesAugmentation de la complexité du circuitDoublement des interconnexionsMise en œuvre parfois critique
15 mai 2003 Laboratoire de Microélectronique 3
Introduction
Log. diff.
DyCML
SC2L
CPCL
Conclusions
FTFC’03 Logique différentielleLogique différentielle
DCVS (DIfferential Cascode Voltage Switch Logic)
Log. diff.
0
B
A
N o t (C )
N o t (f )
f
N o t (A )
C
N o t (B )
Clk
Not(A) A Not(A)
Not(B)
Clk
Not(C)
0
Not(f) Not(f)
A
C
Clk
Not(B)
f
B
Not(C)
Clk
f
B
0
C
15 mai 2003 Laboratoire de Microélectronique 4
Introduction
Log. diff.
DyCML
SC2L
CPCL
Conclusions
FTFC’03 Circuit de référenceCircuit de référence
DCVS – Additionneur statique
B N o t (A )
C in
C o u tN o t (C o u t )
A
B
A
N o t (C in )
N o t (B ) N o t (A )
N o t (B )
Log. diff.
15 mai 2003 Laboratoire de Microélectronique 5
Introduction
Log. diff.
DyCML
SC2L
CPCL
Conclusions
FTFC’03 Logique en mode de courantLogique en mode de courant
CML (« Current Mode Logic »)
DyCML
I n N o t (I n )
V re rf
R 1 R 2
O u t N o t (O u t )
15 mai 2003 Laboratoire de Microélectronique 6
Introduction
Log. diff.
DyCML
SC2L
CPCL
Conclusions
FTFC’03 DyCML (1/3)DyCML (1/3)
Porte DyCML (Dynamic CML)
DyCML
M 5 M 6
N o t (O u t )
M 3 M 4
N o t (A )
N o t (B )
A
N o t (C )
B
C
Logique CML
S
V d d
SB
ClkClk
M 1
M 2
C 1V G N D
Clk
O u t
15 mai 2003 Laboratoire de Microélectronique 7
Introduction
Log. diff.
DyCML
SC2L
CPCL
Conclusions
FTFC’03 DyCML (2/3)DyCML (2/3)
Circuit d’auto synchronisation
M 1
M 2
M 3
M 4
C lk -2
N o t (C lk -1 )
C lk -1
d -1
V d d
M 5 M 6
N o t (O u t )
M 3 M 4
N o t (A )
N o t (B )
A
N o t (C )
B
C
Logique CML
S
V d d
SB
ClkClk
M 1
M 2
C 1V G N D
Clk
O u t
DyCML
15 mai 2003 Laboratoire de Microélectronique 8
Introduction
Log. diff.
DyCML
SC2L
CPCL
Conclusions
FTFC’03 DyCML (3/3)DyCML (3/3)
Simulation d’un additionneur 8 bits
M15
M 2 1
M 2 0
0
V c c
C lk
0
M 3 1
M 3 0
0
V c c
C lk
M 3 3
M 3 2
0
V c c
N o t C lk
C lk -2
M 1
M 2
M 3
M 4
M 5M 6
M 7 M 8 M 9 M 1 0
M 1 1 M 1 2
M 1 4
0
C o u tN o t (C o u t )
V c c
M 1 3C lk
C lk C lk
C in N o t C in
A N o t A A N o t A
B N o t B
DyCML
-0,2
0,3
0,8
1,3
1,8
2,3
2,8
1,98E-09 2,08E-09 2,18E-09
V(CLK) V(X1.VGND)V(NOTOUT1) V(X2.VGND)V(NOTOUT2) V(OE1)V(OE2)
15 mai 2003 Laboratoire de Microélectronique 9
Introduction
Log. diff.
DyCML
SC2L
CPCL
Conclusions
FTFC’03
SC2L
SCSC22L L Short-Circuit Current LogicShort-Circuit Current Logic (1/2) (1/2)
Porte et son circuit d’auto synchronisation
M 4
N o t (A )
N o t (B )
A
B
N o t (C )C
Arbre NMOS
V d d
Clk Clk
M 2
Clk
M 3
M 1
M 5 M 6O u t N o t (O u t )
V G N D
M 4
N o t (A )
N o t (B )
A
B
N o t (C )
V d d
C
Arbre NMOS
M 2
M 3
M 1
O u t N o t (O u t )
C lk
V d d
O E
N o t C lk
V G N D
15 mai 2003 Laboratoire de Microélectronique 10
Introduction
Log. diff.
DyCML
SC2L
CPCL
Conclusions
FTFC’03 SCSC22L (2/2)L (2/2)
Simulation d’un additionneur 8 bits
SC2L
M 4
N o t (A )
N o t (B )
A
B
N o t (C )
V d d
C
Arbre NMOS
M 2
M 3
M 1
O u t N o t (O u t )
C lk
V d d
O E
N o t C lk
V G N D
-0,2
0,3
0,8
1,3
1,8
2,3
2,8
1,98E-09 2,08E-09 2,18E-09
V(CLK) V(X1.VGND)V(NOTOUT1) V(OE1)V(X2.VGND) V(NOTOUT2)V(OE2)
15 mai 2003 Laboratoire de Microélectronique 11
Introduction
Log. diff.
DyCML
SC2L
CPCL
Conclusions
FTFC’03 CPCL CPCL Clock-Pulse Control LogicClock-Pulse Control Logic (1/2) (1/2)
Porte et son circuit d’auto synchronisation
M 4
N o t (A )
N o t (B )
A
N o t (C )
B
C
Arbre NMOS
V d d
ClkNot(Clk)
M 2
Clk
M 3
M 5 M 6N o t (O u t )O u t
Not(Clk)
M 1C 1
V d d
M 4
N o t (A )
N o t (B )
N o t (C )
A
B
V d d
C
M 2
M 3C lk
O u t N o t (O u t )
M 1C 1
V d d
Clk
Arbre NMOS
O E
CPCL
15 mai 2003 Laboratoire de Microélectronique 12
Introduction
Log. diff.
DyCML
SC2L
CPCL
Conclusions
FTFC’03 CPCL (2/2)CPCL (2/2)
Simulation d’un additionneur 8 bits
CPCL
M 4
N o t (A )
N o t (B )
N o t (C )
A
B
V d d
C
M 2
M 3C lk
O u t N o t (O u t )
M 1C 1
V d d
Clk
Arbre NMOS
O E
-0,2
0,3
0,8
1,3
1,8
2,3
2,8
1,98E-09 2,08E-09 2,18E-09
V(CLK) V(X1.VGND)V(NOTOUT1) V(OE1)V(X2.VGND) V(NOTOUT2)V(OE2) V(X1.PCLK)V(X2.PCLK)
15 mai 2003 Laboratoire de Microélectronique 13
Introduction
Log. diff.
DyCML
SC2L
CPCL
Conclusions
FTFC’03 ConclusionsConclusions
Conclusions
DCVS DyCML SC2L CPCL
Propagation(ps)
690 417 527 360
Puissance (mW)
0,66 0,09 0,12 0,08
Produit P x D(fJ)
457 38 65 30
Puiss. auto syn.(mW)
0 0,57 0,42 0,73
Puiss. totale(mW)
0,66 0,66 0,55 0,81
Produit Ptot x D(fJ)
457 275 288 293
