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Journée fédération LUMATJournée fédération LUMAT
La plateforme DTPILa plateforme DTPI
Présentation des réalisations:Présentation des réalisations:
19/06/201219/06/2012
Les TDCs: David HEURTEAU
Les discriminateurs: Robert SELLEM
Glossaire 1/2Glossaire 1/21ère partie : TDCs
Un TDC (Time to Digital Converter) est un appareil de mesure du temps multi-voies et multi-stops, défini par les caractéristiques suivantes : Pas de codage Plage de codage (en nb de bits ou durée maximale entre Start et Stop) INL: Integral NonLinearity, qualifie la justesse de la mesure DNL: Differential NonLinearity, traduit l’inégalité des pas de codage Résolution : qualifie la précision (largeur d’un pic, chiffré par l’écart type) Double hit resolution : temps minimum entre deux hits codés (temps mort de codage, différent du temps d’acquisition) TDC-V4: TDC version Virtex 4Xilinx: constructeur du FPGA utilisé dans le TDC-V4Virtex: famille de FPGAs hautes performances de XilinxFPGA: Field Programmable Grid Array, composant numérique programmableASIC: Application Specific Integrated Circuit, composant dédié à une application spécifique, non programmableTOF: Time Of Flight, durée Stop - StartISIBox: rack 19 pouces d’interface permettant l’entrée des signaux
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TDCsTDCs
Glossaire 2/2Glossaire 2/2SCSI: bus informatique externe, standard utilisé pour le câble reliant le TDC-V4 au rack ISIBoxDLL: Dynamic Link Library, fichier contenant les bibliothèques de fonctions permettant le dialogue entre la carte et l’applicatifIP: Intellectual Property, bloc logiciel (sous forme de fichier) réutilisable, dans notre cas d’une voie de TDC, prêt à être intégré dans une configuration FPGA Xilinx Virtex propre à l’utilisateurPCI: bus informatique parallèle interne, présent dans la plupart des PCCompact PCI: électriquement identique au PCI, diffère seulement mécaniquement 2ème partie : Discriminateur
LED: Leading Edge Discriminator, type de discriminateur non compensé en fonction de la températureCFD: Constant Fraction Discriminator, type de discriminateur compensé en fonction de la température
Standards de signaux logiques :- NIM: non différentiels (0V, -0,8V) - LVDS: différentiels (1V, 1,4V)- NECL: différentiels (-0,8V, -1,6V) - PECL: différentiels (1,7V, 2,5V)DGM: discriminateur type CFD d’ancienne génération, développé par l’IPNOSMA: standard de connecteur HF coaxial
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TDCsTDCs
La démarche FPGALa démarche FPGA
Notre architecture : utilisation d’un composant programmable
FPGA (Xilinx Virtex 4) plutôt qu’un Asic
•Investissement moins couteux
•Développement moins contraignant
•Disponibilité
•Flexibilité: permet de s’adapter aux besoins particuliers de
chaque équipe
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TDCsTDCs
CiblesCibles
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TDCsTDCs
Voies de TDC 2 cibles
Bloc IPBloc IP
IP (Intellectual Property): bloc logiciel réutilisable d’une
voie de TDC, prêt à être intégré dans le design FPGA
Xilinx Virtex de l’utilisateur
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TDCsTDCs
IP en Virtex 5 (pas 284 ps) au laboratoire
APC
En cours
Livré IP en Virtex 4 (pas 250 ps) à Orsay
Physics
IP en Virtex 6: discussion avec l’IPN Envisagé
FabricationFabrication
2 cartes de pré-série Compact PCI
dont 1 pour Soleil
1ère série de 8 cartes PCI
pour INMC, ISMO, …
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TDCsTDCs
8 racks d’interface 19 pouces
(ISIBox)
PerformancesPerformances
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TDCsTDCs
+/- 1,5%
DNL
DNL améliorée mais
résolution légèrement
dégradée (σ = 0,48
pas)
lin
Avec lissage de la DNL:
DNL: +/- 3%Sans lissage de la DNL:log
TOF σ = 0,47 pas
2,35 ns
Double hit resolution: < 2,5 ns
log
Pas de codage: 120 ps Plage de codage: 26 bits (8
ms) INL: → 0
En cours de caractérisation: pas 60 ps, résolution: 35 ps
Fonctionnalités disponiblesFonctionnalités disponibles
Actuellement :
16 voies Stops + 1 voie Start
Fenêtre d’analyse de 160 ns à 8 ms
Mécanisme de lissage de la DNL au détriment d’une moins bonne résolution
Codage des Stops arrivant avant le Start (dans une fenêtre définie par l’utilisateur)
Modes d’acquisition: Event by Event ou Accumulation ou Acknowledge Host
Débits: 650 Kevent/s avec 1 stop /event
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TDCsTDCs
Fonctionnalités futures:
Mode distribué (amélioration temps mort)
Plage de codage étendue (> 8 ms)
Codage fronts descendants, marquage d’évènement
Voie de codage additionnelle
Voies de service: débitmètre, échelle, extension d’adresse
Prix et disponibilitéPrix et disponibilité
Prix:
TDC-V4 : 1370 €
TDC-V4 + rack ISIBox + câble SCSI: 2500 €Fourni avec:
•Pilote
•DLL
•Programme LabVIEW de configuration et de test
•Manuels utilisateurs
Disponibilité:
6 cartes TDC-V4 (dont 1 compact PCI) et 5 racks ISIBox
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TDCsTDCs
PrincipePrincipe
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DiscriminateuDiscriminateursrs
But et contexteBut et contexte
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2-1 pallier l’obsolescence des DGM0 et DGM1(discriminateur rapide / autonome / du type Constant
Fraction)2-2 répondre aux besoins de mesure de rafales brèves et très rapides
(viser le GHz)2-3 abandonner progressivement les standards « négatifs » (NIM ; NECL)
en faveur de standards « positifs » (LVDS ; PECL)
2-4 proposer des solutions compactes et autonomesde façon à pouvoir s’approcher au plus près du détecteur
2-5 proposer un environnement homogène, du discriminateur au TDC
(alim, commande seuil ou durée, regroupement, mécanique)
DiscriminateuDiscriminateursrs
CONSTANT FRACTION DISCRIMINATORSnombre de voies
1 2 4/5 8/9 16/18
sortie NIM
sortie LVDS
ProgrammeProgramme
13
LEADING EDGE DISCRIMINATORSnombre de voies
1 2 4/5 8/9 16/18
sortie NIM
sortie LVDS
07/2012
07/2012
09/2012
09/2012
fin 2012
fin 2012
entrées : connecteur
compact
entrées :
SMA
fin 2012
fin 2012
?
?
entrées : connecteur
compact
entrées :
SMA
DiscriminateuDiscriminateursrs
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