Page de garde, ne pas photocopier. - Banque de Quiz...Page 1 sur 17 Page de garde, ne pas photocopier. SOLUTION - Examen final, Automne 2002 ELE4301 – Systèmes logiques II ELE3301

ELE4301 – Systèmes logiques II ELE3301 – Systèmes numériques programmables

SOLUTION - Examen final, Automne 2002

Page 1 sur 17

Page de garde, ne pas photocopier.



Page 2 sur 17

QUESTION 1 {4 points}

La figure ci-dessous montre le diagramme d'états d'une machine séquentielle algorithmique

(MSA).

'1''0'

'1' '0'

'0' '1'

'1''0'

'0' '1'

K

Y

A

B

X

D

C

E

I

X

XH

F

G

X

J

Z DSEDSB

Z DSEDSB

SB

DSBW

SB

SEV

SB

SEV



Page 3 sur 17

QUESTION 1 {suite}

a) Simplifiez et redessinez le diagramme d'états de cette MSA. {0,5 point}

b et c sont redondants

'1' '0'

'0' '1'

'1''0'

'0' '1'

K

Y

A

B

X

D

E

I

X

XH

F

G

J

ZDSEDSB

ZDSEDSB

SB

DSBW

SE

SBV

SE

SBV



Page 4 sur 17

QUESTION 1 {suite}

b) Comment pouvons-nous minimiser la partie IFL à partir du diagramme trouvé en a)?

Expliquez et représentez l’assignation des états à l’aide de la table de Karnaugh.

{0,5 point}

États adjacents selon

P2 : F-H P1 : A-B

J-K A-K

B-D B-K(ne peut pas être réalisé)

G-E

État Q1Q0

Q3Q2 00 01 11 10

00 A K J (I)

01 B D (X) (X)

11 (X) (X) F H

10 G E (X) (X)

c) Comment pouvons-nous minimiser la partie OFL à partir du diagramme trouvé en a)?


{0,5 point}

P3 : A-D

E-G

État Q1Q0

Q3Q2 00 01 11 10

00 A D (B) (F)

01 (H) (I) (J) (K)

11 E G (X) (X)

10 (X) (X) (X) (X)



Page 5 sur 17

QUESTION 1 {suite}

d) Comment pouvons-nous éviter les transitoires à partir du diagramme trouvé en a)?


{0,5 point}

Le passage d’un état à un autre ne doit pas passer par un état qui génère une sortie.

Il faut également tenir compte des états facultatifs lors de la simplification de l’IFL .

État Q1Q0

Q3Q2 00 01 11 10

00 A* 0 B K

01 J*** X D* I

11 X X E** H

10 X X F G**

X : don’t care, 0 : aucune sortie active (considérer 0 lors de la simplification de l’OFL)

e) En supposant les états I (0001), J (1001) et K (1100) et l’entrée asynchrone Y, trouvez les

états erronés et donnez 2 approches différentes pour les éviter . {1 point}

J: 1001

K: 1100

États possibles: 1X0X

État erroné 1: 1101

État erroné 1: 1000

1re approche : Synchroniser l’entrée Y selon AST ou DST

2e approche : État J et K adjacent.



Page 6 sur 17

QUESTION 1 {suite}

f) Adoptez l'assignation (d) pour réaliser le circuit des sorties Z et W de cette MSA.

{1 point}

Z

Q

QSET

CLR

D

CLK

ETAT-A

ETAT-D

Z

W

ETAT-JCLK W



Page 7 sur 17

QUESTION 2 {3,5 points}

Trouvez la fréquence maximale d’opération de ce compteur en code Gray dont la séquence est

0, 1, 3, 2, 6, 7, 5, 4, 12, 13, 15, 14, 10, 11, 9, 8, 0, 1, …

Q2

Q1

Q3Q2

Q1*

Q1

Q0*

Q0

Q2*

Q1*

Q0

Q0*

Q3

Q3*

CLK

Q1*

Q0*Q3*

Q2

Q1*

Q0

Q3*

Q1

Q0*

Q3

Q2*Q1

Q2 Q

QSET

CLR

D

Q

QSET

CLR

D

Q

QSET

CLR

D

Q

QSET

CLR

D



Page 8 sur 17

QUESTION 2 {suite}

Paramètres électriques de composants

Composant tpHL tpLH tSU tH NON-ET 7 ns 4 ns --- --- NON-OU 5 ns 6 ns --- --- XOR 9 ns 7 ns --- --- Inverseur 3 ns 2 ns --- --- Bascule D 16 ns 12 ns 10 ns 2 ns

D2

D1

Q3Q2

Q1*

Q1

Q0*

Q0

D2*

D1*

D0

D0*

D3

D3*

CLK

Q1*

Q0*Q3*

Q2

Q1*

Q0

Q3*

Q1

Q0*

Q3

Q2*Q1

Q2 Q

QSET

CLR

D

Q

QSET

CLR

D

Q

QSET

CLR

D

Q

QSET

CLR

D

Sequence

Q3 Q2 Q1 Q0

0 0 0 0

0 0 0 1

0 0 1 1

0 0 1 0

0 1 1 0

0 1 1 1

0 1 0 1

0 1 0 0

1 1 0 0

1 1 0 1

1 1 1 1

1 1 1 0

1 0 1 0

1 0 1 1

1 0 0 1

1 0 0 0

0 0 0 0

L-H

H

H

H

L

H-L

L

H-L

L-H

H-L

LH

L-H

T= tpHL bascule + tpHL non-et + tpLH non-ou + tpHL non-ou + tpLH non-et + Tsu bascule

T= 16ns + 7ns + 6ns + 5ns + 4ns + 10ns = 48nsfmax = 1/48ns = 20,83MHz



Page 9 sur 17

QUESTION 3 {1,5 point}

a) Complétez le schéma ci-dessous afin de réaliser un multivibrateur astable avec un

circuit 555. {1 point}



Page 10 sur 17

QUESTION 3 {suite}

b) Complétez le diagramme de phase suivant {0,5 point}



Page 11 sur 17


a) Dessinez une mémoire ROM à diode possédant 3 bits d’adresse et 2 bits de données et

qui réalise les équations Z et Y suivantes. {1,5 point}

Z = A B+ C Y = A(B C) où =XNOR

A2 A1 A0

DECODEUR

0

1

2

3

4

5

6

7

Vcc Vcc

A B C

Z Y

b) Nommez 1 avantage et 1 inconvénient de la mémoire DRAM par rapport à la mémoire

SRAM. {0,5 point}

Avantage : Cellule mémoire plus petite, occupe moins d'espace, coût faible

Inconvénient : Nécessité de rafraîchir la mémoire



Page 12 sur 17

QUESTION 5 {1 point}

a) Nommez 2 caractéristiques qui distinguent l’entrée «horloge» d’une entrée générale dans

un FPGA. {0,5 point }

1re : Distribution de l’horloge balancée à travers le chip

2e : Fan-out plus grand

b) Au point de vue architecturale, qu’est-ce qui différentie un CPLD d’un FPGA?

{0,5 point}

CPLD constituer de module PLD, GAL, PLA

FPGA constituer de LUT, MUX en plus des PLD, GAL, PLA



Page 13 sur 17


On veut commercialiser une console de son «bon marché» qui permettra de mélanger 4

sources analogiques (i.e. de faire la somme des amplitudes de quatre signaux analogiques).

Le gain de chacune des entrées est réglable de façon analogique à l'aide de potentiomètres

(p0 – p3). Il a été évalué qu'une bande passante de 22 kHz et une précision de 8-bit seront

suffisantes pour la qualité de la numérisation des signaux quant au marché visé.

a) Complétez le schéma-bloc du système ci-dessous et déterminez la valeur de n. {1 point}

MSA

Sélection - Additioncl

k

CNA sortie

source 0

p0

CAN

source 1

p1

source 2 A

p2

source 3

p3

8

E/B

E/B

E/B

E/B

filtre

R0

A

A

A8

LD

R18

LD

R28

LD

R38

LD

R410 n

LD

Add

ition

neur

debu

t_co

nver

sion

fin_c

onve

rsio

n

clk

Mul

tiple

xeur

ana

logi

que

2

add_out

ld

ld4

b) Déterminez la fréquence d'échantillonnage minimale du CAN {0,5 point}

fECH = 4 * 2 * BW = 8 * 22kHz = 176 kHz



Page 14 sur 17

QUESTION 6 {suite}

c) Choisissez une architecture pour le CAN en fonction des données connues du problème et

déterminez la fréquence minimale de l'horloge du système. {1 point}

Rampe simple: fclk = 2n * fECH = 45 MHz

Rampe double: fclk = 2 * 2n * fECH = 90 MHz

d) Déterminez la fréquence d'opération du CNA. {0,5 point}

fCNA = 44 kHz

e) Déterminez la fréquence de coupure appropriée pour le filtre passe-bas à la sortie du

CNA. {0,5 point}

fc = 22 kHz



Page 15 sur 17

QUESTION 6 {suite}

f) Complétez le code VHDL ci-dessous pour réaliser les fonctions identifiées dans le

module «Sélection – Addition» tel qu'illustré dans le schéma bloc de la partie a).

{1,5 point}

entity selection_addition is port( clk : in std_logic; ld : in std_logic_vector(3 downto 0); ld4 : in std_logic; datain : in std_logic_vector(7 downto 0); dataout : buffer std_logic_vector(n-1 downto 0) ); architecture comportementale of selection_addition is signal r0, r1, r2, r3: std_logic_vector(7 downto 0); signal add_out : std_logic_vector(9 downto 0); signal add0, add1 : std_logic_vector(8 downto 0); begin -- Description du demux et de tous les registres XREGISTRES: process(clk) begin

if (clk'event and clk = '1') then -- Exemple pour R0, meme chose pour R1, R2, R3. if (ld(0) = '1') then r0 <= datain; else r0 <= r0; end if; if (ld4 = '1') then dataout <= add_out(9 downto 2); else dataout <= dataout; end if; end if;

end process XREGISTRES; -- Description de l'additionneur

add0 <= r0 + r1; add1 <= r2 + r3; add_out <= add0 + add1;

end;



Page 16 sur 17


Les questions suivantes portent sur le photomètre électronique, le 2ième projet réalisé lors des

travaux pratiques.

a) Quel type de circuit programmable avez-vous utilisé pour la réalisation du projet 2 et

combien de registres et combien de sorties compte ce circuit programmable? {0,5 point}

GAL20V8

8 registres

10 sorties

b) Quelle est la taille maximale (nombre d'états) d'une MSA réalisée uniquement avec le

circuit programmable identifié en a)? {0,5 point}

28 = machine à 256 états

c) Quel est le plan (ET, OU) programmable pour le circuit identifié en a) et quelle est la

limitation particulière rattachée à ce type d'architecture? {0,5 point}

Le plan ET est programmable, ce qui limite la complexité des équations (i.e. le

nombre de produits dans une somme).



Page 17 sur 17

QUESTION 7 {suite}

d) Les sorties du circuit programmable sont en logique négative. Quel est l'implication sur la

programmation du circuit ? {0,5 point}

La génération du fichier de programmation utilise l'équation complémentée

dans le but de conserver la logique de la sortie.

e) La mesure de luminosité peut varier entre 0% et 100%. Quelle est la résolution maximale

(i.e. plus petit incrément entre deux valeurs consécutives) de la luminosité et quels sont

les facteurs limitatifs? {1 point}

Pour un CAN de 8 bits: on a 256 valeurs donc 255 incréments.

Résolution maximale est de 100 / 255 = 0,392%

Pour atteindre cette résolution, la plage d'entrée du CAN doit être complètement

utilisée.

La taille de la ROM doit être suffisante.

Bon examen! Stéphane Boyer

Philippe Lévesque

Documents

Page de garde, ne pas photocopier. - Banque de Quiz...Page 1 sur 17 Page de garde, ne pas photocopier. SOLUTION - Examen final, Automne 2002 ELE4301 – Systèmes logiques II ELE3301