Sélection Dun ADC PSoC

Introduction aux PSoCs

Thierry BRU Page 1 30/09/2011

Les convertisseurs A/N dans les circuits PSoC ;les convertisseurs Delta-Sigma

I. IntroductionLa plupart des applications dveloppes autour des PSoCs utilisent un convertisseuranalogique / numrique (CNA ou ADC) (ADC) ou/et un convertisseur numrique / analogique(CAN ou DAC).PSoC Designer propose une douzaine d'ADCs qui diffrent par leur rsolution, leur vitessed'chantillonnage, leur rapport signal sur bruit (SNR), et les ressources quils mobilisent, rpartis en 3types principaux. Nous nous limiterons ici la prsentation des convertisseurs delta-sigma(DelSig), qui prsentent les caractristiques les plus intressantes, notamment en ce quiconcerne la frquence de conversion maximum.

Ces ADCs s'implantent dans les blocs capacits commutes et ils sont conus pourconvertir les signaux centrs sur la masse analogique AGND et compris entre lestensions de rfrence basse et haute.Nous allons commencer par rappeler les principes gnraux de la conversion analogique / numrique.

I.1. Principes de la conversion analogique / numriqueLa conversion analogique-numrique est une opration qui comporte deux tapes, la quantification etle codage.

la quantification transforme un signal analogique continu en une suite finie d'tatsdiscrets. Chaque numro d'tat N reprsente ainsi un intervalle de valeurs analogiques de largeurQN, appel pas de quantification ou quantum. Lorsque les pas de quantification sont tous gaux(c'est de loin le cas le plus frquent), la quantification est dite uniforme ;

le codage consiste associer un mot binaire chacun des tats prcdents.



Caractristique de transfert dun quantificateur uniforme idal 8 tats de sortie

si on prcise le code binaire des tats (dans l'exemple choisi, ce code est le code binaire naturel), c'estaussi celle d'un convertisseur analogique-numrique de 3 bits.

la plage de conversion ou tendue de mesure (E M) pour ce quantifieur va de O VREF. Lapleine chelle (PE) est aussi VREF.

la rsolution du quantifieur est souvent dfinie comme tant le nombre n de bits utiliss pourcouvrir l'ensemble des tats de sortie.

dans le cas du code binaire naturel n bits, il y a 2n-1 niveaux analogiques de dcision dans lacaractristique de transfert, qui correspondent aux valeurs de la grandeur analogique conduisant unchangement de valeur numrique

en prenant VREF = 8 V, ces valeurs sont (1, 2, , 7)

le mme code est obtenu lintrieur dun intervalle de valeurs analogiques. L'erreur qui en rsulte,appele erreur ou bruit de quantification, est une fonction en dents de scie de la grandeuranalogique.

le quantum, dont dpend l'indtermination maximale, est gal au LSB :q = (Etendue de mesure / Nbre dtats de sortie)

q = (Etendue de mesure / 2n)q = 1 V dans notre exemple

la rsolution (relative) est souvent dfinie comme le rapport quantum / Etendue de mesure :

r = q / EM = 1 / 2n



I.2. Principes de la conversion numrique / analogique

Caractristique de transfert d'un convertisseur numrique-analogique de 3 bits travaillant dans lecode binaire naturel

chaque mot numrique d'entre fournit une unique valeur analogique de sortie qui peuttre un courant ou une tension, exprime ici comme une fraction de la pleine chelle(PE).

on peut encore dfinir un pas de quantification q, rapport de l'tendue de mesure de la grandeur desortie au nombre d'tats numriques l'entre : q = PE / 2n

la tension de sortie analogique scrit alors :

Va = q N = (PE / 2n) on peut remarquer quavec ces dfinitions, la tension de sortie natteint jamais tout fait PE

I.3. Les principaux codes utiliss par les CAN et les CNAOn peut distinguer deux grandes catgories de codes

les codes unipolaires qui sont utiliss lorsque la grandeur analogique garde un signe constant ;

les codes bipolaires qui sont utiliss lorsque la grandeur analogique peut tre de signequelconque.

Le code unipolaire le plus utilis est le code binaire naturel.



Le code bipolaire le plus utilis est le code complment 2. On utilise aussi le code binairedcal.



I.4. Spcifications des CAN et des CNA

Prcision statique (dpend de la temprature)Les erreurs sont exprimes en LSB, en unit de la grandeur analogique, en % ou en ppm (parties parmillion) de la pleine chelle.

Pour un convertisseur binaire naturel 8bits, de pleine chelle 10 volts : 1 LSB = 39,1 mV = 0,391 % depleine chelle= 3 906 ppm.

La prcision statique peut tre dcrite en termes de 4 erreurs :

dcalage (offset),

gain,

linarit

et linarit diffrentielle,

qui se traduisent par des carts de la caractristique de transfert par rapport aux loisidales envisages au paragraphe prcdent.La prcision absolue d'un CNA est l'cart entre la sortie analogique relle et la sortie idale pour uneentre numrique donne.

La prcision absolue d'un CAN pour un code de sortie donn est l'cart entre l'entre analogiquethorique et l'entre relle conduisant ce code ; puisque le mme code est obtenu pour tout unintervalle de valeurs analogiques , les entres prendre en compte sont les points milieux del'intervalle thorique et de lintervalle mesur.

Caractristiques dynamiques

La principale est la frquence maximum de conversion, li au temps de conversion, qui dpendlui-mme de la technologie utilise dans le convertisseur. Elle sexprime en chantillons parseconde (sample ou ks /s).

Les convertisseurs delta-sigma sont des convertisseurs surchantillonnage, c'est--direquun premier chantillonnage est ralis une frquence beaucoup plus leve que la frquence deconversion finale

II. Tensions de rfrence et gammes des ADCs dans les PSoCs

II.1. Masse analogique (Analog Ground AGND)Les circuits mixtes PSoC utilisent une alimentation unique VDD de valeur 3.3 ou 5 volts. Ilsne peuvent donc traiter que les signaux positifs par rapport la borne ngative del'alimentation, VSS.

Or, la plupart des signaux analogiques prennent successivement des valeurs positives etngatives autour de la masse ou d'une certaine rfrence : une masse artificielle est doncconstruite sur la puce, un potentiel compris entre 0 et VDD, de faon fournir unerfrence autour de laquelle les signaux des deux polarits peuvent varier ; cetterfrence est appele Masse Analogique (Analog Ground ou AGND).



La valeur la plus "logique" donner cette masse analogique (pour disposer d'une excursionmaximale autour de cette valeur) est videmment la demi-tension d'alimentation VDD ; lescircuits PSoC proposent cependant d'autres possibilits.

II.1. BandGapIl est important de disposer, dans de nombreuses applications, d'une rfrence de tensiondont la valeur ne varie que peu avec la tension d'alimentation et la temprature.

Le terme "BandGap" fait rfrence la diffrence d'nergie entre les bandes de valence etde conduction dans un matriau semiconducteur. Il dsigne dans l'univers PSoC unerfrence de tension de 1.3 V (tension aux bornes de 2 diodes), variant trs peu avec latemprature et la tension d'alimentation.

II.3. Gnration et choix des rfrencesEn plus de la masse analogique AGND, on trouve dans les PSoCs une rfrence haute RefHI situe un potentiel suprieur celui de la masse analogique et une rfrence basse RefLO, dont lepotentiel est lui infrieur celui de la masse analogique. Elles sont gnres par un blocspcial (reference block), par addition et soustraction au potentiel de la masse de tensions de rfrence, l'aide d'amplificateurs oprationnels.

Ces rfrences sont utilises principalement pour fixer les gammes de tensions des CAN etdes CNA. La gamme est la diffrence ente les valeurs maximum et minimum qui peuventtre converties par l'ADC.Dans les PSoCs, cette gamme est fixe l'aide de paramtres dont on peut slectionner les valeurs :

la masse analogique AGND (Analog Ground) : VBG (BandGap), 2VBG, Vdd/2 ou la tensiond'origine externe applique sur la broche 4 du port 2 ;

l'excursion maximale autour de la masse analogique (gamme) qui correspondra auxcombinaisons binaires minimum et maximum des CAN et CNA : Vdd/2 ou VBG ou 1.6 VBGou la tension d'origine externe applique sur la broche 6 du port 2.

Ces paramtres sont choisis dans la fentre desressources globales de PSoC Designer dans l'ongletRef Mux comme illustr la figure ci-contre.

Ces slections sont illustres de faon graphique la figureci-aprs ; la partie gauche correspond une tensiond'alimentation de 3.3 V, la partie droite une tensiond'alimentation de 5 V. Certaines valeurs de potentiels demasse et de rfrence sont adaptes aux deux valeurs destensions d'alimentation.

Slection des rfrences



Diffrentes valeurs possibles de la masse et de la rfrence fixant la gamme

Les entres/sorties des convertisseurs numriques / analogiques (CNA ou CAN) sont chelonnes entre lesvaleurs des tensions de rfrence. Les sorties des DACs devant piloter des charges externes doiventpralablement passer par des buffers de sortie analogiques. Ces buffers de sortie analogiques ne sontpas "rail to rail" et prsentent des tensions de dchet d'environ 0.4 V au dessus de VSS et de0.6 V en dessous de VDD.

Les signaux qui sont bass sur des tensions absolues, comme les surveillances de tensiond'alimentation et les capteurs dports, utilisent gnralement une rfrence base sur les bandgap internesdu PSoC. Ceci inclut la rfrence 2*VBG +/- VBG (1.3 to 3.9V) pour les signaux diffrentiels ourfrencs la masse analogique et VBG +/- VBG (0 to 2.6V) pour les systmes aliments en3.3V avec des signaux rfrencs Vss.

Les signaux fournis par des capteurs ou des systmes dont la sensibilit est dtermine par latension d'alimentation utilisent gnralement la rfrence Vdd/2+/-Vdd/2, de sorte quelorsque la tension d'alimentation change, la gamme de l'ADC change avec elle.



Selection Gamme de tension Application

VDD

/2 +/- BandGap1.2V 3.8V pour V

DD=5.0V

0.35V to 2.85V for VDD

=3.3V

Systmes utilisant des capteurs diffrentiels ou effectuant des mesuresen couplage AC dans lesquels les valeurs absolues des tensions sontmesures. Un bon exemple en est celui du traitement des signaux audio.

VDD

/2 +/- VDD

/20.0V 5.0V pour V

DD=5.0V

0.0V 3.3V pour VDD

=3.3V

Systmes utilisant des capteurs dont les sorties sont proportionnelles la tension d'alimentation et qui ncessitent des CAN dont lagamme des valeurs d'entre suit les variations de la tensiond'alimentation. Les capteurs de pression connects la tensiond'alimentation VDD en sont un bon exemple.

BandGap +/-BandGap

0.0V 2.60V pour VDD

=5.0V0.0V 2.60V pour V

DD=3.3V

Les systmes ncessitant des mesures absolues (i.e., indpendantes dela tension d'alimentation) utiliseront cette configuration. Les mesures detension de batterie ou de surveillance de tension d'alimentation ensont un exemple.

1.6*BandGap +/-1.6*BandGap

0V 4.16V pour VDD

=5.0VNon valide pour V

DD=3.3V

Cette configuration sera utilise pour les systmes ncessitant desmesures absolues avec une gamme plus grande que 2*BandGap pleine chelle. Notons que 4.16 volts est trs prs de 1 mV par bit pour lessystmes 12-bits.

2*BandGap +/-BandGap

1.3V 3.9V pour VDD

=5.0VNon valide pour V

DD=3.3V

Utilis pour des systmes oprant sur une gamme de valeurs limiteautour d'un potentiel fixe ; communment utilis pour les mesures detemprature par rsistance ou thermistance (voir note d'applicationCypress AN2017).

2*BandGap +/- P2[6]2.60-P2[6] 2.60+P2[6] pourV

DD=5.0V

Non valide pour VDD

=3.3V

Utilis dans les systmes ralisant des mesures absolues avec unegamme de tension spcifie par l'utilisateur, typiquement pourobtenir une plus grande sensibilit autour de la masse. La limite dansce cas vient du cumul des tensions d'offset dans la generation de lareference, qui impose la reference choisie par l'utilisateur d'tre plusgrande que 0.5V.

P2[4] +/- BandGap

P2[4]-1.30V P2[4]+1.30V pourV

DD=5.0V

P2[4]-1.30V P2[4]+1.30V pourV

DD=3.3V quand P2[4]



III. Caractristiques gnrales des ADCs PSoC

III.1. Nombre de bits (aussi appel rsolution)

Options de rsolution des ADCs dans les PSoCs

III.2. Frquence ou taux ou rythme d'chantillonnageLa vitesse d'chantillonnage reprsentele nombre de donnes que l'ADCfournit pendant une seconde. Lerythme de dclenchement doit treinfrieur la frquenced'chantillonnage maximum. Le tauxd'chantillonnage s'exprime en"chantillons par seconde" et non enHz.

La limite pratique en ce quiconcerne les PSoCs rside dansla possibilit d'avoir le temps defaire quelque chose des donnesfournies par l'ADC. Les 4 MIPS(millions d'oprations par seconde) dumicrocontrleur des PSoCs nepermettent pas de raliser untraitement parallle de plusieurs canaux avec des rsolutions suprieures 8 bits.

Taux de conversion maximum pour les diffrents types deCA/N en fonction du nombre de bits



On constate que la vitesse de conversion diminue lorsque le nombre de bits augmente. Lesconvertisseurs les plus rapides sont les delta-sigma (delsig) avec l'option "modulateurd'ordre 2" (DS_2) ; en 8 bits, elle est alors de 60 000 sample/s.

IV. Modulateurs Delta Sigma dans les PSoCs

IV.1. PrincipeLes ADCs incrmentaux (ADCINC) et Delta Sigma (DelSig) que l'on trouve dans les PSoCsutilisent tous un modulateur analogique delta-sigma d'ordre 1 ou 2 utilisant des blocs capacits commutes configurs de faon obtenir un fonctionnement de type intgrateur-soustracteur (voir figure ci-dessous).

Modulateur analogique / numrique Delta-Sigma du 1er ordre

La tension d'entre VIN est suppose voluer dans un intervalle contenu dans [Vref-, Vref+].Les interrupteurs autour de la capacit de contre-raction CF ne lui permettent pas de se dcharger, sauflors de la phase de reset initiale, d'o le fonctionnement de type intgrateur. Un comparateurtransforme la tension de sortie analogique VOUT du montage en un signal logique, qui sertde deuxime bit de slection d'entre d'un multiplexeur.

La valeur de la tension applique sur l'entre inverseuse pendant la phase 2 est fournie par la sortie dumultiplexeur et vaut soit Vref+, soit Vref-, suivant la valeur du bit de slection du multiplexeur, qui dpendelle-mme de VOUT :

lorsque la sortie VOUT est positive (par rapport AGND), la sortie du comparateur est auniveau haut , entranant la slection de Vref+ en sortie du multiplexeur et il y alors intgration de[Vin - Vref+] pendant la dure de cette phase ; cette tension tant toujours ngative, la tensionanalogique de sortie VOUT va donc diminuer ;

lorsque la sortie VOUT est ngative (par rapport AGND), la sortie du comparateur est auniveau bas , entranant la slection de Vref- en sortie du multiplexeur et il y alors intgration de[Vin - Vref-] pendant la dure de cette phase ; cette tension tant toujours positive, la tensionanalogique de sortie VOUT va donc augmenter ;



La raction ralise par le comparateur fait que la tension de rfrence slectionne tend augmenter la tension de sortie Vout lorsque cette dernire est ngative (infrieure aupotentiel de la masse analogique VAGND) et diminuer cette tension de sortielorsqu'elle est positive (suprieure au potentiel de la masse analogique VAGND).

Il s'agit donc d'une raction ngative (ou contre-raction) qui tend faire varier Vout vers0. Ce circuit est appel modulateur Delata-Sigma parce que :

la rfrence slectionne en sortie du multiplexeur suivant la valeur de la sortie analogique VOUTest soustraite de l'entre VIN pour gnrer une diffrence (delta) ;

cette diffrence est accumule (sigma) par l'intgrateur analogique ;

le comparateur convertit la sortie de l'intgrateur analogique en un niveau logique (modulateur).

Ce circuit est donc un circuit mixte analogique/numrique, qui peut tre utilis pour raliser denombreuses fonctions plus complexes.

Dans les modulateurs d'ordre 2, un second bloc modulateur est ajout ; ceci augmente legain effectif de l'intgration et amliore le rapport signal sur bruit. Ceci permet alors,dans les CAN qui les utilise, une rduction du taux de dcimation et une augmentationcorrespondante du rythme d'chantillonnage pour une rsolution donne.

IV.2. Mise en quation (non indispensable pour la suite)En supposant que :

la condition initiale est Vout = 0,

le cycle de commutation des switches est ralis "n" fois,

pendant ces n cycles, la tension VIN peut tre considre comme constante,

sur ces n cycles, la sortie du comparateur est "a" fois l'tat haut,

Alors l'volution de Vout peut tre dcrite par l'quation :

A A AOUT IN ref refF F F

C C CV nV aV n a VC C C

Si de plus les rfrences Vref+ et Vref- sont gales en valeur absolue et de signes opposs, onpeut exprimer Vin en fonction de Vout et de Vref sous la forme suivante :

2 1 FIN ref OUT

A

a n CV V Vn n C

Comme on vient de l'indiquer, la raction ngative ralise par le comparateur fait voluer Voutvers 0 chaque cycle. Cela rend Vout infrieur (CA/CF).Vref. Au fur et mesure que n devientplus grand, la contribution de Vout dans l'quation prcdente devient de plus en plusngligeable. Ceci permet d'crire l'quation simplifie suivante :



On peut donner de cette quation l'interprtation suivante : on peut avoir une valeur de Vin sousforme numrique en comptant le nombre de fois "a" o la sortie du comparateur est l'tat haut dans une squence de longueur n cycles des switches. Plus la priode de mesure,c.a.d le nombre de cycle d'observation n, est grande, meilleure est la rsolution de la mesure de tension.

On peut galement dfinir la densit de "1" dout de la sortie par : outadn

.

Cette densit s'exprime en fonction de Vin et de Vref sous la forme : 2.in ref

outref

V Vd

V

.

Cette densit tend vers 0 quand Vin tend vers Vref et vers 1 quand Vin tend vers + Vref.

IV.3. Construction d'un modulateur Delta-Sigma dans un PSoC (nonindispensable pour la suite)Crez un nouveau projet (langage C, CY8C29466-24PXI), puis slectionnez, placez et paramtrez lescomposants suivants.

PGA "Buffer"Slectionnez et placez dans le bloc analogique ACB02 un PGA :

renommez le Buffer ;

fixez son gain 1 ;

reliez son entre P0_1 et renommez la DelSigModIn.

DigBufSlectionnez et placez dans le bloc numrique DBB00 un buffer numrique :

reliez son entre 1 (Input 1) au ComparatorBus_2 ;

routez la sortie Output1 vers la broche P1_2 ; pour cela :

- reliez le port P1_2 la ligne GlobalOutOdd_2 et renommez ce port enDelSigModDigitalOut,

- reliez la ligne GlobalOutOdd_2 RO0[2],

- et enfin reliez la sortie Output1 RO0[2]



SCBlockSlectionnez et placez dans le bloc analogique ASC12 unbloc capacits commutes :

renommez le DelSigMod ;

positionnez ses paramtres comme indiqu ci-contre.

L'entre ACMux du SCBlock se retrouve ainsi relie lasortie du buffer analogique d'entre.

Sa sortie comparateur est connecte au bus comparateur dela colonne et relie l'entre Input1 du buffer numriquede sortie.

Sa sortie analogique est relie au bus analogique de lacolonne, qui sera lui-mme reli la broche P0_4,renomme en DelSigModAnalogOut.

Les entres B et C ne sont pas utilises, aussi les valeursdes capacits sont-elles laisses 0. Les switches decontre-raction sont paramtrs de faon obtenir unfonctionnement en intgrateur.

ARefMux est paramtr de faon soustraire l'entreprincipale le signal de sortie du comparateur(ComparatorBus_2). L'intgrateur n'a pas besoin de lafonction AutoZero ; elle est dsactive, ce qui permetd'utiliser des frquences d'horloge plus leves. L'horloge de colonne choisie sera VC1.

Paramtres globauxLes paramtres globaux seront positionnscomme indiqu ci-contre (en fait, seuls lesparamtres CPU_Clock et VC1 sont importants).

LogicielBuffer_Start(Buffer_HIGHPOWER);DigBuf_Start();DelSigMod_Start(DelSigMod_HIGHPOWER);while(1)

{}



Reconstruction du signal analogique

V. Les convertisseurs incrmentaux (ADCINC, ADCINCVR,DUALADC, TRIADC)

Schma bloc de principe d'un ADC incrmental

V.1. Modulateur Delta-SigmaLe premier tage des convertisseurs incrmentaux est constitu par un modulateur Delta-Sigma, utilisant un SCBlock (intgrateur soustracteur), ainsi que 2 blocs numriques dans lesquels sontimplments respectivement un compteur et un timer 8 bits.

Le modulateur est un circuit surchantillonnage qui reprsente le signal d'entre sous laforme d'un flux de bits (bitsream) dont la valeur moyenne reprsente le signal analogique.

La tension analogique VIN convertir et une des tensions de rfrence (Ref+ ou Ref-) sontalternativement appliques l'entre de l'intgrateur, qui intgre donc la diffrence(VIN - Ref+) ou (VIN Ref-).



Pendant la phase 1, c'est VIN qui est intgre ; la sortie de l'intgrateur est relie uncomparateur dont la valeur de la sortie la fin de la phase 1 dtermine laquelle des 2tensions de rfrence Ref+ ou Ref- va tre intgre pendant la phase suivante 2 : laslection de la rfrence (positive Ref+ ou ngative Ref-) par le comparateur de sortie esttelle que l'intgration correspondante tende toujours ramener le signal de sortie vers 0.

2n cycles de comparaison sont ncessaires pour obtenir en sortie du CA/N un rsultat sur nbits.

On remarquera galement sur le schma de la page prcdente que la frquence de cescomparaisons, qui est aussi la frquence de (sur)chantillonnage, est 4 fois plus faible quecelle de lhorloge DataClock fournie au convertisseur.

V.2. DcimateurLe nombre de cycles pendant lesquels la sortie du comparateur est positive estproportionnel la tension convertir ; ce nombre de cycles est compt par un compteur Nbits, qui ralise une fonction de dcimation ; il fournit le rsultat numrique de laconversion.

Un timer possdant le mme nombre N de bits que la donne convertie (N = 8 dans leschma-bloc reprsent ci-aprs) gnre une interruption toutes les 2N (soit 256 pour N = 8)priodes de l'horloge de donnes.

V.3. Schma completEntre 2 interruptions (cycle d'intgration complet), la donne est chantillonne 2N/4 fois(64 pour N = 8), du fait que les signaux d'horloge 1 et 2 ont une frquence 4 fois plus faible que celle del'horloge de donnes.La valeur accumule est lue au dbut et la fin de chaque ensemble de 2N/64 cycles d'intgration ; un cycleunique est ajoute pour remettre 0 l'intgrateur et traiter la donne.

Un flag indiquant que la donne convertie est disponible peut tre scrute (polling) par leprogramme principal, puis celle-ci peut tre lue en appelant une routine spcifique.

Le bruit hautes frquences est galement intgr. Tous les convertisseurs incrmentaux PSoCs sont"clocks" 4 fois le rythme de l'chantillonnage ; les horloges du compteur et du timer doiventtenir compte de cette division par 4 de la frquence du gnrateur de phase de la colonne analogique.



Le Timer ou le PWM gnre une interruption tous les 256 coups d'horloge ; ceci correspond 64 cyclesd'intgration. Le compteur dcimateur est paramtr pour accumuler 2Bits/64 de ces cycles d'intgration. Lavaleur accumule est chantillonne au dbut et la fin du cycle d'intgration. Un cycle unique est ajoutpour remettre zro l'intgrateur et traiter la rponse.

Si la tension de sortie du comparateur est positive n fois sur les 2N que comporte une conversion, latension rsiduelle Vresid la sortie est :

2 . . 2 .N Nresid in ref refV V nV n V Le terme (2N.Vin) correspond l'intgration de la tension d'entre, qui est ralise chacun des 2N cyclesde l'horloge 1, le terme (- n.Vref) l'intgration de la tension de sortie du comparateur pendant les n cyclesde l'horloge o cette sortie est gale + Vref et enfin le terme (2N n).Vref l'intgration de la tension desortie du comparateur pendant les (2N n) cycles d'horloge o cette sortie vaut Vref. On a alors :

1

1

22 2

Nresid

in refN N

VnV V

Du fait que VRef/2N est plus faible q'un demi LSB, elle peut tre nglige et on a :

1

1

22

N

in refN

nV V

La gamme des valeurs d'entre de l'ADC va donc de - Vref, qui correspond n = 0 + Vref (trsprcisment Vref .(1 1/2n-1)), correspondant n = 2N -1.

Les convertisseurs incrmentaux PSoC sont disponibles en plusieurs "parfums", avec une rsolutionslectionnable de 6 14 bits et des formats de donnes signs ou non signs. L'interfacede programmation autorise l'utilisateur slectionner un nombre de 0 255 chantillons successifs, o 0spcifie un chantillonnage en continu.



VI. Les convertisseurs Delta SigmaLes convertisseurs delta sigma utilisentla mme topologie intgrateur /comparateur que les convertisseursincrmentaux, mais plutt que d'intgrerla sortie du modulateur - l'aide d'uncompteur, celle-ci est traite par undcimateur comme montr la figure ci-contre.

Le dbit de la sortie du modulateur estrduit au taux de conversion final par lefiltre de dcimation passe-bas quiconvertit le bitstream en chantillons dersolution suprieure. Les taux dedcimation levs (autoriss par les tauxde surchantillonnage levs) peuventproduire des rsolutions plus leves

Pour ce faire, le dcimateur ralise une double intgration la frquence d'chantillonnage.Sa sortie est chantillonne la frquence de dcimation (typiquement 1/64me de la frquenced'chantillonnage) et soustraite de la dernire valeur de la sortie, donnant une diffrence. Le processus dediffrentiation est rpt, toujours la frquence de dcimation, conduisant la fonction de transfert :

C'est un filtre en sinc2. Il prsente l'avantage sur le convertisseur incrmental de gnrer des donnes desortie une frquence plus leve. En contre partie, la sortie chaque instant dpend des donnes des deuxprcdents chantillons. Ainsi, contrairement aux convertisseurs incrmentaux, les convertisseursdelta-sigma doivent tre "nettoys" lorsque l'on change de signal d'entre(multiplexage). Les datasheet spcifient qu'il est ncessaire d'attendre le troisime chantillonpour que les rsultats deviennent fiables.

Un avantage dterminant des convertisseurs delta-sigma est la mise en forme du bruitapporte par le modulateur. Normalement, le bruit de quantification inhrent la conversion A/N d'unsignal est plus ou moins alatoirement distribu (bruit blanc) entre la frquence 0 et la frquence deNyquist (moiti de la frquence d'chantillonnage).

Dit de faon simple, le modulateur delta-sigma dcale une partie du bruit de quantificationdes basses vers les hautes frquences, o elles pourront ultrieurement tre attnues parle filtre de dcimation. Un modulateur du 2nd ordre, qui ncessite 2 blocs analogiques capacitscommutes, est de ce point de vue plus performant qu'un modulateur du 1er ordre, qui ne ncessite qu'unbloc analogique.

Schma bloc d'un ADC Delta Sigma



DelSig8

The DELSIG8 utilizes a single digital block for the timer function and decimates by 64. This ADChas an output rate of 31 ksps for a sample rate of 500 ksps (column clock equal to 2.0MHz).

DelSig

Caractristiques gnralesRsolution de 6 bits avec un coefficient de surchantillonnage 32x jusqu 14 bits dersolution avec un surchantillonnage 256x.

Donne non signe ou signe en format complment 2

Taux d'chantillonnage maximum de 65 500 sps pour une rsolution de 6 bits ,7812 sps pour une rsolution de 14 bits

Filtre en sinc2 entirement implant en hardware rduisant la charge CPU et les exigences anti-repliement

Modulateurs du 1er ou du 2nd ordre slectionnable par l'utilisateur

Schma du DelSig avec modulateur d'ordre 1

Le dbit du bitstream est dtermin par le gnrateur qui gnre les signaux 1 et 2 qui contrlent lebloc capacits commutes.

Pour calculer le dbit de sortie ou taux de conversion final (sample rate), on divise la DataClock par 4 pour obtenir le dbit du bitstream, puis on divise ce dernier par le taux de dcimation :

4DataClockFrequencySampleRate sps

xDecimationRate

La frquence d'horloge la plus leve qui puisse tre utilise est donne dans la table de spcificationsci-aprs. Pour une Data Clock de 8 MHz et un taux de dcimation de 256, le taux deconversion est :

68 10 7812.54 256

x spsx



Exemple de configuration dun CA/N de type Delsig

Un convertisseur de type DelSig a t implant, avec la configuration suivante :

8 bits ;

modulateur - du 2nd ordre ;

taux de surchantillonnage de 32.



Le signal dhorloge qui lui est appliqu est VC2, dont la frquence est dfiniedans les Global Resources :

VC2 = 24 MHz /( 2 x 7) = 1.714 MHz

On obtient la frquence de conversion en divisant cette frquence par 4 et par letaux de surchantillonnage (qui est aussi le taux de dcimation) :

fconv = 1714 / (4 x 32) = 13. 4 kHz

La gamme des tensions dentre du convertisseur est centre sur 2.5 V et stendde 0 5 V (fixe par RefMux)

Les paramtres du convertisseur sont les suivants :

La reprsentation des nombres est de type sign et lentre ngative nest pas utilise.

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