Shu ZHANG Groupe Electronique de Contrôle et Acquisition Synchrotron SOLEIL

129/11/2012 Séminaire d’instrumentation IRFU

Evaluation d’un cœur IP TDC de l’open hardware à l’aide d’un microprocesseur LM32 sur une plateforme Xilinx SP605

Shu ZHANGGroupe Electronique de Contrôle et Acquisition

Synchrotron SOLEIL

Cliquez pour modifier les styles du texte du masqueDeuxième niveau

Troisième niveau


Plan

1. Besoin à soleil 2. Cœur IP TDC pour répondre au besoin 3. Intégration dans notre environnement

de contrôle3.1 Intégration sur une plateforme d’évaluation3.2 Connexion au système de contrôle

4. Conclusion


Troisième niveau


Les lignes de lumière à SOLEIL :

43 lignes de lumière possibles :26 lignes sont ouvertes ou en commissioning

3 sont en construction

1. Besoin à SOLEIL


Troisième niveau


1. Besoin à SOLEIL

électroniques industriellesDéveloppements

SOLEIL

Architecture de contrôle et acquisition des données :

Profibus

Supervision / Control : TANGO

Process Management General Services: Archiving, Configuration, . TANGO

Equipment Equipment

ETHERNET

CPCI system

Profibus

PLC

Motion System

SPI system

Timing systems

TDC


Troisième niveau


Analyse des solutions TDC :A. TDC du commerce

1. Cout très élevé2. Peu de flexibilité

B. FPGA IP CORE1. Bonne alternative par rapport aux points précédents2. IP déjà disponible et développé par le CERN sur Spartan-6 dans

le cadre de l’OHWR (Open HardWare Repository)

1. Besoin à SOLEIL


Troisième niveau


l’Open Hardware :

Une définition Inspiré de l’open source logicielle Vise à assurer la liberté d'étudier, de modifier, de distribuer des

développements électroniques Fabriquer et vendre librement les produits ainsi conçus sur ce modèle.

Un site: www.ohwr.org Un site web collaborative pour les développeurs Accès complet en lecture Plateforme basée sur des outils open source ChiliProject, SVN/GIT,

Sympa mailing list manager

2. Cœur IP TDC pour répondre au besoin

http://www.ohwr.org/


Troisième niveau


Architecture globale du projet de démonstration :Le SoC (system on chip) fait appel à un cœur LM32 microprocesseur et un cœur bus de communication wishbone tous deux open source

CPU LM32

WISHBONE bus

Arbitrage du bus partagé

BRAM SRAM CSR

Bridge TDC

CSR (Control Status Registre) bus

UART GPIOTimer

0Timer

1

MaîtresWISHBONE

Esclaves WISHBONE

Esclaves CSR

Spartan-6 FPGA Design architectureInterpréteur ligne de commande pour communication avec l’UART

Milkymist SoCLattice Semiconductor Corporation

BridgeUART USB

PC



Troisième niveau


Principe de mesure utilisé :Mesure grossière Partie entière du

résultat (nb. de périodes de l’horloge système)

Partagée

Mesure fine Partie fraction du

résultat (fraction de période de l’horloge système)

Pour chaque canal

N1 :Mesure grossière de t1

Tclk

T1 :Mesure fine de t1

T2 :Mesure fine de t2

t0 : TDC armé t1 t2

N2 :Mesure grossière de t2

t1 = N1*Tclk – T1t2 = N2*Tclk – T2

Signal d’entrée

Architecture de la ligne à retard

Bin 1Bin 3 Bin 2 Bin 0Bin N-1

Horloge Système

N-1 4 3 2 1 0TDC CORE

Architecture du cœur TDC



Troisième niveau


CH1 CH0

Programmation

iMPACTPC

USB communication

Signal à analyser

Digital Delay Generator T560

Arbitrary Waveform GeneratorTektronix AWG5004B

Digital Phosphor OscilloscopeTektronix DPO 7254

Carte d’évaluationXilinx SP605

HyperTerminal

Xilinx ISE Design Suite 13.2

3. Intégration dans l’environnement de contrôle

3.1 Intégration sur une plateforme d’évaluation

Horloge master (LVDS)


Troisième niveau


Performances obtenues :

Performances Performances obtenues en réalité Performances annoncées sur OHWR

Précision ±36ps pour Single-channel mode; ±50ps pour Single-start-single-stop mode

±52ps pour Single-channel mode; ±74ps pour Single-start-single-stop mode

Dynamique typique

268ms (configurable niveau code VHDL ou Verilog)

268ms (configurable niveau VHDL ou Verilog)

Résolution double pulse Non testé 48ns annoncé

Nombre de canaux

2 pour Single-channel mode; 1 + start commun pour Single-start-single-stop mode

2 pour Single-channel mode; 1 + start commun pour Single-start-single-stop mode

Résolution 36.5ps en moyen Non testé

Etude comparative :


3.1 Intégration sur une plateforme d’évaluation


Troisième niveau


Profibus

Supervision / Control : TANGO

Process Management General Services: Archiving, Configuration, . TANGO

Equipment Equipment

ETHERNET

CPCI system

Profibus

PLC

Motion System

SPI system

Timing systems

TDC

CPU LM32

WISHBONE bus

Arbitrage du bus partagé

BRAM SRAM CSR Bridge

TDC

UART GPIOTimer

0Timer

1

MaitreWISHBONE

Esclaves WISHBONE

Esclaves CSR

Spartan-6 FPGA Design architecture

BridgeUART USB

CSR bus

Ethernet

PHY


3.2 Connexion au système de contrôle


Troisième niveau


Portage du projet « IPBus » de l’OHWRC’est un cœur IP FPGA qui contrôle un bus via Ethernet; il

existe un design de référence pour la carte FPGA Xilinx SP605

Protocoles supportés : ARP, ICMP, UDP/IP Installation

Corrections des bugs (au niveau des gestionnaire ICMP et UDP)

Adaptation




Troisième niveau


Architecture du module Ethernet adaptéPHY

Delay

MAC

Tx packet buffer

Rx

packet buffer

Protocol_ARP

Protocol_ICM

P

Protocol_UDP

Packet_handle

CtrEth

CSR

busArchitecture du module Ethernet sur FPGA

Ipbus_ctrl

Slaves

PHY

Delay

MAC(LogiCORE™ IP

Xilinx )

Tx packet buffer

Rx

packet buffer

Protocol_ARP

Protocol_

ICMP

Protocol_UD

P

udpshim

Transactor

Transactor_sm

Transactor_rx

Transactor_tx

Packet_handle Bus_arb

Ipbus_arbiter

Regver

RegGPIO

Ram

Counter

Oob_test

Bridge Ethernet

Architecture de la démo du projet « IPBus »




Troisième niveau


Test Communication Ethernet UDP à l’aide de « UDP Test Tool »




Troisième niveau


Activités suivantes : Adaptation au besoin d’utilisateur

Firmware Nb. de canaux, mode de mesures (single start single stop…), modes

d’acquisitions (single shot, multi shot, continuous), mécanisme de buffer circulaire etc…

UDP – Envoi sans la réception de commande– Check et traitement des erreurs

Optionnel : TCP/IP – Création du protocole

API de communication bas niveau Interfaçage et tests avec Dserver Tango bas niveau Spécifications et développement du Dserver « TDC » Tests avec Détecteur Tests avec une horloge précise et embarquée Packaging de carte d’évaluation (boitier, connecteurs embases de

façade, éventuellement dissipateurs)

4. Conclusion


Questions?


Troisième niveau


Annexe


Troisième niveau


Advantages in open environment

The Open Hardware Repository is a place on the web for electronics designers to collaborate on open hardware designs, much in the philosophy of the free software movement.There are numerous advantages to working in a completely open environment: Peer review. If you are a designer in a somewhat small team, or even alone, you can get very

useful feedback from others by exposing your ideas in an open space. Chances are somebody has similar interests to yours and more experience.

Design reuse. The OHR has its origins (and initial scope) in the community of electronics designers working in experimental physics laboratories. One of its goals is to reduce the number of different teams working independently to solve the same problems, in order to make better systems with less time and effort.

Better collaboration with industry. The current business model for most commercial design companies is to keep the details of design secret. While this might maximize the margins of some companies it has no advantage for the customers. We believe that a business model based on companies designing in the OHR and getting paid for it is perfectly feasible, and would result in better products and the possibility for the customer to improve them and debug them more effectively.

Last but not least, designing in an open environment is definitely more fun than doing it in isolation, and we firmly believe that having fun results in better hardware.


Troisième niveau


CERN Open Hardware License


Troisième niveau


CERN Open Hardware License


Troisième niveau


Architecture du µP LM32

CPU : lm32 (Lattice Mico32) RISC CPU 32 bits (data & instructions) 32 registres générales 32 interruptions maximum I/D caches optionnels Double wishbone

interfaces de mémoire (I & D)


Troisième niveau


Choix de la plateforme d’évaluation

Ce cœur a été implémenté et testé par S. Bourdeauducq sur la carte SPEC (carte mère PCIe) équipée d’une carte fille FMC (FPGA Mezzanine Carrier: standard VITA 57) DIO 5-channel (carte fille). Ces cartes étant également issus de projets de l’OHWR.

Carte SPEC : FPGA Spartan-6 (XC6SLX45T-FGG484-3) Synthétiseur d’horloge de précision (CDCM61004RHBT, +/-10ppm) Port USB (Virtual COM Port (VCP) driver : communication série via une interface type

HyperTerminal) Un capteur 1-wire placé sur la carte SPEC pour mesurer la température du FPGA

(DS18B20U: Programmable Resolution 1-Wire Digital Thermometer ) Filtre d’alimentation sur le 3,3V pour les oscillateurs et le synthétiseur d’horloge

La FMC DIO dispose 5 canaux TTL bidirectionnels (connecteurs LEMO). Elle à pour fonction de réaliser une passerelle entre le format TTL et les formats compatibles FPGA (LVDS, LVCMOS)


Troisième niveau


• Cartes candidatsFPGA Spartan-6

SPEC FMC DIO 5CH

SP605

Atlys

Pas de port Ethernet

Source d’horloge limitée

• Source d’horloge externe possible (SMA)

• Port Ethernet• Connecteurs SMA (IO) & FMC• Horloge précise non dispo sur la

carte• Pas d’alim isolée pour l’horloge• Pas de capteur de température

Sélectionnée

Pas d’IO électrique

Choix de la plateforme d’évaluation


Troisième niveau


Installation de l’environnementOS et logiciels

Linux Ubuntu-vbox 2.6.38 (ubuntu 11.04)– ToolChain lm32, ToolChain GNU etc.

Windows – Xilinx ISE 13.2, Python 2.7, HyperTerminal etc.

Programmation du µPModification pour minimiser le temps mort Rajout la fonction de la mesure différentielle

Optionnel :Rajout d’un périphérique Ethernet Transformation du µcode à porter du protocole de

communication de type ligne de commande UART sur Ethernet

Intégration sur une plateforme d’évaluation


Troisième niveau


Mise en œuvre du projet sur la plateforme .vhd, .v

Compilations des sources software

ToolChain GNU, lm32

Génération des fichiers binaires

exécutablesToolChain lm32

.c, .h, makefile

.a, .o

Synthèse Xilinx ISE 13.2

.bin

Implémentation du design Xilinx ISE 13.2

.ngc

Programmation FPGA Xilinx ISE 13.2 (iMPACT)

.bit

.ucf

Préparation des fichiers

Win7

Linux



Troisième niveau


Population de mesures : • 218 soit 262144Résolution (Nb de BIN) : • pleine échelle 8ns, • 18ps/BIN en moyen (36ps/BIN en

moyen en enlevant les BIN0)

horloge système : 125 MHz1 34 67 100133166199232265298331364397430463

0

500

1000

1500

2000

2500

3000

3500

N° du BIN

Nb de hits

Auto-calibration à 125MHz

Discontinuités de mesure (1 BIN sur 2 environ)

Toujours même endroits à 0

N° du BIN

ps

Start-up calibration



Troisième niveau


Précision du système de mesure :CH0Générateur

d’impulsions TTL

CH1Câbles de différent

longueurPrincipe de mesure : le même signal injecté sur les 2

voies CH0 et CH1, le TDC mesure l’écart entre les 2 fronts descendants de CH0 et CH1

Différence du temps (ps)

Résultats de la mesure différentielle

Inter-channels

Polarity: falling edge Samples: 15000 Mean: 1935ps P-p: 210ps Std. dev.: 25ps Precision: ±50ps

Single channel Suppose jitter/ch independent, Gaussian

distribution Std. dev.: 18ps. Precision: ±36ps

Résultats de la mesure différentielle par l’oscilloscope



Troisième niveau


Evaluation de la réalisation du projet

Avantages : Portabilité, flexibilité Temps de développement réduit Moins couteux sur des projet de petite série (sinon ASIC moins cher, plus les coûts de

développement de l’architecture TDC ASIC) Inconvénients :

Sensible (vrai pour tous les systèmes TDCs)– Horloge, tension, température…

Fréquence master très limitée NLD grand Library du compilateur non complète

– Supporte pas les types de données « long int » (64 bits) et « float »– Besoin de l’algorithme de calcul

Difficile à déboguer : – Sans logiciel de débogue du LM32– Temps de compilation long: 8mins

Documents

Shu ZHANG Groupe Electronique de Contrôle et Acquisition Synchrotron SOLEIL