Logique Programmable 1 J.F.A. 12
LOGIQUE PROGRAMMABLE
A. Structure des réseaux logiques programmables :
Toute fonction logique de n variables peut se mettre sous la forme de somme de produits (d'au
plus de n variables).
Exemple :
c.b.ac.b.ac.b.a1F
c.b.ac.b.ac.b.a)cba).(cba).(cba(2F
Il semble donc naturel d'utiliser une structure comportant ces deux ensembles :
Une matrice d'opérateurs ET qui génère les produits des variables d'entrée, et éventuellement
de leur complément.
Une matrice d'opérateurs OU, qui ‘somme’ les produits précédents.
Figure 1
I. Réalisation de la matrice de ET :
Elle utilise le principe des portes ET à diodes. La programmation est possible grâce à des
fusibles placés en série avec chaque diodes que l'on peut griller :
Figure 2
Figure 3
Exemple : Matrice ET d'un circuit possédant n entrées E1, E2, ..., En et calculant m
produits P1, P2, ..., Pm :
Figure 4
Logique Programmable 3 J.F.A. 12
Les entrées sont amplifiées et complémentées. Il est alors possible de générer n'importe
quel produit à partir des entrées.
Exemple : Génération des produits :
Réalisez : P A P A B C P B C1 2 3 ; . . ; .
Figure 5
II. Réalisation de la matrice de OU :
Le principe est le même : la somme logique est réalisée à partir d'une porte OU à diodes.
Figure 6
Logique Programmable 4 J.F.A. 12
Figure 7
Exemple : Matrice OU d'un circuit possédant n entrées P1, P2, ..., Pn et calculant m
sommes S1, S2, ..., Sm :
Figure 8
Les diodes sont remplacées dans la pratique par des transistors où la jonction BE joue le
rôle des diodes dans le schéma précédent. La propriété amplificatrice du transistor est utilisée
pour charger le moins possible la sortie des opérateurs ET.
Exemple : Génération des produits :
Réalisez : 3P2P3SP;3P2P1P2SP;1P1SP
Logique Programmable 5 J.F.A. 12
Figure 9
III. CIRCUITS DE SORTIE :
On ajoute parfois un circuit de sortie à la matrice OU (un circuit d'inversion). Le nombre
de termes produits étant limité par construction, on a parfois intérêt à rechercher la fonction
complémentaire (définie par un produit de sommes). A cette fin, on utilise l'opérateur OU
exclusif dont une entrée est employée comme commande d'inversion.
Figure 10
F0FCFS F1FCFS
Réalisation pratique :
Logique Programmable 6 J.F.A. 12
Figure 11
Il peut s'agir aussi d'un circuit trois états où E représente la commande de mise en haute
impédance de la sortie Fi.
Figure 12
E Fi
0 Haute Impédance
1 Si
Cette commande peut-être une entrée supplémentaire ou encore un signal interne.
De plus, puisqu'une sortie placée en haute impédance est libre éléctriquement, certains
constructeurs en profitent pour réaliser un rebouclage sur la matrice ET; la borne
correspondante peut-être alors utilisée soit en sortie (E=1), soit en entrée (E=0).
Logique Programmable 7 J.F.A. 12
Figure 13
Le circuit PAL 16L8 de Texas instruments, par exemple, possède 16 entrées et 8 sorties
pour un boîtier de 20 broches ! Ce circuit dispose en fait de 10 entrées directes, 2 sorties et 6
broches entrée/sortie.
Figure 14
Remarque :
Si par programmation, la sortie est réinjectée dans la matrice ET, le circuit est bouclé et
devient séquentiel.
Logique Programmable 8 J.F.A. 12
B. Classification des réseaux logiques Programmables :
Une classification est adoptée en fonction de la structure de chaque matrice. On distingue :
I. Les PLE (Programmable Logic Element) ou PROM (Programmable Read Only Memory) :
O0, O1, O2, O3 : SORTIES
11 3
&1
3
O3
&1
3
&1
3
11 3
11 3
&1
3
&1
3
&1
3
312
: FUSIBLE REMPLACE
I1
&1
3
I3
&1
3
11 3
I0, I1, I2, I3 : ENTREES
&1
3O2
O1
O0
I2
312
312
&1
3
&1
3
PAR UNE LIAISON
312
I0
&1
3
&1
3
&1
3MATRICE OU PROGRAMMABLE
MATRICE ET FIXEE
&1
3
: FUSIBLE INTACT
&1
3
Ces réseaux logiques (et mémoires mortes) disposent :
D'une matrice de ET fixée et complète, c'est-à-dire que le nombre de termes
produits est égal à 2n s'il ya n entrées (n peut-être de l’ordre de 5 suivant la
technologie); autrement dit, la matrice ET a la structure d'un décodeur à n bits.
D'une matrice OU programmable.
D'un circuit de sortie 3 états à command unique. Classiquement le nombre de
sorties est de 4 ou 8.
En conséquence, une fonction f est réalisée en programmant sa table de vérité, c'est-à-dire
en mettant en mémoire la valeur de f pour l'ensemble des combinaisons d'entrées.
Remarque :
Les PROM font partie de la famille des mémoires mortes. La qualificatif vient du fait
qu'elles ne peuvent être que lues.
L'écriture dans la mémoire est faite par le constructeur lors de la dernière phase de
fabrication (cas des ROM : Read Only Memories), ou par l'utilisateur par claquage de fusibles
ou de jonctions (mémoires PROM : Programmable ROM).
Il existe une autre famille de mémoires mortes qui présentent la particularité d'être
effacées, puis réécrites. Ce sont :
Les EPROM (Erasable PROM) effaçables globalement par ultra-violet,
Les EAROM ou EEPROM (Electricaly Alterable ROM ou Electricaly EPROM)
effaçables électriquement.
1. Génération de fonctions à l'aide de PROM :
La génération de fonctions à partir de PROM est très simple. En effet, puisque toutes
les combinaisons des variables sont décodées, la matrice OU est obtenue directement à
partir de la table de vérité ou de la somme de produits de la fonction (forme canonique
Logique Programmable 9 J.F.A. 12
disjonctive). Les fils d'adresses sont identifiés aux variables logiques. Chaque sortie de la
mémoire correspond à l'une des fonctions.
a) Exemple 1 :
Soient les fonctions de quatre variables définies par la table de vérité suivantes,
permettant le calcul de N².
(1) Table de vérité :
N A3 A2 A1 A0 S7 S6 S5 S4 S3 S2 S1 S0
0 0 0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 0 0 0 0 1
2 0 0 1 0 0 0 0 0 0 1 0 0
3 0 0 1 1 0 0 0 0 1 0 0 1
4 0 1 0 0 0 0 0 1 0 0 0 0
5 0 1 0 1 0 0 0 1 1 0 0 1
6 0 1 1 0 0 0 1 0 0 1 0 0
7 0 1 1 1 0 0 1 1 0 0 0 1
8 1 0 0 0 0 1 0 0 0 0 0 0
9 1 0 0 1 0 1 0 1 0 0 0 1
10 1 0 1 0 0 1 1 0 0 1 0 0
11 1 0 1 1 0 1 1 1 1 0 0 1
12 1 1 0 0 1 0 0 1 0 0 0 0
13 1 1 0 1 1 0 1 0 1 0 0 1
14 1 1 1 0 1 1 0 0 0 1 0 0
15 1 1 1 1 1 1 1 0 0 0 0 1
(2) Schéma interne de la PROM :
Logique Programmable 10 J.F.A. 12
EXEMPLE 1 :
&1 3
&1 3
O1
&1 3
1
13
&1 3
&1 3
A3
1
13
&1 3
I3
&1 3
O7
I2
&1 3
&1 3
S4
1
13
S2S6
1
13
&1 3
S0
&1 3
&1 3
312
&1 3
1
13
O0
O0, O1, O2, O3, O4, O5, O6, O7 : SORTIES
&1 3
&1 3
&1 3
MATRICE ET FIXEE
: FUSIBLE REMPLACE
1
13
A0A2
1
13
S5
312
1
13
&1 3
312
&1 3
S7
&1 3
1
13
&1 3
&1 3
&1 3
1
13
PAR UNE LIAISON
&1 3
I0
&1 3
&1 3
O4
S1
&1 3
S3
1
13
&1 3
O2
&1 3
I1
A1
1
13
1
13
312
&1 3
O3
&1 3
I4
1
13
&1 3
1
13
O6
G/
&1 3
312
MATRICE OU PROGRAMMABLE
1
13
11 3
: FUSIBLE INTACT
O5
Logique Programmable 12 J.F.A. 12
&1 3
&1 3
1
13
&1 3
&1 3
312
&1 3
1
13
312
A3
1
13
O1
&1 3
O7
I2I4
S6
A0A2
O0, O1, O2, O3, O4, O5, O6, O7 : SORTIES
&1 3
1
13
1
13
1
13
1
13
&1 3
&1 31
13
O0
&1 3
&1 3
1
13
S4 S3
: FUSIBLE INTACT
&1 3
&1 3
0
S5
&1 3
&1 3
MATRICE ET FIXEE
&1 3
&1 3
&1 3
0
&1 3
1
13
PAR UNE LIAISON
&1 3
S0
I1
O5
312
A1
S7
&1 3
O6
11 3
O2
&1 3
&1 3
&1 3
&1 3
: FUSIBLE REMPLACE
11
3
&1 3
1
13
S1
11
3
312
O4
1
13
&1 3
1
13
312
&1 3
&1 3
I0
O3
&1 3
&1 3
G/ 1
13
S2
MATRICE OU PROGRAMMABLE
&1 3
I3
Logique Programmable 13 J.F.A. 12
Comme la capacité des mémoires est actuellement importante, il est permis d'envisager
la génération de fonctions dont le nombre de variables est élevé (jusqu'à 16 variables). On
peut également envisager la réalisation de plusieurs fonctions suivant les valeurs de
certaines entrées.
Exemple 2 :
Transcodeur 4 bits binaire vers BCD Excédent 3 si la commande C est à 0, et vers le
code GRAY si la commande C est à 1 ; en sortie normale et complémentée.
Remarque : attention, les sorties sont inversées.
Table de vérité :
ADRESSES COMPLEMENTEE VRAIE
C A3 A2 A1 A0 O7 O6 O5 O4 O3 O2 O1 O0
0 0 0 0 0 1 1 0 0 0 0 1 1 C
0 0 0 0 1 1 0 1 1 0 1 0 0 O
0 0 0 1 0 1 0 1 0 0 1 0 1 D
0 0 0 1 1 1 0 0 1 0 1 1 0 E
0 0 1 0 0 1 0 0 0 0 1 1 1
0 0 1 0 1 0 1 1 1 1 0 0 0 B
0 0 1 1 0 0 1 1 0 1 0 0 1 C
0 0 1 1 1 0 1 0 1 1 0 1 0 D
0 1 0 0 0 0 1 0 0 1 0 1 1
0 1 0 0 1 0 0 1 1 1 1 0 0 E
0 1 0 1 0 X X X X X X X X X
0 1 0 1 1 X X X X X X X X C
0 1 1 0 0 X X X X X X X X E
0 1 1 0 1 X X X X X X X X S
0 1 1 1 0 X X X X X X X X S
0 1 1 1 1 X X X X X X X X 3
1 0 0 0 0 1 1 1 1 0 0 0 0
1 0 0 0 1 1 1 1 0 0 0 0 1 C
1 0 0 1 0 1 1 0 0 0 0 1 1 O
1 0 0 1 1 1 1 0 1 0 0 1 0 D
1 0 1 0 0 1 0 0 1 0 1 1 0 E
1 0 1 0 1 1 0 0 0 0 1 1 1
1 0 1 1 0 1 0 1 0 0 1 0 1 G
1 0 1 1 1 1 0 1 1 0 1 0 0 R
1 1 0 0 0 0 0 1 1 1 1 0 0 A
1 1 0 0 1 0 0 1 0 1 1 0 1 Y
1 1 0 1 0 0 0 0 0 1 1 1 1
1 1 0 1 1 0 0 0 1 1 1 1 0
1 1 1 0 0 0 1 0 1 1 0 1 0
1 1 1 0 1 0 1 0 0 1 0 1 1
1 1 1 1 0 0 1 1 0 1 0 0 1
1 1 1 1 1 0 1 1 1 1 0 0 0
Logique Programmable 15 J.F.A. 12
&1 3
&1 3
O7
&1 3
O2
O1 O0
&1 3
&1 3
312
1
13
1
13
11 3
&1 3
O5
O0, O1, O2, O3, O4, O5, O6, O7 : SORTIES
&1 3
&1 3
1
13
1
13
O6
O1
A1
1
13
&1 3
&1 3
1
13
&1 3
O7
&1 3
&1 3
O6 O4
1
13
&1 3
MATRICE OU PROGRAMMABLE
1
13
: FUSIBLE REMPLACE
&1 3
&1 3
1
13
1
13
1
13
312
&1 3
&1 3
O2
1
13
312
1
13
&1 3
&1 3
&1 3
&1 3
&1 3
O3
&1 3
&1 3
I3
312
&1 3
312
O5
O0
I2
G/
MATRICE ET FIXEE
&1 3
I1
1
13
1
13
&1 3
1
13
A0I0
PAR UNE LIAISON
O3
O4
I4
: FUSIBLE INTACT
&1 3
&1 3
A2C
&1 3
A3
&1 3
Correction de l’EXEMPLE 2 :
Logique Programmable 16 J.F.A. 12
&1 3
O3
1
13
PAR UNE LIAISON
O3
312
G/
MATRICE ET FIXEE
1
13
312
O2
1
13
&1 3
&1 3
&1 3
&1 3
1
13
I2
312
&1 3
O1
&1 3
1
13
&1 3
O7
I3
A3
1
13
&1 3
MATRICE OU PROGRAMMABLE
&1 3
O7
1
13
O6
O4
11 3
&1 3
&1 3
1
13
&1 3
&1 3
&1 3
&1 3
A2
&1 3
312
&1 3
&1 3
1
13
&1 3
O0
I1
O1
1
13
312
&1 3
1
13
O5
I4
O4
&1 3
O5
1
13
O6
1
13
O0, O1, O2, O3, O4, O5, O6, O7 : SORTIES
I0
&1 3
C
O2
A0
&1 3
&1 3
1
13
: FUSIBLE INTACT
&1 3
&1 3
&1 3
1
13
1
13
A1
: FUSIBLE REMPLACE
&1 3
O0
&1 3
&1 3
&1 3
Logique Programmable 17 J.F.A. 12
II. Les PAL (Programmable Array Logic) :
La structure de base d'un circuit PAL est opposée à celle d'une PROM. Il dispose :
D'une matrice ET programmable (jusqu'à 20 entrées) dont le nombre de
termes produit reste relativement réduit (maximum 120),
D'une matrice OU figée.
&1
3
O3
&1
3
11 3
PAR UNE LIAISON
&1
3
11 3
MATRICE OU FIXEE
I1
O0
: FUSIBLE REMPLACE
&1
3
&1
3
: FUSIBLE INTACT
&1
3
&1
3
&1
3
O2
312
I0
I2
&1
3
I0, I1, I2, I3 : ENTREES
O111 3
&1
3
11 3
&1
3
&1
3
&1
3
312
&1
3
MATRICE ET PROGRAMMABLE
I3
312
O0, O1, O2, O3 : SORTIES
&1
3
312
&1
3
Remarque :
Les circuits PAL peuvent être également en logique séquentielle. La diversité des
circuits de sortie les rend particulièrement adaptés à cette application.
1. Génération de fonctions à l'aide de PALs :
Les circuits PAL peuvent remplacer tous les circuits intégrés logiques combinatoires
conventionnels.
Exemple 3 :
Réalisation de portes élémentaires à l'aide d'un PAL 12H6.
AB
D.CE ,
GFH ,
NMO ,
QPR ,
K.J.IL .
Logique Programmable 21 J.F.A. 12
Exemple 4 :
Réalisation d'un générateur de parité PAIRE à quatre variables Y = f (c,b,a) et d'un
multiplexeur 4 vers 1 Z = f (D3, D2, D1, D0, S1, S0)à l'aide d'un PAL 10H8.
Correction :
Générateur de Parité :
c b a Y
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
a.b.ca.b.ca.b.ca.b.cY
Multiplexeur 4 vers 1 :
S1 S0 Z
0 0 D0
0 1 D1
1 0 D2
1 1 D3
301101101001D.S.SD.S.SD.S.SD.S.SZ
Logique Programmable 26 J.F.A. 12
III. Les FPGA (Field Programmable Gate Array) :
Ces résaux sont composés d'une matrice de ET programmable, dont le nombre de termes
produits est limité à quelques unités. Ils n'ont pas de matrice OU. Chaque produit est relié à
une sortie.
On les destine au décodage de combinaisons particulières des variables grâce au grand
nombre d'entrées (jusqu'à 16) et aux sorties multiples. Ils remplacent généralement plusieurs
boîtiers standards.
I15
=123
1
O0=123
1
O5
&1
3
=123
1
&1
3
312
&1
3
=123
1
I1
I2
&1
3
312
&1
3
: FUSIBLE INTACT
O1
O2
=123
1
&1
3
O3
&1
3
O6
312
O0, ..., O7 : SORTIES
=123
1
I0
=123
1
312
O7
=123
1
I0, ..., I15 : ENTREES
O4
&1
3
IV. A. Les FPLA (Field Programmable Logic Array) ou FLA ou PLA :
Les matrices ET et OU sont programmables indépendemment, ce qui offre une plus grande
souplesse. En conséquence les constructeurs proposent relativement peu de FPLA différents.
Les FPLA disposent également d'un circuit de sortie programmable (circuit d'inversion).
Logique Programmable 27 J.F.A. 12
MATRICE OU PROGRAMMABLE
I0, I1, I2, I3 : ENTREES
312
MATRICE ET PROGRAMMABLE
I03
12
O3
312
&1
3
O0, O1, O2, O3 : SORTIES
&1
3
&1
3
&1
3
I2
O211 3
&1
3
&1
3
11 3
&1
3
312
I3
&1
3
O0
&1
3
&1
3
&1
3
&1
3
11 3
11 3
&1
3
: FUSIBLE INTACT
O1
&1
3
&1
3
I1
&1
3
C. Génération de fonctions à l'aide de FPLAs :
Exemple 5 :
Réalisation d'un convertisseur Binaire (A3, A2, A1, A0) en code GRAY (W, X, Y, Z) à
l'aide d'un FPLA 153.
0 DDW
DCDCDCX ..
CBCBCBY ..
BABABAZ ..
Logique Programmable 31 J.F.A. 12
D. Caractérisation des circuits programmables :
I. Désignations :
La référence du circuit nous donne la fonction logique du circuit :
MMM EE T SS R P C
ex : PAL 16 L 2 A N C
avec :
MMM :
PAL : Programmable Array Logic Family,
GAL : Generic Array Logic,
PLS : Programmable Logic Sequencer,
EE :
Nombre d'entrées (y compris entrées-sorties),
T: Type de sorties :
H : Active High : sortie active à l'état haut,
L : Active Low : sortie active à l'état bas
C : Complementary : sortie normale et complémentée,
R : Register : Bascules D en sorties,
X : Exclusive OR with register : OU exclusif et bascules D,
A : Arithmetic with register : Fonctions arithmétiques avec bascules D.
V : Versatile.
SS :
Nombre de sorties,
R : Speed/Power Range :
pas de symbole : vitesse standard : 35 nS
A : Haute vitesse : 25 nS.
-2 : 1/2 Power : moitié de puissance consommée
-4 : 1/4 Power : quart de puissance consommée
A-2 : HAute vitesse et demi puissance.
P : Package Type :
N : Plastic DIP : boitier plastique,
J : Ceramic DIP : boitier céramique,
F : Flat Pack : Boitier plat,
L : Leadless Chip Carrier : boitier sans pattes.
C: Temperature Range :
C : 0 °C à 75°C,
M : -55°C à +125°C.
II. Programmation :
Deux cas sont à considérer suivant la technologie :
La technologie bipolaire TTL : (Fusibles)
Pour effectuer la fusion séléctive de certaines liaisons, on utilise des outils
spécialisés appelés "programmateurs". Ils appliquent des tensions ou des courants
contrôlés pendant des périodes bien définies. Suivant les constructeurs, la nature des
fusibles est différente. Les PROM et PAL se programment assez facilement avec des
Logique Programmable 32 J.F.A. 12
programmateurs standards dans lesquels est incorporé un module spécifique pour
chaque constructeur. Les FPLA nécessitent des "programmateurs plus sophistiqués à
cause des doubles (voir triples) matrices à programmer.
La technologie MOS :
La liaison entre ligne et colonne des matrice s'effectue par des transistors MOS.
Pour simplifier, on peut considérer que l'ensemble "diode-fusible" est remplacé par
un transistor MOS qui joue le rôle d'interrupteur ouvert ou fermé suivant son état de
programmation.
III. Performances :
Le délai de propagation (tpd) entre la sortie et l'entrée dépend de la technologie utilisée.
Actuellement les circuits PAL sont les plus rapides :
PAL : 15 nS,
FPLA : 35 nS,
PROM : 25 à 35 nS en technologie bipolaire (TTL),
PROM : 25 à 400 nS en technologie MOS.
IV. Sécurité :
Les circuits logiques programmables offrent une certaine confidentialité, dans la mesure
où il n'est pas possible de lire leur contenu. Afin d'éviter les copies par des concurents, les
circuits PAL sont pourvus d'un fusible dit de sécurité. En programmant ce fusible spécial,
le concepteur interdit la vérification des circuits internes du PAL. Ainsi la duplication
devient impossible.
E. Les GALs (Generic Array Logic) :
I. Présentation :
Ce nouveau type de circuit logique est réalisé en technologie E²CMOS avec un temps
d’accès de 9 à 17 nS. Ils peuvent être reprogrammés après avoir été effacé électriquement.
Le fabricant garanti un minimum de 100 cycles effacement-écriture avec une durée de
rétention de 20 ans. Avec ses 20 broches, un type de GAL donné (Ex : GAL 16V8) est en
mesure de remplacer 21 types de PALs différentes de la 10L8 à la 16V8. La GAL 16V8
comporte un réseau programmable et 8 OLMC (Output Logic MacroCells) toutes
programables, de sorte que chaque sortie peut-être programmée par l’utilisateur comme il
le désire (H, L, bascule D, ….). Le réseau programmable se compose de 36 lignes de 64
bits de données.
La zone de programmation se limite de 0 à 31.
Le circuit comporte en ligne 32 une signature électronique de 64 bits qui permet une
identification possible du composant (Ex : N° de version du circuit).
Les lignes 33 à 59 sont réservées au fabricant.
La ligne 60 contient une information sur l’architecture et la polarité de la sortie.
En ligne 61, un dispositif de sécurité permet de protéger le circuit contre toute tentative
de piratage.
Logique Programmable 34 J.F.A. 12
AMD
2�85PALCE16V8Z Family
LOGIC DIAGRAM
0 3 4 7 8 11 12 15 16 19 20 23 24 27 28 31
0
7
8
15
16
23
24
31
0 3 4 7 8 11 12 15 16 19 20 24 27 28 3123
I2
I1
CLK/I0 1
2
3
I4
I3 4
5
CLK OE
1 1
0 X
1 0
SG1
SL07
1 1
0 X1 0
SG1
SL05
1 1
0 X1 0
SG1
SL04
SG1
1 10 X
1 0D Q
Q
1 01 1
1 11 00 00 1
VCC
SL05
0 X
SG1
1 10 X
1 0D Q
Q
1 01 1
1 11 00 00 1
VCC
SL04
0 X
1 1
0 X1 0
SG1
SL06
SG1
1 10 X
1 0D Q
Q
1 01 1
1 11 00 00 1
VCC
SL06
0 X
SG0
1 10 X
1 0D Q
Q
1 01 10 X
1 11 00 00 1
VCC
17
I/O416
18
I/O5
I/O6
I/O719
SL17
SL16
SL15
SL14
20 VCC
SL07
13061E�6
Logique Programmable 35 J.F.A. 12
AMD
2�86 PALCE16V8Z Family
LOGIC DIAGRAM (continued)
13061E�6(concluded)
03 47 8 11 12 15 16 19 20 23 24 27 28 31
32
39
40
47
48
55
0 3 4 7 8 111 2 151 6 192 0 23 24 27 28 31
I8
I7
I 6
I5
56
63
6
7
8
9
CLK OE
1 1
0 X
1 0
SG1
SL0 3
1 1
0 X
1 0
SG1
SL0 1
1 1
0 X
1 0
SG1
SL0 0
1 1
0 X
1 0
SG1
SL0 2
OE/I
1 10 X
1 0DQ
Q
1 0
1 1
0 X
1 11 00 00 1
SG0
VCC
SG1
1 10 X
1 0DQ
Q
1 0
1 1
1 11 00 00 1
VCC
SL0 1
0 X
1 10 X
1 0DQ
Q
1 0
1 1
1 11 00 00 1
VCC
0 X
SG1
1 10 X
1 0DQ
Q
1 0
1 1
1 11 00 00 1
VCC
SL0 2
0 X
SG1 SL0 3
I/O315
I/O214
I/O113
I/O012
11
SL1 3
SL1 2
SL1 1
SL1 0
9
SL00
GND 10