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PLL_SIM Les boucles à verrouillage de phase
Approche des boucles à verrouillage de phase par simulation.
Rappel : Une boucle à verrouillage de phase est un asservissement de phase (et donc de fréquence). Elle est
constituée de 3 éléments essentiels : un comparateur de phase, un filtre passe bas et un VCO. Un diviseur de
fréquence placé dans la chaîne de réaction permet de faire de la multiplication de fréquence.
Consignes pour la simulation :
• Dans le profil de simulation, menu Probe Window, cocher la case Last plot permet de conserver les graphes
tels qui ont été définis dans la simulation précédente. Ne pas fermer le logiciel qui donne les résultats de
simulation, à chaque modification. Cela évite de recommencer l’organisation des graphes à chaque fois.
• Les librairies LIB2.lib et LIB2.olb sont indispensables pour les simulations. Elles doivent être copiées dans le
répertoire PLL. La librairie LIB2.lib doit être déclarée sous ORCAD de la manière suivante :
Dans le profil de simulation, ajouter la librairie LIB2.lib en Design (Browse puis Add to Design).
Consignes pour le compte rendu :
• Un résultat de simulation pour chaque cas suffit
1 – Comparateur de phase
Porte OU exclusif
Une porte OU exclusif permet de réaliser un comparateur de phase pour des signaux numériques de rapport
cyclique 0,5.
�Ouvrir le projet : PLL\comparateur_phase_OU_exclusif
�Réaliser une première simulation suivant le profil ci-dessous :
Résultats de simulation :
0
0
0
V
V
V
R1
47k
U1A
74HC86
1
23
V
V1
TD = 0
TF = 1uPW = 500usPER = 1ms
V1 = 0
TR = 1u
V2 = 5
V2
TD = 125us
TF = 1uPW = 500usPER = 1ms
V1 = 0
TR = 1u
V2 = 5 C1
100n
Time
36.0ms 36.5ms 37.0ms 37.5ms 38.0ms 38.5ms 39.0ms 39.5ms 40.0ms
V(U1A:Y) V(R1:2)
0V
2.5V
5.0V
V(V2:+)
0V
2.5V
5.0V
SEL>>
V(V1:+)
0V
2.5V
5.0V
�En agissant sur le retard TD de V2, réaliser la simulation pour un déphasage de 0, π/4, π/2, 3π/4 et π.
(pour un retard de 125us et une période de 1ms, déphasage= (0,125/1)*2* π= π/4)
Remarque : dans le profil de simulation, menu Probe Window, cocher la case Last plot permet de conserver
les graphes tels qui ont été définis dans la simulation précédente.
�Pour chaque cas, préciser la valeur de la tension quasi continue en sortie du filtre passe bas et vérifier la
relation :
�Préciser le point de repos de la phase pour le point milieu U=2,5V.
�Comparer la constante de temps RC du filtre passe bas vis-à-vis de la période des signaux d’entrée.
2 – Etude d’une PLL
�Ouvrir le projet : PLL\pll_4046_comp1
La PLL est attaquée par la sortie du VCO (U1), dont la fréquence est directement proportionnelle à la tension
d’entrée.
Les 2 VCO (U1 et U2) sont identiques.
Lorsque les tensions d’entrée des 2 VCO sont égales, on peut en déduire que les fréquences en entrée et en
sortie de la PLL sont égales également.
Profil de simulation :
U .VDD
πφ
00
C1
1u
R1
5k
U3A
74HC86
1
23 VCO
U2
VCOFMAX = 2KFMIN = 1K
0 1E S
VCO
U1
VCOFMAX = 2KFMIN = 1K
0 1E S
V1
PER = 200msPW = 100uTF = 100msTR = 100msV2 = 4VV1 = 1VTD = 0
Résultats de la simulation
� Préciser sur les résultats obtenus ci-dessus les périodes où la boucle est verrouillée
�Après avoir fait un zoom comme ci-dessous et en déplaçant le curseur, compléter le tableau ci-dessous lorsque
la boucle est verrouillée :
Tension moyenne en entrée du
VCO de la PLL 1V 2,5V 4V
Fréquence entrée PLL
Fréquence sortie PLL
Déphasage
Time
0s 50ms 100ms 150ms 200ms 250ms 300ms
V(U1:E) V(U2:E)
0V
2.5V
5.0V
V(U1:S) V(U3A:B)
-4.0V
0V
4.0V
8.0V
SEL>>
Time
112.000ms 112.500ms 113.000ms 113.500ms 114.000ms111.557ms 114.387ms
V(U1:E) V(U2:E)
3.5V
3.6V
3.7V
3.8V
V(U1:S) V(U3A:B)
2.00V
4.00V
-0.33V
5.82V
SEL>>
� Modifier le générateur V1 pour avoir une tension qui varie de 0V à 5V, comme ci-dessous et relancer une
simulation pour visualiser les tensions en entrée des VCO
� Préciser sur ces résultats, les périodes où la boucle est verrouillée, les instants de déverrouillage et les
instants de capture.
� Indiquer la fréquence en sortie de la PLL lorsqu’elle est déverrouillée.
3 – Multiplication de fréquence
�Ouvrir le projet : PLL\pll4046_multi_freq
V1
TD = 0
TF = 100msPW = 1usPER = 200ms
V1 = 0V
TR = 100ms
V2 = 5V
Time
0s 50ms 100ms 150ms 200ms 250ms 300ms
V(U1:E) V(U2:E)
0V
2.5V
5.0V
V(U1:S) V(U3A:B)
-4.0V
0V
4.0V
8.0V
SEL>>
00
0
HI
HI
C1
1u
R1
5k
U3A
74HC86
1
23 VCO
U2
VCO
FMAX = 4KFMIN = 2K
0 1E S
V1
PER = 200msPW = 100uTF = 100msTR = 100msV2 = 4VV1 = 1VTD = 0
VCO
U1
VCOFMAX = 2KFMIN = 1K
0 1E S
R2
10k
U6A
74HC74
3
1
2
4
5
6CLK
CLR
D PR
E
Q
Q
Le circuit 74HC74 est une bascule et constitue, tel qu’elle est câblée, un diviseur de fréquence par 2. Elle est
placée dans la chaîne de retour de la boucle.
Profil de simulation
�Réaliser une simulation pour obtenir les résultats suivants :
� Repérer les périodes où la boucle est verrouillée
�Après avoir fait un zoom comme ci-dessous (dans la zone où la boucle est verrouillée) et en déplaçant le
curseur, montrer que la fréquence de sortie est 2 fois la fréquence d’entrée.
Time
0s 20ms 40ms 60ms 80ms 100ms 120ms 140ms 160ms
V(V1:+) V(R1:2)
0V
2.5V
5.0V
V(R2:2) V(U1:S)
-10V
0V
10V
SEL>>
V(U6A:CLK)
0V
5V
10V
Time
72.500ms 73.000ms 73.500ms 74.000ms 74.500ms 75.000ms 75.375ms
V(V1:+) V(R1:2)
3.00V
3.25V
3.50V
V(R2:2) V(U1:S)
5.0V
10.0V
-1.3V
SEL>>
V(U6A:CLK)0V
5V
10V
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