28 nm FPGA 背板应用 - Intel · 金属的DC电阻导致信号损失，由系数a0建模，与传输线的横截面积成正比。对于较高的频率，由于趋肤效应有效横截面积减小(大部

2012 年 10 月 Altera 公司

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28 nm FPGA 背板应用

白皮书

本白皮书介绍了背板应用所遇到的挑战，以及怎样发挥 Altera® Stratix® V GX 和 GS FPGA 的特性优势来解决 10GBASE-KR 等背板应用遇到的一系列问题。

引言全球通信和网络带宽需求在不断增长，通信设备、服务器以及其他相关设备都要不断

发展以满足这些需求。最新一代通信设备采用了复杂的路由、交换和传输硬件在网络和数据中心中传送数据。这些系统在背板中通常集成了大量的线路卡和其他硬件。FPGA 能否驱动背板是实现这些系统的关键。

背板应用需要收发器，在 40 英寸背板上每条链路驱动速率高达 10.3125 Gbps 的电信

号。越来越高的数据速率以及延长背板通道的需求是设计背板链路以及实现收发器时面临的很大难题，这还要求以尽可能低的功耗维持较低的误码率 (BER)。

Altera 的 Stratix V GX/GS FPGA 收发器的很多特性都针对解决背板链路难题而进行设计，包括，支持背板的高速收发器，其数据速率高达 14.1 Gbps，而且抖动非常低。这

些收发器提供各种信号调理和均衡功能，包括：

■ 发送 (TX) 有限冲击响应 (FIR) 预加重

■ 连续时间线性均衡 (CTLE)

■ 判定反馈均衡 (DFE)

这些解决方案在一片 FPGA 收发器中以最低功耗极大的提高了灵活性和性能。本白皮书介绍了背板应用所遇到的挑战，以及怎样发挥 Stratix V GX 和 GS FPGA 的特性优势来解决 10GBASE-KR 等背板应用遇到的一系列问题。

背板特性和解决方案要求

高速背板通道是点对点连接，可以将其建模为长距离多层多链路 PCB 通道，通过连接器将两端的发送器和接收器相连接，如图 1 所示。PCB 走线总长度会长达 1 米，其阻抗必须是可控的，使用了差分信号。

所有权利。 ALTERA、 ARRIA、 CYCLONE、 HARDCOPY、 MAX、ARTUS 以及 STRATIX 均在美国专利和商标事务所进行了注册，是 Altera 公司在美国他商标或者服务标记的所有权属于其各自持有人，/legal.html 对此进行了解释。Altera 保证当前规范下的半导体产品性能与 Altera 标准和服务在没有事先通知时的升级变更权利。除非与 Altera 公司的书面条款完全一致，述信息、产品或者服务导致的责任。 Altera 建议客户在决定购买产品或者服务，以阅读 Altera 最新版的器件规范说明。

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第 2 页背板挑战

图 1. 高速背板通道

背板挑战

当信号从发送器传输到接收器时，由于通信通道上很多电气特性导致信号质量劣化。通常，通信通道是由 PCB 材料构成的，本质上是有损的。此外，还有各种阻抗不连续

特性，每一通道本身会含有噪声，其他临近信号会交叉串扰某一通道，表现为噪声。

背板信号劣化的机制信号劣化的机制可以归结为以下原因：

■ 插入损耗

■ 导体损耗

■ 介质损耗

■ 返回损耗

■ 模式转换

■ 辐射

■ 噪声污染

■ 由多次反射引发

■ 其他通道的交叉串扰

这一列表虽然不全，但是有助于设计人员理解导致信号劣化的主要原因，最终会导致

链路误码率。一旦知道并理解了设计中信号劣化的原因，可以使用多种收发器工具来减小这一问题，确保无误码背板链路传输。

插入损耗

在 PCB 等传输介质中传输时，电信号在传输过程中会不断衰减。通过设计良好的传输线传输的信号幅度可以建模为频率相关信号，如方程 1 所示。

方程 1. 信号幅度模型

其中，f 是目标频率，系数 a0、a1 和 a2 是模型因数。因数 a0 和 a1 是由于导体损耗产生的，a2 是介质损耗导致的。因数 a3 和 a4 是其他二阶和三阶因数导致的。

Far-End EyeTX RX

RX Output

I/O Card

Backplane

Connector

Transmit Device

Receive Device

Near-End Eye

)()(log20|)(| 342

321010 fafafafaaefvsig

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插入损耗第 3 页

导体损耗

铜是构成传输线的主要金属材料。金属的 DC 电阻导致信号损失，由系数 a0 建模，与传输线的横截面积成正比。对于较高的频率，由于趋肤效应有效横截面积减小 ( 大部

分电流趋于在金属表面流动 )，导致较大的信号损耗，由系数 a1 建模。由于趋肤效应，金属表面的平滑程度也会影响信号损耗大小。

介质损耗

当传输信号改变其极性时，绝缘叠层 ( 介质材料 ) 的极化也会随之变化。但是，在高

频时，介质材料的极性变化落后于信号极性的变化，因此，导致信号损耗。信号损耗的大小取决于介质材料，其特性表现为损耗因数 Df，即，损耗正切 tan 。系数 a2 与tan ( 或者损耗因数 ) 成正比，因此，tan 较小的 PCB 材料的介质信号损耗也相对较小。典型 FR4 型叠层的 tan 一般是 0.02。具有 0.008 tan d 的 Nelco 4000-13 SI叠层更适合高速应用，具有 0.002 tan 的 Megtron-6 叠层性能会更好。

其他损耗因素

虽然导体损耗和介质损耗是主要损耗因素，但是，当传输线设计不很理想时，还需要考虑其他损耗因素。

■ 返回损耗 —— 返回损耗衡量由于反射导致的信号能量损失。当出现阻抗不连续时，部分信号在阻抗不连续点被反射，从而减小了传输的信号能量。

■ 模式转换 —— 采用平衡的传输线对来发送差分信号。当平衡被打破后，部分差分信号被转换为共模信号，导致差分信号的能量损失。

■ 辐射 —— 由于这里讨论的所有信号都是电磁波，因此，它们会辐射到空中，导致信号能量损失。由于驻波是背板应用的主要辐射源，因此，阻抗控制是减小辐射的关键。此外，可以在传输线设计中采用带状线结构而不是微带线结构。从 EMI 观点看，减小辐射也非常重要。

无论哪种机制，通常以数据流 Nyquist 频率时的 dB 量来衡量背板损耗，即，Fs/2。对于 10.3125 Gbps 系统，Fs/2 是 5.15 GHz。图 2 显示了 30 英寸 Nelco 4000-13 SI 背板通道的插入损耗曲线实例。

图 2.30 英寸 Nelco 4000-13 SI 背板的插入损耗曲线

2012 年 10 月 Altera 公司28 nm FPGA 背板应用

第 4 页噪声劣化

噪声劣化

除了损耗，导致信号劣化的其他因素还包括由多次反射以及邻近通道交叉串扰产生的

噪声，这会劣化链路的总信噪比 (SNR)。

多次反射导致的噪声

虽然返回损耗是与阻抗不连续性相关，导致反射，但是，从这一参数不能直接得出对

信号完整性的影响结果。当通道中出现一个以上的阻抗不连续点时，一般都有多个不连续点，在它们之间出现多次反射，多次反射后的信号叠加在原始信号上，成为噪声。通道中这种自发的噪声劣化了信号质量。

图 3 对此进行了介绍。信号 (1) 来自 TX，通过远端连接器，会到达一个不连续点。这

可以是引脚、过孔或者任何其他电信号不连续点。在不连续点 (2)，部分原始信号被反射。最终，被反射的信号再次被连接器反射，具有延时 (3)，在 RX 输入被叠加，产生了合成信号 1+3。

图 3. 多次反射导致噪声的机制

其他通道的交叉串扰噪声

子板一般有多个收发器同时工作或者独立工作，包括背板 PCB 上并行运行的多个差分对。当这些信号彼此靠近时，它们泄漏，表现为噪声，如图 4 所示。来自 TX 1 的数据

会交叉串扰到 TX 2 的传输线。

图 4. 其他通道交叉串扰噪声的机制

背板应用的收发器要求为克服背板链路的劣化问题，Altera Stratix V 收发器提供多种均衡工具来帮助补偿通道的不理想特性，确保无误码接收信号。在链路的 TX 和接收 (RX) 端都可以采用均

衡功能。

提供三种主要均衡工具：

TX

Connector Connector

RX

1

2

3

TX RX

TX RX

Data from TX1

Leakage Path

Data from TX2

Crosstalk fromTX1 onto TX2


均衡的常用策略第 5 页

■ TX FIR，有时也称为 TX 预加重

■ RX 侧的 CTLE

■ RX 侧的 DFE

均衡的常用策略

传输介质是线性系统，建立了一个逆传递函数。将逆传递函数加到链路传递函数上的目的是最终传递函数与所需频率相对 “ 平坦 ”。图 5 在频域显示了简化后的这一概念。

图 5. 简化后的均衡方法概念

图 6 显示了链路上三个关键点的眼图。第一个 ( 左侧 ) 是发送器的发射信号。这一信

号在背板上传输时，最终的信号被衰减 ( 中间 )。被衰减的信号通过均衡器后，恢复原始信号 ( 右侧 )。链路衰减还导致高频转换和低频转换，产生符号间干扰 (ISI)。

图 6. 均衡后的信号

需要指出的是，由于无源背板链路是线性系统，可以将均衡功能应用在链路的 TX 或者

RX 侧，以实现对 ISI 的有效补偿。

但是，复杂的因素是链路不一定有简单的衰减曲线。在传递函数中可能有多个极点，以及反射、交叉串扰和某些频率上的谐振。因此，重要的是从多种信号调理技术中选择合适的均衡方法，例如，TX 预加重 / 去加重、CTLE 和 DFE。

TX 预加重 / 去加重对信号均衡时，可以对发射器进行预失真，这样，信号通过互联后，在接收器，恢复后的最终信号非常干净。这类信号调理技术被称为 “ 加重 ”，有两种类型：预加重和去加重。

在 TX 驱动器侧，信号发送至信道之前先进行预调理，放大 ( 预加重 ) 信号高频分量，

降低低频分量 ( 去加重 )，实现 TX 预加重 / 去加重。这一方法的优点是相对简单，功耗低。

图 6 结构图显示了怎样实现 TX 预加重和去加重。TX 器件提供所有采样数据。延时后的发送数据之间间隔一个单位间隔 (UI)。这通过放置寄存器块来实现，寄存器保持了以

前以及刚到达的串行数据比特。每一个延时块被称为 “ 抽头 ”。

Interconnect Equalizer Flat System Response

Interconnect Equalizer


第 6 页 TX 预加重 / 去加重

除了主抽头，Stratix V GX/GS FPGA 收发器还提供一个预抽头，以解决前标 ISI 问题，以及两个后抽头用于补偿后标 ISI。这样，在电路中总共有四个抽头，如图 7 所

示。此外，可以单独对所有四个抽头的系数进行设置，还可以设置预抽头和第二个后抽头的符号。中间锁存级通常用于建立寄存器，利用这些锁存级的信息，可以获得部分采样数据 (1/2 UI)。由于能够提供前后 ( 后面 ) 到达数据位，因此，这一信号调理方法解决了前标和后标 ISI 问题。

图 7. 预加重实现结构图

图 8 中的单脉冲响应显示了时域预加重响应。它有预抽头，随后是主脉冲和两个后抽头。

图 8. 预加重模块的单脉冲响应

图 9 显示了通道输入预加重，以及通道输出的眼图，这是 XLAUI/CAUI 通道定义的

40G/100G D1.0 规范，工作在 10.3125 Gbps。

+/-

+/-

+/-

Z+1

Z-1

Z-2

First Pre Tap

Main Tap

First Post Tap

Second Post Tap

Pre-EmphasisDigital Filter

Pre

Main

Post

Post


CTLE 第 7 页

图 9. 近端和远端的 TX 预加重，XLAUI/CAUI 通道的速率是 10.3125 Gbps

这是相对简单的方法，TX 侧信号调理的主要缺点是，通道间实际出现耦合，TX 预加重

会增大背板系统的交叉串扰量。在 TX 侧对信号进行预调理会注入其他的高频分量。经过有损通道传输后，最终的信号平衡了高频和低频分量。结果是，在多路串行链路系统中，增加的高频分量会进入临近链路，导致交叉串扰。然而，如果一条通道中的耦合相对较小，那么，预加重是均衡背板链路功能强大而且功耗较低的解决方案。

CTLE CTLE 是一种互补的均衡方法，通常在链路的 RX 侧实现。按照均衡理论，由于可以使用非采样 ( 例如，连续时间 ) 实现，因此，这简化了设计。结果，基于 CTLE 的信号调理通常是功耗最低的选择。与 TX 预加重相似，CTLE 以连续时间方式解决了前标和后标ISI 问题，而不会受限于预设的 TX 采样点 ( 抽头 ) 数。

图 10 所示是一个一阶 CTLE 传递函数的例子。插入零点以补偿信道传递函数的极点。这种实现方法简单，功耗非常低。

图 10.CTLE 传递函数的例子

图 11 显示了使用 CTLE 的例子。对于某一近端 TX 信号，远端显示了使能内部 CTLE 后的眼图。相对于 TX 加重，在采用了 CTLE 的系统中，由于减小了 TX 驱动器的高频分量，很显然，交叉串扰并没有增加。

TX RXChannel

EW

EH

XLAUI/CAUIChannel Insertion

Loss Before and AfterEqualization

Equalizer Pole Parasitic Pole

Equalizer Zero

Gain

Frequency


第 8 页 CTLE

图 11. 近端和远端 CTLE

与单个一阶均衡级不同，在部分数据速率上，对于某些链路可以使用多个均衡级。多个均衡级不但增加了均衡阶次，而且提高了给定频率间隔的最大放大能力。

图 12 显示了 40 英寸 XAUI 传统背板的衰减，也画出了三阶和四阶极点函数。在 6.5

Gbps，三阶函数足以完成衰减曲线的拟合，而在 10 Gbps，则需要四阶函数。采用极点数进行曲线拟合，显示了均衡功能去掉背板极点所需要的零点数。( 建立正确的设计模型时，需要高级建模 )。

图 12.XAUI 传统背板三阶和四阶均衡器曲线与衰减曲线对比 (1)

RXTXFar-End EyeNear-End Eye

RX Output

3-Pole Function

4-Pole Function

First Pole = 628 MHzSecond Pole = 3.8 GHzThird Pole = 6.5 GHzFourth Pole = 7.0 GHz


CTLE 第 9 页

注释：

(1) 最少需要三个零点才能支持 6 Gbps ；为提高灵活性最好是四个零点。

图 13 显示的几个背板有完全不同的衰减特性，因此，相同的均衡传递曲线不能完全拟合所有这些设计。需要一种灵活的均衡方法来拟合大部分曲线。

图 13. 某一客户背板应用的衰减曲线 (1)

注释：

(1) 不同的背板有不同的极点位置，不能使用相同的极点函数，对灵活性的要求很高。

对高达 10.3125 Gbps 的背板数据库进行分析，表明，很多均衡器都需要最大斜率 80 dB/dec 的支持。因此，RX CTLE 最多需要四个均衡级，每个都有 20 dB/dec 的斜率，通过零点布局进行独立控制，以实现所要求的曲线拟合。每一级对传递函数中的零点

都有贡献。此外，可以独立控制每一级，以便调整零点位置以及增益斜率。

Stratix V FPGA 提供多种 CTLE 增益设置，以实现背板等长距离应用，以及芯片至芯片等短距离应用。CTLE 结构还支持 DC 增益调整。DC 增益调整能够用于可调增益放大器(VGA)，也可以用在非线性均衡方法中，以抬高低频分量，实现最佳均衡方案。在 CTLE

中集成可调 DC 增益功能，节省了电路资源，降低了功耗。图 14 显示了使用这一体系结构后，240 多个增益和斜率中的几种情况。


第 10 页 DFE

图 14.4 级 CTLE 均衡曲线

需要注意的是，RX 侧可以处理和重新调理经过信道传输的信号信息，因此，采用了CTLE 的系统非常适合实现实时自适应功能。Stratix V FPGA 提供 CTLE 功能，支持可

编程带宽以及自动适应功能。

DFE虽然 CTLE 是实现均衡功能非常强大的工具，但是，它并不能在所有情况下提供足够的均衡功能。而且，与所需的信号相比，CTLE 能够无差别的增大高频噪声。多通路背板

链路中出现交叉串扰，或者对于 RX 输入 SNR 较低而插入损耗非常大的情况，需要考虑能够提升高频信号分量而不增大噪声的方法。

与前面的均衡方法不同，DFE 是非线性系统，不仅要采样数据，而且还要计算下一采样之前的新系数。DFE 的工作是根据以前的 RX 数据来主动移动输入信号。DFE 消除了从

一个比特泄漏到后面比特中的能量。这一方法支持 DFE 抵消掉后标 ISI。DFE 的优点是提升 RX 数据的最高频分量功率，而不会增加噪声功率。

Stratix V FPGA 提供的 DFE 解决方案含有五个抽头，能够补偿五个 UI 的 ISI 拖尾或者能量溢出。由于 DFE 系统的判断是基于以前的比特，因此，它只解决后标 ISI 问题，

没有补偿前标 ISI。结果，在 DFE 系统中仍然需要 CTLE 才能适应前标 ISI。这样，CTLE 和 DFE 是解决 RX 侧均衡问题很好的组合。

在图 15 的概念图中，DFE 存储了延时后的数据。存储的比特与系数相乘，然后与到达信号求和。每一系数的极性是可设置的。

0db

16db

HighFrequencyGainAdjustment(0 - 16 dB)

Slope Adjustment(20 - 80 dB)

DC GainAdjustment

(0 - 6 dB)


DFE 第 11 页

图 15.DFE 方法图

图 16 显示了输入的衰减信号。长连续相同位 (CID) 之后的第一个比特受背板衰减的影

响最大，显示出基线失真。来自 DFE 的校正电压与到达信号相加，产生 DFE 之后的波形，在振幅和时序上要干净得多。虽然没有显示，但是采用其他的 CTLE 有助于进一步均衡信号振幅。

Z-1

Z-1

Z-1

VIN V SamplerEqualizer

C1

C2

C3

To CDR


第 12 页 DFE

图 16. 图中显示了到达信号与 DFE 反馈之和

DFE 的主要优点是增强了对交叉串扰的抑制，特别是加性高斯白噪声 (AWGN) 的情况。对于 CTLE 和 DFE，AWGN 系统中 DFE 的优点体现在 SNR 上。系统的后标 ISI 很大 (DFE没有解决前标 ISI 问题 )。以信号功率和噪声功率之比来计算 SNR。CTLE 在时间上连

续，并不真的 “ 知道 ” 也不 “ 需要知道 ” 输入信号的频谱密度，因此，它对某一频率带宽的信号和噪声进行同样的放大。

AWGN 系统的一个关键假设是噪声功率均匀分布在某一频谱范围内。与 AWGN 不同，信号限制在数据速率频谱以及数据速率谐波范围内。对于采用 DFE 来均衡信号的情况，提

高了 SNR。这是因为 DFE 处理采样数据，而不是整个频谱。即使信号和噪声都出现在数据频谱范围内，被 DFE 放大，提升固定频谱范围也会提高总 SNR。

图 17 显示了以前衰减的信号以及叠加在其上的高频噪声。DFE 根据采样数据频率谐波来放大信号，但是对波形的仔细观察发现，并没有放大峰峰值噪声。因此，DFE 实际上

提高了 SNR。相对于 CTLE，DFE 具有提高 SNR 的优点，对于具有较大交叉串扰的系统，这是很重要的因素。但是，由于实际实现时遇到的难题，DFE 的有效性有所降低。

Bit Most Affectedby Lossy Line

Bit MostCorrectedby DFE

Waveform at EndAfter Correction

Correction Voltageat End of DFE

Waveform at Endof Lossy Line


DFE 第 13 页

图 17. 波形显示提升了目标符号，而没有提升高频噪声。

DFE 硬件的时序收敛通常也是很大的难题。在很多公开的高速应用中，由于时序问题，甚至不能使用第一个抽头。如图 18 所示，反馈环时序非常严格。需要在 0.5 UI 内分

开一个比特，与系数相乘，再与输入信号求和。在 10 Gbps，这为第一次成功的抽头工作留下了 50 ps。此外，必须使用收发器的 CDR，从串行数据流中恢复时钟。CDR 引入了其他的抖动，导致进一步减小了时序余量，使得设计更加复杂。在 DFE 中采用了很多专业技术来解决这些时序约束问题。

Input to Comparator(Output of DFE Sum’er)

End of Lossy Line

Peak-to-Peak Noise Is Exactlythe Same Amplitude Before andAfter DFE Circuit

Therefore, No Gain IsApplied at High Frequencies


End of Lossy Line


End of Lossy Line

Injected High-FrequencyNoise on Input Signal


第 14 页对自适应均衡的需求

图 18. 环路时序

除了时序约束，与 CTLE 相比，DFE 系统还非常复杂，因此，需要很高的功耗。如图 19

所示，DFE 很容易将收发器功耗增加 2 倍。对于密度很高的背板应用，会禁止如此高的功耗。

图 19. 各种均衡特性的功耗

对自适应均衡的需求 DFE 之所以很吸引人，是其自适应均衡功能，DFE 引擎能够根据以前接收到的 RX 比特来计算到达数据比特的系数。自适应均衡功能的关键特性是，它实时计算系数，不需要知道以前的通道或者数据码型。如前所述，数据速率高于 8 Gbps 时，可编程信号调

理设置量会非常大。虽然其功耗较高，但是，自适应均衡功能速度快而且可自动完成，因此，是功能非常强大的工具。CTLE 自适应需要不到 250 s 的时间完成一个解决方案，而 DFE 自适应功能通常需要 10 s 的时间。在 Stratix V FPGA 中，CTLE 和 DFE 都支持自适应均衡功能。

Z-1

Z-1

VIN V SamplerEqualizer

C1

C2

To CDR

300

250

150

100

200

50

0

DFE (Adapt)

DFE (Fixed)

CTLE

Baseline Transceiver

12G - 28 nm


链路训练第 15 页

CTLE 和 DFE 提供一次和连续自适应选择。一次自适应可进一步降低功耗，在初始链路训练时使能这一功能。但是，观察系统 BER 随时间变化的劣化程度，可以通过预先确

定时间间隔来周期性的使能这一功能。在这一设置中，仅在自适应处理时才消耗功率，探测到融合后，将设置冻结。连续自适应功能不断监视处于任务模式的链路，不会干扰正常的数据流。均衡设置不仅适用于跟踪链路老化，而且还可以用于处理链路两侧的电压和温度变化。

自适应均衡功能的另一目标是让系统使用起来更方便，更简单。客户设计的每一链路都有不同的特性，因此，背板长度、材料、数据速率以及一些其他因素的变化导致了所需要的均衡量有所不同。采用 CTLE，自适应引擎检查所有均衡级的输出，调整均衡器增加或者减小均衡量。在 DFE 中，自适应用于自动计算抽头系数。

链路训练设置使用自适应功能的链路时，接收器必须使用相同的方法来自动设置其设置。这一

过程被称为链路训练。理想的盲均衡意味着不需要特定的训练码型，这也是一个目标。但是，在实际中，数据必须是 DC 平衡的，有合理的转换密度和运行长度。

理想的码型与 PRBS-7 或者 PRBS-11 码型相似，或者是其他具有较大转换密度的64b/66b 编码码型。这通常非常符合大部分客户的应用需求，但是对于那些数据码型不

太好的客户，还是需要使用训练码型。对于无法找到最佳解决方案的情况，在 FPGA 中提供了读出自适应值这一功能。在第一次手动调整时，可以使用这些数值。

背板案例研究取决于某一背板设计，不同的均衡方法会提供最佳结果。为处理最难以应对的背板，需要同时结合使用 TX 预加重、RX CTLE 以及 DFE。这里考虑了两个案例以及一个应用

实例。

案例 1：损耗为主的背板对于插入损耗是信号劣化主要机制的通道，TX 预加重和 CTLE 等线性均衡是比较好的均衡方法，这是因为这些解决方案功耗很低，有效的进行放大从而对损耗进行补偿。

Stratix V FPGA 支持 16 dB 的 CTLE 增益，以及 4 抽头 TX 预加重，提供 12 dB 的增益。总体上，对于 10.3125 Gbps 时，每通道 170 mW 的情况，这是功耗最低的解决方案。

案例 2：交叉串扰为主的背板对于交叉串扰或者反射是信号劣化主要机制的通道，DFE 通常是比较好的均衡方法。在这些通道中，对于目标信号，交叉串扰和反射表现为噪声。线性均衡方法同样放大信号和噪声，而 DFE 能够尽可能放大信号而不放大噪声，从而提高了 RX 信号的 SNR，降低了误码率。对于以交叉串扰或者反射为主的情况，Stratix V GX/GS FPGA 支持 5 抽

头 DFE 体系结构。虽然这一方法将每通道的功耗提高到了 250 mW，但是，在需要时，这一体系结构非常适合这类应用。


第 16 页总结

应用实例：10GBASE-KR 10GBASE-KR 标准是背板实现的通用标准。图 20 显示了均衡前后的眼图。信号是10.3125 Gbps 的 PRBS-31 数据码型，通过 10GBASE-KR 背板，损耗在 25 dB 以上。在预

CDR 反向串行环回诊断连接点观察眼图，这一连接点就在 Stratix V FGPA 的 DFE 电路之后。没有任何均衡时，无法恢复出有意义的眼图，如左侧的眼图所示。应用了 CTLE以及随后的自适应 DFE 之后，右侧的眼图显示，对信号进行了均衡和恢复，并且具有很大的余量。

图 20. 自适应均衡前后，10GBASE-KR 中的眼图

总结Altera 具有收发器的 Stratix V GX 和 GS FPGA 在处理最棘手的背板应用时有很多优势。这些优势包括：

■ 最大数据速率 14.1 Gbps

■ 4 抽头 TX 预加重，最大 TX 预加重功能。

■ 16 dB CTLE 增益，支持可编程带宽、增益最大的 CTLE 方案，覆盖了大部分背板协议。

■ 在 10.3125 Gbps 时，22 dB CTLE + DFE 增益，支持 CTLE 和 DFE 自动适应。

■ 使用 TX 预加重、CTLE 和 DFE，可以获得超过 25 dB 的系统总增益。

所有这些解决方案结合支持背板的 FPGA 中的高速低功耗收发器，Altera Stratix V FPGA 是包括 10GBASE-KR 在内的多通道背板应用的最佳选择。

参考■ ITRS 发展规划：

www.itrs.net/Links/2011ITRS/Home2011.htm

■ 40G/100G 标准：www.ieee802.org/3/ba

■ OIF 标准：www.oiforum.com

RX Eye Diagram Without Equalization RX Eye Diagram With CTLE+DFE Equalization


http://www.ieee802.org/3/ba http://www.itrs.net/Links/2011ITRS/Home2011.htmhttp://www.oiforum.com

参考第 17 页

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■ SFI/SFP+ 标准：www.sffcommittee.com

■ QSPF 标准： www.qsfpmsa.net

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integrity-optimized-transceivers.pdf

■ TSMC 高级技术发展规划：www.tsmc.com/download/english/a05_literature/2_Advanced_Technology_Overview_Brochure_2007.pdf

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Wide-Range Support From 2.5 Gbps to 6.5 Gbps,” DesignCon, 2007.

■ “Altera's Latest FPGA Family Boasts Embedded Transceivers That Deliver Lower Power, Superior Signal Integrity,” connectivityZONE, November 7, 2005:

www.en-genius.net/site/zones/connectivityZONE/product_reviews/iop_110705b

■ M. Li, “Statistical and System Approaches for Jitter, Noise, and Bit Error Rate (BER) Tests for High-Speed Serial Links and Devices,”

ITC/IEEE, 2005.


http://www.interlakenalliance.com http://www.xfpmsa.orghttp://www.sffcommittee.comhttp://www.qsfpmsa.net http://www.altera.com/literature/wp/wp-01057-stratix-iv-jitter-signal-integrity-optimized-transceivers.pdfhttp://www.altera.com/literature/wp/wp-01057-stratix-iv-jitter-signal-integrity-optimized-transceivers.pdfhttp://www.tsmc.com/download/english/a05_literature/2_Advanced_Technology_Overview_Brochure_2007.pdfhttp://www.tsmc.com/download/english/a05_literature/2_Advanced_Technology_Overview_Brochure_2007.pdfhttp://www.altera.com/devices/fpga/stratix-fpgas/stratix-v/transceivers/stxv-transceivers.htmlhttp://www.pcisig.com/specifications/pciexpress/basehttp://my.safaribooksonline.com/9780132429610http://www.en-genius.net/site/zones/connectivityZONE/product_reviews/iop_110705bhttp://www.en-genius.net/site/zones/connectivityZONE/product_reviews/iop_110705b

第 18 页致谢

■ A. K. Joy, “(What is so hard about) SerDes Design Challenges for 20Gb/s+ Data Rates over Electrical Backplanes,” ATAC Workshop F-3: 10-40 Gb/s

I/O Design for Data Communications, ISSCC 2012.

■ “25-32Gb/s Wireline,” CICC ED Session 3, Part 1, San Jose, September 2012:www.ieee-cicc.org/E3new-12.pdf

致谢■ Daniel Chow，首席工程师，模拟 I/O 技术组，Altera 公司。

■ Weichi Ding，高级经理，模拟 I/O 技术组，Altera 公司。

■ Tim Hoang，首席工程师，模拟 I/O 技术组，Altera 公司。

■ Mike Peng Li，研究员，Altera 公司。

■ Sergey Shumareyev，资深总监，模拟 I/O 技术组，Altera 公司。

■ Wilson Wong，首席设计工程师，模拟 I/O 技术组，Altera 公司。

■ Lux Joshi，高端 FPGA 产品市场经理，Altera 公司。

文档修订历史表 1 列出了本文档的修订历史。

表 1. 文档修订历史

日期版本进行的修改

2012 年 10 月 1.0 初次发布。


http://www.ieee-cicc.org/E3new-12.pdf

28 nm FPGA背板应用引言背板特性和解决方案要求背板挑战背板信号劣化的机制插入损耗导体损耗介质损耗其他损耗因素

噪声劣化多次反射导致的噪声其他通道的交叉串扰噪声

背板应用的收发器要求均衡的常用策略TX预加重/去加重CTLEDFE对自适应均衡的需求链路训练背板案例研究案例1：损耗为主的背板案例2：交叉串扰为主的背板应用实例：10GBASE-KR

总结参考致谢文档修订历史

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28 nm FPGA 背板应用 - Intel · 金属的DC电阻导致信号损失，由系数a0建模，与 传输线的横截面积成正比。对于较高的频率，由于趋肤效应有效横截面积减小(大部

28 nm FPGA 背板应用 - Intel · 金属的DC电阻导致信号损失，由系数a0建模，与传输线的横截面积成正比。对于较高的频率，由于趋肤效应有效横截面积减小(大部