Chapitre 5 De l’architecture SON au PMOS hautes …csidoc.insa-lyon.fr/these/2005/chanemougame/09_chapitre5.pdf · sélective de la couche de SiGe, le tunnel ainsi obtenu est comblé

Chapitre 5 De l’architecture SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques

Dans les chapitres précédents, nous avons présenté de nouvelles architectures SOI localisé basées sur la technologie SON et analysé le transport des porteurs. En particulier, nous avons pu voir comment les contraintes mécaniques et la quantification peuvent modifier les propriétés du transport. La tension de seuil du transistor est une de ces propriétés fortement touchée par les effets quantiques. Une étude de simulation quantique a donc été menée pour évaluer quantitativement l’impact des canaux ultra minces sur isolant sur la tension de seuil. Le chapitre développé ici est en quelque sorte une application où toutes les notions abordées jusqu’ici ont pu être testées et utilisées. En effet, l’architecture PMOS présentée ici est dérivée de la technologie SON et présente une couche de SiGe enterré sous le canal Si. Cette couche est à la base d’un nouveau concept de contraintes mécaniques. Au contraire des précédentes, cette architecture est similaire à du bulk mais avec des performances améliorées. Nous présenterons donc les détails et les difficultés de sa réalisation technologique, ainsi qu’une méthode de co-intégration avec des transistors bulk conventionnels. Les origines de la contrainte dans le canal, et donc le principe de fonctionnement de ce nouveau concept seront étudiés, notamment en partant de l’analyse des mailles cristallines mais aussi en prenant en compte l’influence du STI. Le type de contrainte obtenue dans les plus petits dispositifs permettra de remonter aux origines théoriques des performances de cette architecture PMOS. La caractérisation électrique des PMOS réalisés mettra en valeur les origines et le type de la contrainte appliquée sur le canal, sans oublier les performances ION/IOFF qui placent cette solution parmi les plus intéressantes publiées. L’étude de la transconductance, à basses températures et à l’ambiante, révèlera l’impact de la longueur et de la largeur du transistor. Les hypothèses de départ, développées en partie grâce aux simulations mécaniques et à la littérature, seront ainsi appuyées. Finalement, afin d’être le plus objectif possible, les différentes possibilités qu’offre le SiGe enterré ont été qualitativement explorées. Le but étant de déterminer si elles peuvent jouer sur les performances du transistor PMOS et, le cas échéant, d’asseoir encore plus le rôle de la contrainte mécanique.

Chapitre 5 Du SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques

D. Chanemougame, Conception et fabrication de nouvelles architectures CMOS et étude du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

176

5.1 Principe et réalisation de la structure

5.1.1 Concept de départ

Comme indiqué dans le titre du chapitre, cette architecture PMOS est directement issue de la technologie SON. En effet, l’étape clé la plus importante dans le procédé SON est la gravure sélective de la couche de SiGe, le tunnel ainsi obtenu est comblé par du diélectrique. La motivation à l’origine de cette architecture PMOS est d’utiliser l’empilement Si/SiGe de la zone active nécessaire au SON. L’étape clé ici est donc de ne pas faire cette gravure sélective afin de garder le SiGe (figures 5-1a et b).

diélectrique enterré

SiSTI

grille

SiGe

SiSTI

grille

Figure 5-1: a) Structure SON avec rupture du canal standard et b) structure du PMOS hautes performances.

D’un point de vue du contrôle des effets canaux courts, ce PMOS ne disposera pas d’un canal de conduction mince et d’un diélectrique enterré. Cette structure est donc semblable à un transistor conventionnel bulk. Cette considération passe au second plan lorsque l’on analyse l’impact de cette couche de SiGe enterré. Dans le chapitre 1, nous avons vu que cette zone active Si/SiGe est réalisée par épitaxie sélective après l’isolation latérale STI. En particulier, l’épaisseur de la couche de SiGe est suffisamment fine pour que la maille du Si lui soit imposée. Le SiGe est dit alors pseudo-morphique. De plus, sa maille dans l’état relaxé étant supérieure à celle du Si, il est en compression biaxiale dans le plan parallèle à l’interface oxyde de grille/canal d’inversion. L’idée est donc d’exploiter cet état de contrainte du SiGe. Nous verrons comment au cours de ce chapitre.

5.1.2 Réalisation technologique et co-intégration

5.1.2.1 Formation de la zone active

A l’instar du SON standard et du SON sans rupture de canal, la première étape consiste donc à former la zone active. Une fois que les tranchées de l’isolement latéral sont remplies pour constituer le STI, on procède à l’épitaxie sélective d’une couche monocristalline de SiGe à 30% de concentration en Ge. Une deuxième épitaxie sélective, mais de Si cette fois, est ensuite enchaînée (figure 5-2a). Une fois de plus, les épaisseurs de ces couches sont typiquement de l’ordre de 5 à 40nm.

a) b)



177

épitaxie Si sélective

SiSTI

épitaxie SiGe sélective

Figure 5-2: a) Formation de la zone active après STI et b) détail d’une photo TEM après les deux épitaxies autour du bord de la zone active. On peut notamment distinguer les facettes des épitaxies sélectives à la frontière du STI, ainsi que l’oxyde sacrificiel utilisé pour l’implantation du canal.

oxyde sacrificiel

SiGe

STI Si

Si

5.1.2.2 Utilisation d’un procédé CMOS standard jusqu’aux espaceurs

Avec la zone active maintenant réalisée, toutes les étapes jusqu’au module de grille inclus sont réalisées avec le procédé CMOS standard. En particulier, l’oxyde de grille est ici aussi nitruré afin de limiter la pénétration des dopants de la grille vers le canal à travers l’oxyde et fait entre 12 et 15 Å. De plus, la nitruration permet d’augmenter légèrement la permittivité diélectrique, ce qui donne toujours un meilleur couplage capacitif entre la grille et le canal.

grilleespaceur

STI

SiGeSi

Si

Figure 5-3: Formation du module de grille et des espaceurs avant implantation des extensions, a) schéma et b), photo MEB vue de dessus (SEMCD) dans la SRAM.

zoneactive

grilleSTI

espaceur

Enfin, lorsque l’empilement du module de grille est achevé, la lithographie de grille est enchaînée formant ainsi les grilles. Pour terminer, des espaceurs sont formés sur les flancs de grille à partir d’un dépôt standard oxyde (50Å) et nitrure (150Å) et permettent l’implantation des extensions (LDD) pour les NMOS, puis pour les PMOS (figures 5-3a et b)

a) b)

b) a)



178

5.1.2.3 Gravure des jonctions source et drain

espaceur

TEOSgrille

STI

SiGeSi

Si

Figure 5-4: Formation du deuxième espaceur, a) schéma et b) photo MEB vue de dessus (SEMCD) dans un dispositif isolé.

zone active

grille STI

espaceur

Les étapes de la technologie SON sont à nouveau utilisées dans cette partie. En particulier, en plus de l’espaceur standard décrit plus haut, un deuxième espaceur beaucoup plus large est formé à partir d’un dépôt TEOS de 650Å (figures 5-4a et b). Comme pour le SON, ce deuxième espaceur est sacrificiel, son rôle est d’écarter encore un peu plus la zone de gravure du bord de grille, ce qui présentera un intérêt au moment de la reformation des source et drain (prochaine partie 5.1.2.4). La prochaine étape est donc la gravure anisotrope des jonctions source et drain (figures 5-5a et b). Cette gravure permet de libérer les flancs de la couche de SiGe. Nous verrons dans la suite l’importance des ces flancs.

STI Si

grille

Figure 5-5: Gravure anisotrope des jonctions source et drain, a) schéma, et b) détail d’une photo SEM après la gravure. On peut voir que l’espaceur sacrificiel en TEOS est en partie surgravé.

SiGecanal Si

De toutes les étapes décrites jusque présent, celle-ci est sans doute la plus critique de toutes. En effet, le procédé utilisé doit permettre de régler la profondeur de la gravure de manière précise. L’idéal est de s’arrêter tout de suite après la gravure de la couche de SiGe, comme c’est le cas sur la photo de la figure 5-5b. Pour y arriver, il y a deux méthodes : travailler avec un temps de gravure fixe, ou bien avec une détection de fin d’attaque. Pour la première, le temps est déterminé par l’expérience, et bien sûr, n’est valable que pour un empilement précis (épaisseur et composition). La deuxième méthode utilise une détection chimique basée sur l’ensemble des particules émises par toute la plaque. On détecte ainsi les différents matériaux traversés et un pic est enregistré

b)

b)

a)

a)



179

dont la durée dépend de l’épaisseur de la couche et de la vitesse d’attaque. Même chose pour le SiGe ou tout autre matériaux (oxyde, nitrure etc.). Le réacteur va ainsi être capable de détecter le passage du front de gravure entre les différents matériaux. La séquence étant gravure du Si puis du SiGe, la gravure s’arrêtera aussitôt le front arrivé dans le Si bulk, sous la couche de SiGe. Dans la pratique, cela s’avère plus difficile car si l’on considère l’ensemble de la plaque, il y a beaucoup plus de Si que de SiGe. L’épaisseur de la couche de SiGe doit alors être suffisante pour que la détection de fin d’attaque fonctionne, le risque étant que la gravure ne s’arrête tout simplement pas. Dans le paragraphe 5.1.2.5, nous verrons l’incidence de la profondeur de gravure sur le reste du procédé et pourquoi il est critique de pouvoir la contrôler.

5.1.2.4 Reformation des jonctions source et drain par épitaxie sélective de silicium


STI

grille

SiGeSi

Si

grille

SiGe

SiSTI

siliciureCoSi2

CoSi2

SiGe=30nm

50nm

CoSi2

espaceurSi3N4

Si

Si=8nm

CESL

PMD

Figure 5-6: a) Reformation des source et drain par épitaxie sélective de Si. b) Siliciuration en CoSi2 (siliciure de cobalt) des zones de contact source, drain et grille. c) Photo TEM avec filtres d’énergie de la structure finale. W/L=0.28/0.05µm (D. Delille).

Après la gravure des jonctions, source et drain sont reformées par épitaxie sélective de Si (figure 5-6a). L’épaisseur d’épitaxie nécessaire dépend de la profondeur de la gravure. Une fois ces zones reconstruites, le transistor est terminé avec un procédé CMOS standard jusqu’à la fin, en particulier, les contacts sont siliciurés afin d’améliorer la résistance et le courant débité (figure 5-6b). Une photo TEM de la structure finale est donnée sur la figure 5-6c. La couche de SiGe est clairement distinguée du Si parce qu’il s’agit d’une image TEM avec filtres d’énergie. Les divers matériaux peuvent ainsi être distingués, notamment le siliciure, l’oxyde du PMD (couche planarisée supportant la première ligne de métal, PMD, Pre-Metal

a) b)

c)



180

Deposition), et enfin le nitrure des espaceurs et de la couche d’arrêt de gravure des contacts (CESL, Contact Etch Stop Layer). Les figures 5-7a et b illustrent la qualité cristalline de la structure. En particulier sur cet exemple, aucun défaut ne semble être crée par la couche de SiGe.

grille polySi

SiGe

Si 1.5nm

grille polySi

canal Si

Figure 5-7: a) Photo TEM de la structure finale sans filtre d’énergie et b) détail haute résolution de l’empilement de grille. Aucun défaut n’est révélé et la qualité cristalline du canal est bonne (D. Delille).

5.1.2.5 La profondeur de gravure jonction : une étape critique pour la reformation des source et drain

Nous allons développer ici un exemple de complication technologique liée à la gravure des jonctions dont les conséquences sur le reste du procédé sont critiques. Dans le cas où la profondeur de la gravure jonction est trop importante, la reformation des source et drain par l’épitaxie peut poser des difficultés. La photo de la figure 5-8a représente un transistor après une telle gravure jonction. On peut également noter au sommet de la grille, que le restant de masque dur TEOS, utilisé pour la gravure grille, a été éliminé par la gravure jonction, d’où cette forme d’espaceurs. Dans ce cas, l’épaisseur de la couche de Si était de 30nm pour 15nm de SiGe à 30% de Ge. Ces 15nm ont été insuffisant pour la détection de fin d’attaque, si bien que la gravure a continué, résultant en une large surgravure du Si bulk situé sous la couche de SiGe. La profondeur atteint alors 60nm au lieu des 45nm nécessaires.

a) b)



181

grille

Si

SiGe

Sifond de jonction

grille

Si SiGe Si

Figure 5-8: a) Photo MEB après une gravure jonction trop profonde. Le contraste est forcé afin de distinguer la couche de SiGe. b) Négatif de photo MEB après reformation de la source et du drain par épitaxie à partir d’une gravure trop profonde. On distingue le SiGe, et il y a presque contact par endroit entre le Si des jonctions et le Si de grille. Au final, pour la reformation des source et drain, il faut remettre du Si jusqu’au niveau du Si du canal. L’épitaxie nécessaire devra être plus importante puisque le fond des jonctions est plus bas que la couche de SiGe de 15nm. Cela ne poserait pas de problèmes si l’épitaxie poussait seulement du fond des jonctions. Or, sur la figure 5-8b, un gros champignon de poly silicium a poussé sur le sommet de la grille. On peut aussi constater que du mono silicium a poussé sur la face supérieure du canal Si. Cette face est pourtant protégée par l’espaceur TEOS (figure 5-8a). Mais en fait, le bord de l’espaceur est rogné par la désoxydation indispensable qui est faite avant l’épitaxie, et une partie de la face supérieure du canal est libérée. Dans le cas d’une gravure jonction profonde, il devient alors difficile d’obtenir une morphologie correcte avec le Si des source et drain au même niveau que celui du canal. Des contacts peuvent donc se produire entre ce champignon de grille et les jonctions source et drain, court-circuitant le transistor. L’intérêt de ce deuxième espaceur large est donc d’éloigner le champignon de grille du bord du canal.

5.1.2.6 Co-intégration avec des transistors bulk conventionnels

La co-intégration de cette architecture avec du bulk conventionnel repose sur le principe suivant : protéger uniquement les futures zones bulk avec un masque dur avant chaque étape clé de la réalisation du PMOS avec SiGe enterré. Cela nécessite donc un masque de lithographie supplémentaire. La figure 5-9 résume cette co-intégration à partir des trois étapes clés : formation de la zone active, gravure jonction et reformation des jonctions.

a) b)



182

grillegrillegrillegrilleespaceur

STI

SiGeSi

Si

SiGeSTI

grille

SiGeSi


SiSTI



SiSTI


Si

masque dur

Si

grillegrillegrille

Si

masque dur

transistor bulkPMOS avec SiGe enterré

STI

grille

Si

SiGeSi grillegrillegrille

Si

Si

Figure 5-9: Co-intégration de PMOS à SiGe enterré avec des transistors bulk. a) dépôt d’un masque dur sur les zones bulk avant épitaxie sélective sur les zones SiGe. b) Module de grille et espaceur pour tous. c) Deuxième masque dur pour les zones bulk avant de faire l’espaceur TEOS, la gravure jonction et la reformation des source et drain. d) Suppression du masque dur et obtention des structures finales co-intégrées.

a)

b)

c)

d)



183

5.2 Origines et type de la contrainte mécanique

Le but de cette partie est d’expliquer comment cette architecture PMOS exploite l’état de contrainte du SiGe afin de le transmettre au canal Si et sous quelle forme. Nous verrons ensuite comment le STI influence la structure et pourquoi l’état de contrainte final est particulièrement actif sur les transistors extrêmement petits. Toutes les déformations sont supposées élastiques.

5.2.1 Action du SiGe enterré sur le canal Si

5.2.1.1 Modélisation de la structure et impact des étapes clés

Durant la formation de la zone active, l’épitaxie sélective de SiGe est très mince comparé au substrat Si. En conséquence, lors du dépôt, la maille du SiGe doit s’adapter à celle du Si dans le plan (x,y). La maille du SiGe (30% de Ge) étant plus grosse que celle du Si, le SiGe se retrouve donc en compression biaxiale, selon x et y voir figure 5-10a et b). Le SiGe est dit lors pseudo morphique [ALIEU thèse].

relaxé

Si

SiGe

Si

SiGe en compression

biaxialeX

YZ

SiGe

Si

Si

Figure 5-10: Modification de la maille du SiGe au cours de l’épitaxie sur le substrat Si. a) Maille du Si et du SiGe relaxé, b) maille déformée du SiGe après l’épitaxie SiGe sur le substrat. Le substrat impose sa maille et le SiGe se retrouve en compression biaxiale et c) encapsulée par du Si. La couche de SiGe étant libre de se déformer dans la direction z (la couche supérieure de Si n’est pas encore faite), pour maintenir son volume constant, la maille du SiGe compense la compression biaxiale subie dans le plan en s’agrandissant selon z (coefficient de Poisson). La maille du SiGe pseudo morphique n’est donc pas cubique mais parallélépipédique (figure 5-10b). La couche supérieure de Si ensuite formée participe à maintenir cet état de contrainte et encapsule le SiGe, mais le contributeur principal reste le substrat. Partant de ce constat, il apparaît alors que l’étape de reformation des source et drain ne sera pas anodine. En effet, la maille verticale (selon z) du SiGe contraint est plus grande que celle du SiGe relaxé, et donc largement supérieure à celle du Si. En conséquence, lors de la

a) b) c)



184

reconstruction des jonctions, les flancs du SiGe étant ouverts, l’épitaxie Si poussera également à partir de ces flancs sur le plan (z,y). Un très fort désaccord de maille existe alors selon z entre les flancs de SiGe et le Si de l’épitaxie. Comme précédemment pour l’épitaxie SiGe formant l’active, le matériau le plus massif impose son paramètre de maille cristalline. Dans un transistor, les zones de source et drain représentent une quantité de matière bien plus importante que la couche de SiGe sous la grille. C’est donc le Si des jonctions qui impose sa maille sur les flancs du SiGe.

aZSiGe > aSiGerelaxé > aSi

Si

substrat Si

aSi

SiGerelaxé

aSi

SiGe contraint

avant épitaxie des SD

X

Z

après épitaxie des SD

compression tension

xxY

azSiGe

S/D epiaSi

compressionσz<0

tensionσz>0

Figure 5-11: Mécanisme du pincement. a) Désaccord de maille avant épitaxie, b) adaptation des mailles et mise en compression du bord du SiGe après épitaxie, et c) application sur transistor.

Les figures 5-11a et b schématisent la situation et décrivent le mécanisme en jeu. Avant l’épitaxie des source et drain, la maille de la couche de SiGe est déformée. En comparaison avec celle du Si, seul le paramètre de maille selon z présente une forte discontinuité. On a en effet aZ(SiGe) > a(SiGerelaxé) > a(Si) (figure 5-11a). Au cours de la reconstruction des jonctions, du Si va pousser du fond des jonctions à partir du substrat Si, mais également à partir des flancs du SiGe. Cette masse de Si va contraindre fortement le SiGe à la frontière pour que le paramètre de maille du Si soit respecté dans toutes les directions. La direction z étant la seule désaccordée à la frontière SiGe/Si, le SiGe au contact du Si subit alors une forte compression verticale tandis que le Si subit une tension verticale, par principe d’action et réaction (figure 5-11c).

a) b)

c)



185

Avec un tel désaccord de maille, on peut donc s’attendre à ce que le bord du SiGe soit pincé. La manière dont ce pincement va se répercuter sur le reste de la structure est difficile à prévoir. Néanmoins, on sait que le SiGe est déjà en compression biaxiale dans le plan (x,y). Si le pincement occasionne une déformation verticale, il est raisonnable de penser qu’elle sera localisée au bord de la couche de SiGe. Une fois de plus, cette déformation entraînera à travers le coefficient de Poisson des déformations dans d’autres directions toujours afin de maintenir le volume constant. Cependant, ceci serait possible pour une structure libre de se déformer. Ici, le SiGe est bloqué de toute part, soit par du Si massif, soit par le STI (selon y). La seule direction dans la structure qui lui permettrait de relaxer en partie l’énergie accumulée est la direction verticale z, à travers le canal Si, et la grille au dessus de laquelle il n’y a rien. Cette relaxation d’énergie pourrait se faire de la manière suggérée sur la figure 5-12, et donner au SiGe enterré une forme de tonneau qui serait transmise au canal de Si.

Si

SiGe

pincement des bords du SiGe par l'épitaxie des SD

Si

SiGe

Si

SiGe

avant épitaxie des SD après épitaxie des SD

Figure 5-12: Conséquence possible du pincement du bord du SiGe sur la structure.

Pour aller plus loin dans toutes ces hypothèses et notamment confirmer cette forme de tonneau, ce modèle a été testé sur un simulateur mécanique par éléments finis.

5.2.1.2 Simulations mécaniques par éléments finis

La seule hypothèse de départ utilisée pour les simulations mécaniques est celle du pincement du bord de la couche de SiGe. Cette compression sera l’élément perturbateur de l’équilibre mécanique. FEMLAB est le simulateur mécanique par éléments finis qui a été utilisé pour cette étude. La figure 5-13 est un exemple du maillage utilisé sur la structure, en plus sont données les principales propriétés mécaniques des différents matériaux. La grille fait 40nm de long, le canal de Si a une épaisseur de 5nm et le SiGe de 30nm. Ces propriétés permettent également de déterminer la contrainte à appliquer sur le bord du SiGe en fonction du désaccord de maille.



186

espaceurnitrure

polysiliciumgrille

SiSiGe

mono Si poly Si mono SiGe (30%) nitrurea (Å) 5.43 5.49

E (GPa) 131 200 131 231υ (coef. Poisson) 0.53 0.53 0.45 0.53

Figure 5-13: Principales propriétés mécaniques des matériaux et structure simulée. Lgrille=40nm, TSi=5nm et TSiGe=30nm et les espaceurs font 20nm de large. En ce qui concerne le SiGe à 30%, ses propriétés ont été déterminées à partir de l’approximation linéaire pour les alliages [VILLARET 00]. Le paramètre de maille de l’alliage relaxé est donné par l’équation [5.1] :

2( 1 x ) xaSi Ge aSi 0.200326 x(1 - x ) 0.2152x− = + + [5.1]

avec x le pourcentage en Ge. A partir du désaccord de maille entre SiGe relaxé et Si, on peut calculer la déformation biaxiale e// que subit dans le plan le SiGe lors de sa croissance sur le substrat Si et également sa déformation verticale e ⊥ (pour rester à volume constant) :

//aSie - 1

aSi(1 - x )Gex= [5.2]

//eeν⊥ = − [5.3]

avec ν le coefficient de Poisson du SiGe. La nouvelle valeur du paramètre verticale de la maille du SiGe peut donc être obtenue à partir de [5.3] : z relaxéa SiGe( 30%) aSiGe( 30%) e⊥= + [5.4] ce qui donne azSiGe(30%)=5.62Å.



187

On a désormais une idée du désaccord vertical de maille entre les flancs du SiGe et le Si de l’épitaxie reconstructrice. Il atteint près de 3.4% et représente donc la déformation globale nécessaire pour que l’une ou l’autre des mailles s’adaptent entièrement à l’autre. Pour estimer la contrainte, on prend l’hypothèse moyenne : chaque matériau absorbe la moitié de cette déformation comme sur la figure 5-11b, soit 1.7%. Le module d’Young permet d’obtenir la contrainte qui est alors de l’ordre de 2.2GPa. Pour simuler le pincement du bord du SiGe de la manière la plus réaliste possible dans FEMLAB, il faut utiliser une force et non une contrainte. Cette force devra être appliquée à chaque extrémité de la couche de SiGe comme l’indique la figure 5-14. Son intensité est telle que la déformation du bord de la couche de SiGe atteint 1.7%, soit un peu moins de 0.6nm pour 30nm d’épaisseur de SiGe

SiGe

Si

grille

structure simulée

Figure 5-14: Modèle utilisé pour simuler le pincement des bords. Une force verticale et négative est appliquée sur chaque extrémité supérieure avec une égale intensité, et inversement pour les extrémités inférieures de la couche de SiGe. La taille de la structure simulée doit être assez grande pour que les bords de la structure n’influencent pas la zone d’intérêt : le canal Si et la couche de SiGe enterrée. Finalement, toutes ces considérations préliminaires permettent d’utiliser le minimum possible d’hypothèses et d’aboutir au résultat de la figure 5-15. Cette figure correspond au nouvel état d’équilibre calculé par FEMLAB lorsque le pincement est appliqué à un transistor court de longueur de grille 40nm. La contrainte selon x est affichée et permet ainsi de voir que le pincement vertical selon z a pour conséquence d’induire une contrainte selon x. En particulier, la couche de SiGe est globalement en compression selon x, excepté sur ses bords où l’application de la compression verticale induit une tension, toujours par couplage de Poisson.



188

σx

z

x

compression tension

40nm

Figure 5-15: Etat de contrainte selon x pour canal court (40nm). Résultat de simulation du nouvel état d‘équilibre mécanique après pincement du bord du SiGe. Le bleu correspond à de la compression, le rouge à de la tension, et les zones blanches dans la structure sont des zones de contraintes hors échelle. La déformation de la structure après pincement est exagérée pour la visibilité. Le plus important est que le canal Si est lui aussi en compression selon x. La figure 5-16a est une vue zoomée sur la zone sous la grille. Elle permet de voir qu’effectivement le canal est bien en compression, mais elle montre aussi comment la contrainte évolue progressivement d’une compression dans le SiGe à une tension dans la grille. Ces deux domaines opposés sont délimités par une ligne neutre ou la contrainte est nulle. La position ce neutre détermine donc le type de contrainte du canal Si. Pour comprendre ce résultat, il faut étudier la structure déformée de la figure 5-15. Comme décrit précédemment, la couche de SiGe prend effectivement une forme de tonneau. Ici, elle est volontairement exagérée pour être visible. La figure 5-16b reprend cette forme de tonneau afin de mieux comprendre comment elle induit de la compression selon x dans le canal.

forme de tonneau

compression

tension

SiGe

grille

σx<0

σx>0

σx=0

canal Si

SiGe

Si

Figure 5-16: a) Zoom sur le canal Si sous la grille et évolution de la contrainte. b) Gradient de contrainte et transition entre compression et tension induits par le SiGe en tonneau. La forme de tonneau induit une compression selon x dans le SiGe qui est transmise de proche en proche au canal Si, puis au bas de la grille. Le haut de la grille étant libre de se déformer, il

a) b)



189

va être mis en tension selon x, toujours par effet de couplage de Poisson pour garder le volume constant. Ceci explique le gradient de contrainte et la transition entre compression et tension (figure 5-16b). La même étude a été faite sur transistors longs (figure 5-17). Le SiGe enterré ayant un effet localisé, dans ce cas, il n’a aucun impact. Les bords de SiGe sont trop éloignés l’un de l’autre et la courbure ne peut donc pas se propager à toute la longueur.

compression tension

canal long

σx

SiGe

canal Si

Figure 5-17: Etat de contrainte selon x pour canal long (800nm). Le canal est trop long pour que la courbure se propage sur sur toute la longueur. La figure 5-18 résume la situation. Le SiGe enterré induit une contrainte de compression non négligeable dans le canal Si pour les longueurs de grille les plus courtes. Il n’a en revanche aucun effet sur les dispositifs longs.

-200

-150

-100

-50

0

50

-0.1 -0.05 0 0.05 0.1

σx(M

Pa)

x (µm)

L=1µm

0.2µm

40nm

Figure 5-18: Coupe le long du canal à 1nm de l’interface grille/canal donnant la contrainte selon x pour plusieurs longueurs de grille.

Pour une approche de type compression uniaxiale dans la direction de conduction, la valeur de la compression n’est pas suffisante, même pour les grilles les plus courtes. Nous verrons cependant par la suite qu’elle peut avoir une grande utilité.



190

En comparaison, la structure PMOS à source et drain en SiGe de [THOMPSON 02] génère dans le canal une compression uniaxiale entre 500 et 700MPa, et sûrement encore plus pour les plus récentes [GHANI 04].

5.2.2 Combinaison avec l’effet du STI : compression biaxiale

Les étapes technologiques menant à la réalisation du STI induisent sur la zone active des contraintes mécaniques. Plus précisément, il est couramment observé sur les dispositifs conventionnels bulk (N & PMOS) une dégradation des performances lorsque la largeur W du transistor est réduite. Cet effet est dû la compression que le STI applique sur la zone active [EN 01]. Cette compression est largement dépendante du design du transistor et peut valoir entre 100 et 300MPa [BIANCHI 02]. Aucun effet ne sera visible pour un transistor très large, mais dès que la distance entre un bord du STI et le bord opposé diminue, l’intensité augmente [GALLON 03]. Dans un design standard, la compression STI peut jouer uniquement selon le W, car selon L (sens de la conduction), la distance entre le bord du STI et le bord de la grille (appélée ici "a") est suffisamment importante, notamment parce que cette zone accueille les contacts des source et drain. Cependant, [CHAN 03] a montré qu’en utilisant une distance "a" beaucoup plus faible (design non standard), de fortes améliorations de performances sont observées sur des PMOS courts (L=45nm) pour des petites largeurs W (figure 5-19a). Il utilise ainsi la compression du STI dans les deux directions. Contrairement au design standard qui dégrade les performances des PMOS lorsque W diminue, celui-ci permet de les améliorer. La différence provient du fait qu’avec le design standard, la contrainte est de type compressif uniaxial selon W ce qui dégrade la mobilité, alors qu’avec le non standard, on a un type compressif pseudo biaxial, qui, comme on l’a vu au cours du chapitre 3, améliore la mobilité des trous. De plus, nous verrons dans la partie 5.2.3 que pour une compression biaxiale, les valeurs de contraintes nécessaires pour avoir des répercussions sur la mobilité sont bien inférieures à ce que requiert la compression uniaxiale. En ce qui concerne notre architecture PMOS avec SiGe enterré, nous avons vu que le rôle du SiGe est de mettre une compression dans le sens de conduction, lorsque la grille est courte. Le même résultat que [CHAN 03] peut donc être obtenu en combinant l’effet du SiGe avec l’effet du STI selon W pour des petits W. Notre objectif avec cette structure est donc de combiner les différents effets afin d’obtenir un état de contrainte proche de la compression biaxiale favorable au PMOS (figure 5-19b). Notre avantage est de conserver le design standard tout en offrant potentiellement des performances similaires.



191

STI

a

W

design non standard

L

design standard avec SiGe enterré

a

W

a

WL

Figure 5-19: Compression pseudo biaxiale pour PMOS. L<100nm et W<0.5µm. a) PMOS conventionnel bulk avec design non standard. La distance a est fortement réduite pour profiter aussi de la compression du STI dans la direction L (conduction). b) PMOS avec le SiGe enterré et design standard. La compression selon L est obtenue grâce au SiGe enterré.

5.2.3 Compression biaxiale : origines théoriques du gain en mobilité

En comparaison de la tension biaxiale et de la compression uniaxiale selon L, le cas de la compression biaxiale dans le Si a été très peu étudié dans la littérature. La principale raison est qu’à l’heure actuelle, il n’y pas beaucoup de méthode technologique permettant d’obtenir une telle configuration sur transistor. De plus pour les trous, le calcul de la structure de bande, pour une configuration de contrainte donnée, est largement compliqué par la forte anisotropie et la non parabolicité des bandes des trous lourds et légers. Néanmoins, dans le chapitre 3, nous avons vu que dans [FISCHETTI 96] et [FISCHETTI 03], une amélioration de la mobilité des trous est prévue pour une compression biaxiale, mais les détails manquent, notamment sur l’effet de cette configuration sur les masses effectives. Pour confirmer cette amélioration et obtenir ces détails, nous avons utilisé un modèle k.p à six bandes créé en interne dans le groupe Modules Avancés par [PAYET 05a]. La méthode k.p permet de calculer la structure de bande, de prendre en compte les effets des contraintes mécaniques à travers le tenseur de déformation, et de calculer les masses effectives résultantes.

a)

b)



192

0

0,1

0,2

0,3

0,4

0,5

0,6

0,7

0,8

0,9

1

0 50 100 150 200compression biaxiale (MPa)

mas

se e

ffec

tive

mH

H/m

0 <0

11>

Figure 5-20: Masse effective des trous lourds en fonction de la compression biaxiale. Calculée pour la conduction selon <011> sur une surface (100).

La figure 5-20 donne l’évolution de la masse effective des trous lourds lorsque une compression biaxiale est appliquée. La bande des trous lourds est alors majoritairement occupée. L’impact de ce type de compression est très important. La réduction de masse est d’abord très rapide puis semble ensuite saturée. En effet, la masse effective passe de 0.6 à 0.5 pour 20MPa, 0.31 pour 50MPa, et 0.24 pour 200MPa, soit plus de 50% de réduction. Le gain sur le transport est donc très important et tout le potentiel de cette architecture réside dans cette réduction de masse effective.

5.3 Performances et caractérisation électrique

5.3.1 Les performances

1.0E-09

1.0E-08

1.0E-07

1.0E-06

1.0E-05

1.0E-04

1.0E-03

-1.4 -1.2 -1 -0.8 -0.6 -0.4 -0.2 0Vg (V)

Id (A

/µm

)

Vd=-50mV,-1.4VDIBL=130mVSS=91mV/dec

Tox=15Å

IOFF=48nA/µm

ION=740µA/µm Figure 5-21: Id(Vg) d’un PMOS avec SiGe enterré. L=50nm et W=0.28µm. Le courant débité ION est environ deux fois plus fort que sur un équivalent bulk pour le même niveau de fuite IOFF. Les effets canaux courts restent acceptables avec une pente sous le seuil et un DIBL corrects.

La figure 5-21 est donne un exemple de caractéristique Id(Vg) mesurée sur un dispositif PMOS avec SiGe enterré. La longueur de grille est de 50nm, la largeur de 0.28µm et l’épaisseur de l’oxyde de grille est de 15Å. La compression biaxiale induit par le SiGe enterré et par le STI (W petit) permet d’obtenir un courant ION largement supérieur à un équivalent bulk conventionnel.



193

Le DIBL est mesuré entre Vd=-50mV et -1.4V et vaut 130mV, ce qui est tout à fait correct pour une architecture type bulk. Ce paramètre ainsi que la pente sous le seuil sont donc bien contrôlés par le profil des jonctions et des extensions. Ce contrôle des effets canaux courts permet d’obtenir un très bon courant de fuite IOFF de l’ordre de 50nA/µm. Au final, le compromis performance/faible consommation statique (ION/IOFF) de cette structure est très bon. La figure 5-22 nous permet de comparer nos performances avec les meilleurs PMOS publiées dans la littérature pour les dispositifs avec et sans contraintes mécaniques. De manière générale, les effets de contraintes mécaniques sur du bulk apportent une amélioration spectaculaire des performances. En effet, les dispositifs bulk sans contraintes ont entre 100 et 200µA/µm de retard en ION pour le même IOFF. En ce qui concerne les dispositifs avec contraintes, les autres PMOS d’Intel et Fujitsu correspondent respectivement à des architectures avec source et drain en SiGe et avec CESL compressif. De plus, ils utilisent un oxyde de grille de 12Å, alors qu’il est de 15Å sur les nôtres. Nous avons donc mesuré ION/IOFF pour Vdd=-1.4V sur nos dispositifs pour compenser et ainsi pouvoir faire la comparaison. Toutefois, la mesure a été aussi faite à Vdd=-1.2V sur d’autres dispositifs qui présentaient un peu plus de fuite IOFF. Quelque soit le cas, les performances du PMOS avec SiGe le placent parmi les architectures bulk à canal contraint les plus intéressantes.

sans contraintes@Vdd=1.2V

(simulations MASTAR)

avec contraintes

Figure 5-22: Compromis ION/IOFF. Comparaison sous MASTAR des performances du PMOS avec SiGe enterré (points "ST") avec les meilleurs publiées dans la littérature pour les dispositifs bulk avec et sans contraintes (@1.2V et Tox=12Å). Pour les dispositifs avec contraintes de la littérature, Tox=12Å.

5.3.2 Impact de la largeur du transistor

Dans notre cas où le design utilisé est standard, l’impact du STI se manifeste à travers la largeur du transistor. Nous avons donc étudié la transconductance linéaire en fonction de la réduction de W (figures 5-23a et b) afin de vérifier que l’effet du SiGe enterré se combine bien avec celui du STI pour des transistors étroits (faible W). Des transistors bulk conventionnels ont également été mesurés dans les mêmes conditions pour servir de référence.Il apparaît clairement sur la figure 5-23a que le comportement de la référence est complètement opposé à celui du SiGe enterré.



194

0.0E+00

4.0E-05

8.0E-05

1.2E-04

1.6E-04

2.0E-04

-1.2 -0.8 -0.4 0Vg (V)

gm (S

/µm

)W (µm)=

0.240.5110

avec SiGeenterré

références Si

W (µm)=

10 1

0.5 0.24

0.5

1.0

1.5

2.0

0.1 1 10W (µm )

gm(W

)/gm

(10µ

m)

avec SiGeenterré

références Si

Figure 5-23: a) Transconductance linéaire en fonction de Vg et de W la largeur du transistor avec et sans SiGe enterré (références Si). b) Transconductance maximum normalisée par rapport à celle de W=10µm, en fonction de W. Avec le SiGe enterré, gm augmente quand W diminue au contraire des références.

Pour la référence, le comportement habituel est retrouvé : la transconductance linéaire est dégradée lorsque W diminue. Pour le SiGe enterré, plus W diminue, et plus la transconductance augmente. On peut donc attribuer ce comportement à la compression induite par le STI et qui influence de plus en plus l’ensemble du canal lorsque W diminue. La figure 5-23b illustre à nouveau ce comportement mais à partir de la transconductance maximum normalisée par rapport à la transconductance maximum correspondant à W=10µm. Ceci permet de voir que la transconductance maximum augmente environ d’un facteur 1.8 en passant de W=10 à 0.28µm avec le SiGe enterré.

0

10

20

30

40

50

60

70

0 10 20 30 40 50gain sur IdSat (%)

gai

n su

r Id

Lin

(%)

W=10

W=1

W=0.28

300KPMOS L=50nm avec SiGeenterré

W diminue de 10 à 0.28µm

IdSat+50%

W=0.5

Figure 5-24: Gain en courant par rapport au dispositif W=10µm. Forte amélioration des performances sur L=50nm lorsque W diminue. Le courant débité en régime non saturé (linéaire) est augmenté de presque 70% contre plus de 50% pour le courant de saturation.

Cette augmentation de transconductance est confirmée par une augmentation des performances, c'est-à-dire du courant débité. Sur la figure 5-24, on peut voir que pour une grille de 50nm, le courant de saturation augmente de plus de 50% lorsque W passe de 10 à 0.28µm, tandis que le courant du régime non saturé ou linéaire augmente de près de 70%, la référence dans chacun des cas étant le courant pour W=10µm.

a) b)



195

Cette amélioration du courant est également visible sur les courbes Id(Vd) de la figure 5-25. Elles sont tracées pour deux dispositifs avec SiGe enterré, de longueur de grille 50nm mais de largeurs W différentes, soit 10 et 0.28µm. Plusieurs valeurs de Vg-Vth sont aussi testées. La différence de courant en forte inversion est très impressionnante entre les deux dispositifs, ce qui souligne l’efficacité de la structure et de la combinaison des deux effets, STI et SiGe enterré.

0.E+00

1.E-04

2.E-04

3.E-04

4.E-04

5.E-04

6.E-04

7.E-04

-1.4 -1 -0.6 -0.2Vd (V)

Id (A

/µm

)

Vg-Vth=

-1.1V

-0.9

-0.5

W=10µmW=0.28µm

+50%compression STI

compression SiGe

WL

WL

Figure 5-25: a) Id(Vd) pour W=10 et 0.28µm pour plusieurs valeurs de Vg-Vth. Lorsque W passe de 10 à 0.28µm, le courant augmente de plus de 50%. b) Combinaison des deux compressions.

Pour résumer, lorsque L est suffisamment petit, par exemple 50nm, le SiGe enterré met le canal en compression dans la direction de conduction (L). Tant que W est grand, cette compression uniaxiale n’est pas assez forte pour avoir un effet sur la mobilité. Par contre, lorsque W diminue, la compression STI se combine à celle du SiGe (figure 5-25b). La contrainte uniaxiale du départ cède la place à une contrainte biaxiale qui a un effet important sur la mobilité des trous. Ceci sera détaillé dans la partie 5.4.1.

5.3.3 Impact de la longueur du transistor

Pour caractériser l’impact de la longueur de grille et ainsi la compression induite par le SiGe, la même étude a été réalisée sur la transconductance maximum mais en fonction de la longueur de grille, toujours pour la référence bulk conventionnelle et pour le SiGe enterré. Les résultats de la figure 5-26 montre ainsi un effet également très important de la longueur de grille. Dans le cas de la référence, la transconductance augmente normalement lorsque L diminue. Pour le SiGe enterré, la tendance est la même mais lorsque on atteint des petites tailles de grille, l’augmentation est beaucoup plus violente. Ces courbes permettent également de voir l’effet de la réduction du W. La compression STI devient favorable pour les plus petites longueurs de grille avec le SiGe enterré.

a) b)



196

0

50

100

150

200

0.01 0.1 1 10

L (µm )

gm m

ax (µ

S/µm

)

avec SiGeenterré

références Si

W diminue

W diminue

Figure 5-26: Transconductance linéaire maximum (gm max) en fonction de la longueur de grille (L) pour les références Si bulk conventionnelles et le SiGe enterré.

Une fois de plus, ce comportement est la signature de l’activation du mode de compression biaxiale. Dès que la taille de grille est suffisamment petite, le SiGe devient efficace et se combine avec le STI sur les petits W.

5.3.4 Possibilité de conduction dans le SiGe

Cette structure présente uniquement sous la grille une hétérojonction Si/SiGe, il est donc légitime de se demander si une part de la conduction peut se faire dans la couche de SiGe enterré et non dans le canal Si. On aurait ainsi deux canaux fonctionnant en parallèle, ce qui pourrait contribuer au gain de performances. La structure de bande d’une telle hétérojonction est représentée sur la figure 5-27. La différence de gap entre le Si et le SiGe à 30% de Ge se reporte quasiment intégralement sur la bande de valence, créant une discontinuité. La conséquence est que le puit de potentiel ainsi formé à l’interface Si/SiGe est capable de piéger des trous. Tout dépend donc de sa profondeur. Lors de l’inversion en effet, s’il est suffisamment profond, le champ électrique verticale de la grille ne pourra pas accumuler tous les trous à l’interface oxyde de grille/canal Si car une partie restera confinée dans le puit et donc dans le SiGe. De même, le champ électrique latéral ne pourra pas extraire ces porteurs de leur confinement. Si le puit était vraiment très profond, la conduction pourrait se faire à quasi 100% dans le SiGe. L’avantage d’une telle conduction est que ce matériau présente une mobilité bien supérieure à celle du Si, surtout dans ce cas d’empilement où le SiGe est en compression biaxiale [OBERHUBER 98]. De plus, la couche d’inversion est "enterrée" car formée loin de l’interface avec l’oxyde, ce qui améliore d’autant plus la mobilité. Ce type d’empilement Si/SiGe (avec le SiGe recouvrant la totalité de la zone active, contrairement à notre cas) a donc fait l’objet de nombreuses études afin d’obtenir une architecture PMOS à haute mobilité [ALIEU 98]. L’inconvénient est que comme la couche d’inversion se forme dans le SiGe, la couche de Si supérieure augmente l‘épaisseur d’oxyde équivalent et dégrade donc le couplage capacitif avec la grille. Le résultat est que la charge totale d’inversion est directement diminuée. La mobilité est donc améliorée mais au prix d’un courant débité moindre [HARTMAN 03].



197

Cette couche de Si est nécessaire pour former un bon oxyde de grille. [TEZUKA 01] a développé des techniques permettant de transformer l’ensemble Si/SiGe en une couche unique de SiGe, mais uniquement sur substrats SOI. Malgré cela, le gain sur le courant débité n’a toujours pas été démontré expérimentalement (défauts à l’interface oxyde/SiGe), mais cela n’est pas l’objet de notre étude.

∆Ev<260meV

SiTSi=8nm

SiGe30%TSiGe=30nm

Ev

oxyd

ede

gril

le

z

Figure 5-27 : Structure de la bande de valence avec ce type d’hétérojonction Si/SiGe à 300K.

Dans le cas qui nous intéresse ici, avec 30% de Ge, le SiGe forme une discontinuité dans la bande de valence d’un peu moins de 260meV à l’interface Si/SiGe (figure 5-27). A 300K, l’énergie thermique des trous rend cette profondeur de puit insuffisante. De plus, avec un canal Si de 8nm d’épaisseur, la couche d’inversion est confortablement installée dans le Si. Finalement, lorsque l’inversion forte sera atteinte, le champ vertical de la grille sera si fort que tous les porteurs seront accumulés à l’interface avec l’oxyde, dans le Si, sans oublier le champ latéral qui contribuera beaucoup à ramener ces porteurs dans le Si. La part de conduction SiGe est donc largement négligeable. Pour confirmer ceci sur notre architecture, nous avons réalisé des mesures de mobilité par la méthode "split C(V)" [KOOMEN 73] [LIME ??]. Cette méthode nécessite d’utiliser de grands transistors. Nous avons donc fait cette mesure sur des transistors avec SiGe enterré où W/L=10/0.4µm. Ces grandes dimensions rendent inefficaces les contraintes locales induites par le STI et le SiGe enterré. Toutefois, la conduction SiGe ne dépend pas du design du transistor (W/L). L’empilement et les épaisseurs des différentes couches sont rigoureusement les mêmes et donc, s’il y a conduction SiGe dans les petits transistors, ce doit être identique dans les grands. La mesure de mobilité de la figure 5-28a confirme que le SiGe ne participe pas à la conduction. Les valeurs obtenues témoignent d’une conduction Si standard, légèrement dégradée par rapport à la courbe de mobilité universelle.



198

40

50

60

70

80

90

100

0.2 0.3 0.4 0.5 0.6 0.7Eeff (MV/cm)

mob

ilité

eff

ectiv

e (c

m²/v

.s)

mobilité universelledes trous dans Si

PMOS avec SiGe enterré

L=0.4µmW=10µm

0.0E+00

4.0E-05

8.0E-05

1.2E-04

1.6E-04

2.0E-04

-1 -0.8 -0.6 -0.4 -0.2Vg(V)

gm (S

/µm

)

Vd=0.1VW/L=0.28µm/50nm

10K

150K

300K

Figure 5-28: a) Mesure de mobilité en fonction du champ effectif vertical, réalisée par méthode split C(V) sur un grand PMOS avec SiGe enterré L/W=0.4/10µm. La mesure indique une conduction standard voire légèrement dégradée dans du Si. b) Mesures de transconductance linéaire réalisées à basses températures sur un petit PMOS avec SiGe enterré L/W=50nm/0.28µm.

Dans ces conditions, le confinement dans le SiGe n’est donc pas efficace en inversion forte. Pour aller au bout de l’étude, nous avons modifié les conditions expérimentales afin d’optimiser le confinement du SiGe dans notre architecture. Notamment, en travaillant avec des champs électriques latéral et vertical faibles, une plus grande partie des trous devrait pouvoir rester piégés dans le SiGe et participer à la conduction. La condition la plus importante est ensuite de mesurer à très basses températures. L’énergie thermique des porteurs est ainsi amplement réduite ce qui augmente l’efficacité du confinement. Si le confinement est bon, un deuxième canal de conduction est disponible dans le SiGe. Une fois de plus, la mesure de transconductance linéaire (gm) est à la fois la plus adaptée et la plus simple. Sur ce type de courbe, on passe d’un champ vertical faible à celui de la forte inversion. Ce dernier est bien trop important et annule l’effet du confinement dans le SiGe, même à basse température. Une double conduction se traduit donc par deux pics de transconductance : un signant la conduction dans le SiGe et se situant à des valeurs faibles de polarisation de grille (Vg), et l’autre signant la conduction Si pour de forts Vg [NAYAK 96]. La figure 5-28b est un exemple de mesure de gm entre 300 et 10K. Elle a été réalisée sur un petit transistor avec SiGe enterré (W/L=0.28µm/50nm) et avec une polarisation de drain de 100mV, soit un champ électrique latéral faible. Ces courbes, et en particulier celle à 10k, ne montrent aucun pic supplémentaire de transconductance. Nous pouvons donc conclure que même dans ces conditions, le confinement reste inefficace sur notre architecture, sans doute grâce à l’épaisseur de 8nm du canal Si. En tous cas, la contribution du SiGe, si elle existe, reste marginale et invisible. D’un point de vue opérationnel, c'est-à-dire à température ambiante et à Vdd, la conduction est donc à 100% dans le canal Si, et les performances ont bien pour origines les propriétés de ce canal.

a) b)



199

5.4 Le SiGe enterré : autres possibilités de l’hétérojonction Si/SiGe

Toutes les hypothèses autres que les effets de contrainte mécanique doivent être analysées dans le contexte de cette architecture nouvelle, afin d’évaluer si oui ou non elles sont susceptibles de jouer un rôle dans le fonctionnement du transistor. L’analyse développée ici est purement qualitative et permet d’ajouter des points de réflexions.

5.4.1 Hypothèse balistique : modification de la vitesse d’injection

Dans l’hypothèse du transport balistique (voir chapitre 3), les porteurs ne subissent plus aucune interaction lorsqu’il traverse le canal. Leur vitesse dans le canal est essentiellement déterminée par leur vitesse d’injection au moment de franchir la barrière source/canal (figure 5-29a) [LUNDSTROM 02]. L’entrée du canal est située au sommet de la barrière. Les porteurs sont thermalisés dans le réservoir de source puis injectés dans le canal.

source

drain

Vinj

source

draincanal

xLDD

SiGe

Si

Figure 5-29: a) Barrière de potentiel entre source, canal et drain. b) Photo TEM avec filtre d’énergie d’un PMOS avec SiGe enterré, L/W=50nm/0.28µm. Le trait pointillé représente la position et la forme possible du LDD de source, à cheval sur le Si et le SiGe.

Leur vitesse d’injection Vinj est donc la vitesse thermique Vth lorsque le transport est purement balistique. Le courant ION ne dépend alors que de la vitesse d’injection et du nombre de charges injectées à la source, on a alors :

sourceON inv injI qN V= [5.5]

avec source

invN le nombre de charges injectées à la source, et

1 / 2th xV ( 2kT / 3m )= [5.6]

avec mx la masse effective des porteurs dans selon x.

a) b)



200

Dans un transistor PMOS, l’entrée du canal est physiquement délimitée par la position de la jonction métallurgique entre l’extension (LDD) de source fortement dopée P et la zone moyennement dopée N. L’injection se fait donc au bout de l’extension. Sur la figure 5-29b, on peut voir que le canal Si est moins épais sous les espaceurs à cause de la gravure grille. Il est alors possible que les extensions soient en grande partie situées dans le SiGe, comme indiqué sur la figure 5-29b. De plus, nous avons vu que la vitesse d’injection et par conséquent le courant dépendent fortement de la masse effective des trous injectés. Cette masse dépend quant à elle du matériau utilisé. Si dans notre cas, la zone d’injection est en SiGe au lieu d’être en Si, la différence de masse effective peut être importante d’autant plus que le SiGe est en compression biaxiale. Ainsi, d’après [FIS 96], la masse effective des trous lourds dans le SiGe à 30% de Ge vaut environ 0.13m0 contre 0.29m0 pour le Si, Le gain sur le courant balistique atteindrait ainsi environ 40%. En admettant la balisticité (ce qui est périlleux), les limites de cette hypothèse, en tout cas pour cette application, sont qu’une partie du LDD de source peut effectivement être en SiGe, mais pas le bout où se font les injections. En effet, pour qu’un transistor fonctionne normalement, les extensions doivent recouvrir le bord de la grille. Sur la figure 5-29b, le canal Si est épais sous la grille, si bien qu’en bord de grille, le bout du LDD doit contenir plus de Si que de SiGe. Finalement, avec cette hypothèse, la largeur W du transistor ne devrait également avoir aucune influence, elle ne permet pas donc pas de décrire l’expérience.

5.4.2 Hypothèse de l’îlot de silicium

Dans cette partie, nous reprenons la structure PMOS avec SiGe enterré de la figure 5-29b. La première différence est que le transport n’est pas purement balistique, ce qui se rapproche plus de la réalité des transistors nanométriques. Deuxième différence, on prend le cas extrême où toute la couche de Si supérieure a été consommée de part et d’autre du canal lors de la gravure grille. Le résultat est que le canal Si situé sous la grille est entièrement entouré de SiGe, d’où le nom d’îlot de silicium. C’est donc plus une étude d’exploration. En modélisant très simplement cette nouvelle structure et en admettant une certaine diffusion du Ge, on obtient la figure 5-30. La différence avec le cas précédent est qu’ici il y a deux hétérojonctions Si/SiGe supplémentaires situées selon l’axe x.

SiGe

Si

grille

x

Figure 5-30: Ilot de silicium cerné par le SiGe. On admet une certaine diffusion du Ge pour que le SiGe se retrouve sous les bords de grille.



201

Lorsqu’un porteur se déplace de la source au drain, il subit l’effet de la discontinuité créée dans la bande de valence à chaque hétérojonction. En fait, la discontinuité, comme toute variation d’énergie ou de potentiel, crée un champ électrique. Si lors du passage, le porteur passe d’un niveau énergétique à un niveau plus bas, cette différence d’énergie se traduira par un gain de vitesse parce que dans ce sens le champ sera favorable. Bien entendu le cas inverse est aussi possible. De manière générale, seule l’hétérojonction de source compte dans le transport. Les modifications des propriétés du transport au drain arrivent trop tard en quelques sortes, et n’ont pas d’influences sur le courant. Si l’on se place dans un transport de type semi-balistique, les porteurs ont toujours des interactions mais suffisamment peu pour que leur vitesse d’injection dans le canal soit déterminante pour le courant collecté au drain. A travers les différents types d’hétérojonction Si/SiGe et de leur orientation (Si/SiGe ou SiGe/Si), la discontinuité induite par l’hétérojonction est donc un moyen d’accélérer ou de freiner les porteurs. La figure 5-31 regroupe les cas les plus intéressant ainsi que le nôtre (figure 5-31c). Pour tous, l’hétérojonction doit être exactement à la position de la jonction métallurgique extension/entrée du canal. Si elle se trouve dans l’extension ou dans le canal, l’effet ne sera pas visible. Cela demande donc une maîtrise technologique qui semble impossible, à part peut être en utilisant l’épitaxie dopée in situ. La figure 5-31a représente en quelque sorte le meilleur cas pour les trous. Un trou venant du Si relaxé sera accéléré par l’hétérojonction Si/SiGe, ce qui correspond à la source. Dans l’autre sens, SiGe/Si, il sera freiné, mais au drain, l’impact sera négligeable. Ce cas devrait donc améliorer la vitesse des trous et ne pas affecter les électrons. C’est en fait la même hétérojonction que l’on a en vertical sur un empilement Si/SiGe/Si. La discontinuité est principalement sur la bande de valence. La figure 5-31b reprend une étude de [MIZUNO 04] qui visait à améliorer le courant des NMOS grâce à cette hétérojonction SiGe relaxé/Si contraint. Dans ce cas, le gap du Si contraint est plus faible que celui du SiGe relaxé et la différence se reporte dans la bande de conduction. Les électrons injectés sont ainsi accélérés et colletés au drain. Ce cas est donc le symétrique du précédent, c’est le plus favorable aux électrons et les trous ne sont pas affectés. Le cas de notre étude est représenté figure 5-31c. [ABERG 04] a montré que dans une telle hétérojonction SiGe contraint/Si contraint/SiGe contraint, la différence de gap se reporte sur la bande de valence. La conséquence est nulle pour les électrons, mais les trous sont freinés au moment d’être injectés dans le canal. Une telle hétérojonction dégraderait donc les performances des PMOS.



202

Ev

Ec

Si relaxé

SiGe contraint

Ev

Ec

Ev

Ec

x

Si relaxé

SiGe relaxé Si contraint SiGe relaxé

Si contraintSiGe contraint

entrée du canal

SiGe contraint

source draincanal

Figure 5-31: Différentes hétérojonctions Si/SiGe possibles avec Si relaxé ou contraint, et SiGe relaxé ou contraint. Pour que l’hétérojonction ait un effet, elle doit être exactement à la position de la jonction métallurgique extension/entrée du canal.

a)

b)

c)



203

5.5 Bilan

Au cours de ce chapitre, nous avons présenté un nouveau concept permettant d’améliorer sensiblement les performances des transistors PMOS de très faibles dimensions (longueur et largeur). Le procédé technologique utilisé est dérivé de la technologie SON et a été entièrement décrit. L’intégration d’une telle architecture ne requiert que trois étapes spécifiques empruntées au SON : formation de la zone active par épitaxie sélective, gravure des jonctions source et drain et reformation par épitaxie des jonctions. Une méthode de co-intégration avec le bulk conventionnel est également proposée. Elle permet d’utiliser les deux architectures sur la même puce, indépendamment et selon les besoins. Les transistors PMOS d’une mémoire SRAM peuvent avoir cette architecture tandis que les NMOS complémentaires sont en bulk. L’écart entre NMOS et PMOS étant réduit, la tâche des designers est facilitée et la densité peut être améliorée. Le principe de ce nouveau concept repose sur l’application d’une contrainte mécanique sur le canal. L’analyse de la structure, en particulier des différentes mailles cristallines, a permis de modéliser et d’appréhender l’impact des étapes clés du procédé. Des simulations mécaniques ont été effectuées à partir de cette modélisation, identifiant ainsi les mécanismes par lesquels le SiGe enterré transforme et transmet la contrainte au canal sur des transistors courts. Les niveaux de compression uniaxiale ainsi obtenues (~200MPa) sont assez faibles et ne permettent pas de modifier suffisamment le transport des trous. C’est dans la combinaison avec les effets du STI que l’architecture trouve tout son intérêt. La compression du STI (~100 à 300MPa) devient efficace pour de faibles largeurs de transistor. A cette condition et pour un canal court, la compression devient pseudo biaxiale. Nous avons montré que dans cette configuration, ce niveau de compression engendre une réduction importante (plus de 50%) de la masse effective des trous lourds, ce qui est à la base des performances. La réalisation technologique de tels transistors a permis de vérifier ces mécanismes. En particulier, l’impact du STI à travers la réduction de la largeur du transistor a été caractérisé, ainsi que celui de la longueur de grille. Au milieu de la guerre des performances à laquelle se livrent les industriels, les performances de notre architecture PMOS la place parmi les meilleurs (Intel et Fujitsu), mais pour le moment seulement. En effet, la contrainte appliquée sur le canal Si est régulièrement augmentée et les performances progressent très vite. Finalement, les diverses possibilités qu’offrent le SiGe enterré ont été examinées. Notamment, la possibilité de conduction dans le SiGe a pu être écartée grâce aux mesures à basses températures. De plus, la position de l’hétérojonction Si/SiGe ou SiGe/Si peut influencer le fonctionnement du transistor, soit en modifiant la vitesse d’injection des porteurs dans le canal, dans l’hypothèse du transport balistique, soit en utilisant la discontinuité induite dans la bande de valence. Ces différentes possibilités ont été analysées dans le contexte de notre architecture et



204

ne semblent pas s’appliquer. En particulier, elles n’expliquent pas l’influence de la largeur du transistor sur les performances. Cependant, leur influence sur le fonctionnement du transistor ne peut être totalement exclue au second ordre. Toutes ces études permettent de confirmer que l’origine des performances provient de la compression biaxiale exercée sur le canal Si grâce à la combinaison des contraintes mécaniques induites par le SiGe enterré et le STI. Cette architecture est donc particulièrement adaptée à la réduction des dimensions.

Documents

Chapitre 5 De l’architecture SON au PMOS hautes …csidoc.insa-lyon.fr/these/2005/chanemougame/09_chapitre5.pdf · sélective de la couche de SiGe, le tunnel ainsi obtenu est comblé