ELE6306 : Test de systèmes électroniques Projet de cours Mécanisme dAccès aux Tests des Systèmes On Chip Fatma Tiza ; Youssef Bennis Professeur : A. Khouas

ELE6306 : Test de systèmes électroniques

Projet de cours

Mécanisme d’Accès aux Tests des Systèmes

On Chip

Fatma Tiza ; Youssef Bennis

Professeur : A. Khouas

Département de génie électrique

École Polytechnique de Montréal

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Projet, ELE6306 - 11 avr. 2023 École Polytechnique de Montréal

Plan

ÉvolutionSystème On ChipDifficultés de la testabilité des SOCsComment résoudre le Probléme?Architecture P1500Mécanisme d’Accès aux Tests-LimitationÉtats de l’art des Architectures des TAMSOptimisations –Modèles Mathématiques des TAMSExemples des cas ÉtudiésConclusionQuestions et suggestions

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EVOLUTION

1800 : DECOUVERTE DE L’ÉLECTRICITÉ

1905 : INVENTION DE LA DIODE

1954 : INVENTION DU TRANSISTOR

1959 : PREMIERS CIRCUITS INTEGRES

Années 80 : AVENEMENT DE L’INFORMATIQUE PERSONNELLE

COURSE VERS LA MINIATURISATION

CREATION DES « SYSTEM ON CHIP »

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SYSTEM ON CHIP

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DIFFICULTE DE LA TESTABILITE DES SoC

Accessibilité aux cœurs

Temps de test du système

Puissance dissipée au cours du test

Partage des ressources de test

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COMMENT RESOUDRE LE PROBLEME ??

NORME IEEE P1500

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ARCHITECTURE P1500

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Defintion d’un wrapper: Interface entre le cœur (entrées\sorties) et le TAM

Defintion d’un TAM : Permet le transfert les données de test au niveau système

Il existe deux types de TAM

TAM qui réutilisent les ressources fonctionnelles

TAM correspondant au rajout du matériel

MECANISME D’ACCES AUX TESTS-

LIMITATION

Mots clés : Wrapper ,TAM

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La norme P1500 n’est pas restrictif au choix de conception et de réalisations des TAMs

Les concepteurs doivent respecter impérativement les concepts de la norme P1500 et les contraintes

Temps de test

Surface additionnelle

Contrôle complexe du TAM

Coût du bus additionnel

ETAT DE L’ART DES ARCHITECTURES

DES TAMs

Mots clés : Temps,surface , coût

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ETAT DE L’ART DES ARCHITECTURES DES

TAMs(suite)

De ces architectures sont nés :

Test Bus =multiplexe+distribué

Test Rail =daisy-chained+distribué

Il existe trois types d’architectures

Architecture multiplexée

Architecture daisy-chained

Architecture distribuée

Mots clés : Multiplexée,daisy-chained,

distribuée

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ETAT DE L’ART DES ARCHITECTURES DES

TAMs(suite)

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OPTIMISATION –MODELES

MATHEMATIQUES DES TAMs Temps de test

surface additionnelle compromis du systemier pour

l’optimisation

Plusieurs solutions ont été proposées dans la littérature pour le problème

d’optimisation

Coeurs transparents

Accès multiple

Architecture de bus basé sur le concept Test Rail

Macros tests

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Notre approche se fait par un ILP,car le problème d’optimisation est un NP-complet

ILP= Programmation Linéaire Entière

Trois cas d’études ont été fait:

Assignement des cœurs aux bus de test

Minimisation de la largeur du bus

Subdivision du bus


MATHEMATIQUES DES TAMs(suite)

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MATHEMATIQUES DES TAMs(suite)

Modèle Mathématique de l’ILP

avec i variant de 1 a Nc (Nc nombre de cœurs dans le SOC)

i =max(entrées,sorties) du cœur i

Wj:largeur du bus J pour lequel le cœur i lui est assigné

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EXEMPLES DES CAS ETUDIÉS

L’étude a été faite sur le SOC suivant :

Sept circuits combinatoires et trois circuits

séquentiels

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EXEMPLES DES CAS ETUDIÉS(suite)

Cas 1 :Optimisation d’assignement optimal des cœurs au bus

largeur W est fixe ,le temps de test est optimisé par ILP

Dans cette résolution ,on a

optimisé le temps de test

du système ,avec la

largeur fixée

Il y a deux bus w1,w2

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Cas 2 :Optimisation de la largeur du bus

Le temps de test est fixé,on cherche a optimiser la largeur des

bus pour l’assignement aux cœurs


Dans cette résolution ,on a

optimise la largeur du bus

et le temps de test est fixe

par calcul (ILP)

Il y a deux bus W1,W2

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Le compromis est au concepteur système de faire

le choix

la largeur du bus et le temps de test Si W=48 ,pour les trois assignemnts suivants,et les différents W1 et

W2 on a :

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Cas 3 :Optimisation de la subdivision du bus test

largeur W est fixe ,le temps de test est optimisé par ILP

(a,b)correspond a la

subdivision de w2

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Comparaison entre la subdivision et la non subdivision

La subdivision

optimale diminue le

temps de test du SOC

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Représentation de la subdivision du SOC sur w1

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CONCLUSION

La standardisation est nécessaire pour pallier a tout les problèmes

causés par le test

Les solutions a apporter doivent être flexibles

Les solutions doivent répondre à la norme P1500

Il ne faut pas omettre la dissipation de puissance causée par le test

Pourquoi ne pas trouver un logiciel ,ou le test d’un SOC sera une

option?

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QUESTIONS ET SUGGESTIONS?

Documents

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