HEH, Campus Technique Institut Supérieur Industriel …corkymaigre.be/assets/files/ba3/tb3enu_labs_report.pdf · Ce document regroupe les rapports de toutes les manipu-lations eﬀectuées

HEH, Campus Technique

Institut Supérieur Industriel de Mons

Électronique numériqueLaboratoires

Rapport

15 mai 2015

Auteur :Corky [email protected]

TB3ENU3ème Bachelier ISIMs

Ing. M.Mailliez

Année Académique 2014-2015

Ce document regroupe les rapports de toutes les manipu-lations effectuées lors des séances de laboratoire du coursd’électronique numérique.

Ces travaux pratiques sont dirigés par Mr. Maillez.

Lors de ces séances de laboratoire, dix-neuf manipula-tions ont été réalisées. Leur but consiste à découvrir etdécrire des composants utilisés dans le domaine de l’électro-nique numérique via l’utilisation d’un logiciel de simulationqui est « ISIS Proteus » .

Elles seront organisées avec la structure suivante :– description– marche opérationnelle– conclusions

Les manipulations débuteront par une description du com-posant électronique étudié, ensuite l’etude par simulationaura lieu et fera intervenir les tables de vérité ainsi que lesobservations. Enfin, nous concluerons par des comparaisonsavec les autres composants vus précédemment.

Pour votre confort, il est directement possible d’ouvrirles fichiers de simulations à partir des liens placés en bas depage via un simple "click" à condition que le logiciel Proteussoit installé sur votre machine. Il est également possibled’ouvrir les figures dans votre visionneuse de photos pardéfaut en cliquant sur ces dernières.

Table des matières

1 Etablissement des tables de vérité des opérateurs logiques élémentaires. 11.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.2 Marche opérationnelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

1.2.1 Opérateurs logiques élémentaires . . . . . . . . . . . . . . . . . . . . . . . 11.2.2 Réalisation de fonctions logiques pour trois variables indépendantes au

moyen de portes NAND à deux entrées . . . . . . . . . . . . . . . . . . . 71.3 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2 Etablissement et minimisation d’équations logiques de circuits. 112.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112.2 Marche opérationnelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

2.2.1 Question 1 - Equation logique et simplification . . . . . . . . . . . . . . . 112.2.2 Question 2 - Recherche et minimisation de fonctions logiques . . . . . . . 132.2.3 Question 3 - Modification du comportement d’un système combinatoire . 162.2.4 Question 4 - Création d’une fonction de test de division . . . . . . . . . . 19

2.3 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

3 Etude du circuit démultiplexeur SN7442. 233.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233.2 Marche opérationnelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

3.2.1 Table de vérité . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233.2.2 Réalisation d’un démultiplexeur 16 voies à l’aide du SN7442 . . . . . . . . 24

3.3 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

4 Etude des circuits multiplexeur SN74151, SN74138, et SN74154. 274.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274.2 Marche opérationnelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

4.2.1 Etude du circuit multiplexeur SN74151 . . . . . . . . . . . . . . . . . . . 274.2.2 Etude du circuit multiplexeur SN74138 . . . . . . . . . . . . . . . . . . . 284.2.3 Etude du circuit multiplexeur SN74154 . . . . . . . . . . . . . . . . . . . 29

4.3 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

5 Etude du circuit comparateur SN7485. 325.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325.2 Marche opérationnelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

5.2.1 Table de vérité . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325.2.2 Mise en cascade . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

5.3 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

6 Etude du circuit SN7447. 366.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366.2 Marche opérationnelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

6.2.1 Table de vérité . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366.2.2 Rôle des entrées . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

I

6.3 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

7 Etude de l’unité arithmétique et logique SN74181. 397.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397.2 Marche opérationnelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

7.2.1 Table de vérité . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397.3 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

8 Etude des buffers « tri-states » 74125 et 74241. 418.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

8.1.1 Circuit 74125 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418.1.2 Circuit 74241 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

8.2 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

9 Etude du transceiver 74245. 449.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449.2 Marche opérationnelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449.3 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

10 Etude de la bascule R-S-T. 4610.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4610.2 Démarche opérationnelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48


11 Etude de la bascule E-D. 5011.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5011.2 Marche opérationnelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5011.3 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

12 Etude de la bascule D-LATCH. 5212.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5212.2 Marche opérationnelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52


13 Etude du circuit mémoire SN7474 (bascule D). 5413.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5413.2 Marche opérationnelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5413.3 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

14 Etude du circuit SN7476 (bascule JK-RS). 5614.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5614.2 Marche opérationnelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

14.2.1 Table de vérité . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5614.2.2 Réalisation de compteurs . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

14.3 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

15 Etude des circuits compteurs 7490, 7492, et 7493. 6115.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6115.2 Marche opérationnelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

15.2.1 Le 7490 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6215.2.2 Le 7492 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

15.2.3 Le 7493 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6715.2.4 Compteur truqué à base de 7493 . . . . . . . . . . . . . . . . . . . . . . . 69

15.3 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

16 Etude des compteurs/décompteurs 74160, 74161, 74162, 74163, 74190, 74191,74192, et 74193. 7116.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7116.2 Marche opérationnelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

16.2.1 La famille 7416x . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7316.2.2 Les circuits 74190 et 74191 . . . . . . . . . . . . . . . . . . . . . . . . . . 7516.2.3 Les 74192 et 74193 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

16.3 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

17 Etude des registres à décalage 74164, 74165, 7495, 74194, 74195. 8017.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8017.2 Marche opérationnelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

17.2.1 Registre 74164 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8017.2.2 Registre 74165 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8217.2.3 Registre 7495 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8317.2.4 Registre 74194 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8317.2.5 Registre 74195 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

17.3 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

18 Etude du multivibrateur 74123. 8618.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8618.2 Marche opérationnelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86


19 Etude du circuit 74273 ou 74373. 8819.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8819.2 Marche opérationnelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88


Table des figures

1.1 Porte logique « AND ». . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21.2 Schéma équivalent au « AND ». . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21.3 Porte logique « OR ». . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31.4 Schéma équivalent au « OR ». . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31.5 Porte logique « NAND ». . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41.6 Porte logique « NOR ». . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41.7 Schéma équivalent au « NOR ». . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51.8 Porte logique « XOR ». . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51.9 Schéma équivalent au « XOR ». . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61.10 Porte logique « NXOR ». . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71.11 Schéma équivalent au « NXOR ». . . . . . . . . . . . . . . . . . . . . . . . . . . . 71.12 Schéma équivalent au AND à trois entrées. . . . . . . . . . . . . . . . . . . . . . 81.13 Schéma équivalent au OR à trois entrées. . . . . . . . . . . . . . . . . . . . . . . 81.14 Schéma équivalent au NOR à trois entrées. . . . . . . . . . . . . . . . . . . . . . 9

2.1 Schéma logique. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112.2 Schéma logique équivalent avec un AND à trois entrées. . . . . . . . . . . . . . . 122.3 Schéma logique équivalent avec une cascade de AND à deux entrées. . . . . . . . 122.4 Equivalences des opérateurs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132.5 Schéma logique équivalent en portes NAND. . . . . . . . . . . . . . . . . . . . . . 132.6 Schéma no 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142.7 Schéma simplifié équivalent au schéma no 1. . . . . . . . . . . . . . . . . . . . . . 152.8 Schéma no 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152.9 Schéma simplifié équivalent au schéma no 2. . . . . . . . . . . . . . . . . . . . . . 162.10 Circuit logique. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172.11 Schéma équivalent simplifié. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182.12 Schéma simplifié. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

3.1 Démultiplexeur SN7442. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233.2 Démultiplexeur 16 voies. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

4.1 Multiplexeur SN74151. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274.2 Multiplexeur SN74138. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294.3 Multiplexeur SN74154. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

5.1 Comparateur SN7485. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325.2 Mise en cascade (8 bits). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345.3 Mise en cascade (16 bits). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345.4 Comparaison de mots de 8 bits. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

6.1 Circuit SN7447. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366.2 Simulation du circuit SN7447. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376.3 Possibilités d’activation des segments. . . . . . . . . . . . . . . . . . . . . . . . . 38

7.1 Circuit SN74181. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

IV

8.1 Circuit 74125. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418.2 Schéma interne du circuit 74125. . . . . . . . . . . . . . . . . . . . . . . . . . . . 418.3 Circuit 74241. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

9.1 Circuit 74245. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

10.1 Bascule RS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4610.2 Bascule RST. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4610.3 Chronogramme de la bascule RS. . . . . . . . . . . . . . . . . . . . . . . . . . . . 4710.4 Circuit logique de la bascule RST. . . . . . . . . . . . . . . . . . . . . . . . . . . 48

11.1 Bacule E-D. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

12.1 Bascule D-LATCH. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

13.1 Circuit SN7474. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

14.1 Circuit SN7476. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5614.2 Compteur par 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5814.3 Compteur par 4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5814.4 Registre à décalage. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5914.5 Compteur par 5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5914.6 Compteur par 6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

15.1 7490. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6115.2 7492. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6115.3 7493. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6115.4 Circuit logique et table de sélection des modes. . . . . . . . . . . . . . . . . . . . 6215.5 Circuit logique du 7490 modulo 2. . . . . . . . . . . . . . . . . . . . . . . . . . . 6315.6 Table de vérité du 7490 modulo 2. . . . . . . . . . . . . . . . . . . . . . . . . . . 6315.7 Circuit logique du 7490 modulo 5. . . . . . . . . . . . . . . . . . . . . . . . . . . 6315.8 Table de vérité du 7490 modulo 5. . . . . . . . . . . . . . . . . . . . . . . . . . . 6315.9 Circuit logique du 7490 modulo 10 BCD. . . . . . . . . . . . . . . . . . . . . . . . 6415.10Table de vérité du 7490 modulo 10 BCD. . . . . . . . . . . . . . . . . . . . . . . 6415.11Circuit logique du 7490 modulo 10 biquinaire symétrique. . . . . . . . . . . . . . 6415.12Table de vérité du 7490 modulo 10 biquinaire symétrique. . . . . . . . . . . . . . 6415.13Circuit 7492. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6515.14Table de vérité du circuit modulo 2. . . . . . . . . . . . . . . . . . . . . . . . . . 6515.15Circuit logique du 7492 modulo 6. . . . . . . . . . . . . . . . . . . . . . . . . . . 6615.16Table de vérité du 7492 modulo 6. . . . . . . . . . . . . . . . . . . . . . . . . . . 6615.17Circuit logique du 7492 modulo 12 (2 puis 6). . . . . . . . . . . . . . . . . . . . . 6615.18Table de vérité du 7492 modulo 12 (2 puis 6). . . . . . . . . . . . . . . . . . . . . 6615.19Circuit logique du 7492 modulo 12 (6 puis 2). . . . . . . . . . . . . . . . . . . . . 6715.20Table de vérité du 7492 modulo 12 (6 puis 2). . . . . . . . . . . . . . . . . . . . . 6715.21Circuit 7493. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6715.22Table de vérité du 7493 modulo 2. . . . . . . . . . . . . . . . . . . . . . . . . . . 6815.23Circuit logique du 7493 modulo 8. . . . . . . . . . . . . . . . . . . . . . . . . . . 6815.24Table de vérité du 7493 modulo 8. . . . . . . . . . . . . . . . . . . . . . . . . . . 6815.25Circuit logique du 7493 modulo 16. . . . . . . . . . . . . . . . . . . . . . . . . . . 6915.26Table de vérité du 7493 modulo 16. . . . . . . . . . . . . . . . . . . . . . . . . . . 6915.27Compteur truqué en 7493. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6915.28Circuit du compteur truqué par 5. . . . . . . . . . . . . . . . . . . . . . . . . . . 7015.29Circuit du compteur truqué par 6. . . . . . . . . . . . . . . . . . . . . . . . . . . 70

15.30Circuit du compteur truqué par 11. . . . . . . . . . . . . . . . . . . . . . . . . . . 70

16.1 Circuit 74160. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7116.2 Circuit 74161. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7116.3 Circuit 74162. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7116.4 Circuit 74163. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7116.5 Circuit 74190. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7216.6 Circuit 74191. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7216.7 Circuit 74192. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7216.8 Circuit 74193. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7216.9 Circuits de la famille 7416x. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7416.10Mode de fonctionnement de la famille 7416x. . . . . . . . . . . . . . . . . . . . . 7416.11Mise en cascade du circuit 74160. . . . . . . . . . . . . . . . . . . . . . . . . . . . 7516.12Diagramme des états. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7516.13Circuits 74190 et 74191. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7616.14Modes de fonctionnement des circuits 74190 et 74191. . . . . . . . . . . . . . . . 7616.15Table de vérité RC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7716.16Diagramme des états des circuits 74190 et 74191. . . . . . . . . . . . . . . . . . . 7716.17Circuit logique intégré. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7716.18Table de sélection des modes de fonctionnement. . . . . . . . . . . . . . . . . . . 7816.19mise en cascade du 74192. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7816.20Diagrammes des états des circuits 74192 et 74193. . . . . . . . . . . . . . . . . . 79

17.1 Circuit 74164. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8117.2 Registre à décalage sur huit bits. . . . . . . . . . . . . . . . . . . . . . . . . . . . 8117.3 Circuit 74165. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8217.4 Circuit 7495. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8317.5 Circuit 74194. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8417.6 Circuit 74195. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

18.1 Circuit 74123. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

19.1 Circuit 74273. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8819.2 Circuit 74373. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

Liste des tableaux

1.1 Table de vérité de la porte AND. . . . . . . . . . . . . . . . . . . . . . . . . . . . 21.2 Table de vérité de la porte OR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31.3 Table de vérité de la porte NAND. . . . . . . . . . . . . . . . . . . . . . . . . . . 41.4 Table de vérité de la porte NOR. . . . . . . . . . . . . . . . . . . . . . . . . . . . 51.5 Table de vérité de la porte XOR. . . . . . . . . . . . . . . . . . . . . . . . . . . . 61.6 Table de vérité de la porte NXOR. . . . . . . . . . . . . . . . . . . . . . . . . . . 71.7 Table de vérité de la porte AND à trois entrées . . . . . . . . . . . . . . . . . . . 81.8 Table de vérité de la porte OR à trois entrées . . . . . . . . . . . . . . . . . . . . 91.9 Table de vérité de la porte NOR à trois entrées . . . . . . . . . . . . . . . . . . . 9

2.1 Table de vérité des schémas équivalents. . . . . . . . . . . . . . . . . . . . . . . . 132.2 Table de Karnaugh. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142.3 Table de vérité des schémas équivalents. . . . . . . . . . . . . . . . . . . . . . . . 152.4 Table de vérité du système. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172.5 Table de Karnaugh. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182.6 Table de vérité du schéma simplifié. . . . . . . . . . . . . . . . . . . . . . . . . . 192.7 Table de vérité du système. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202.8 Table de Karnaugh. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202.9 Table de vérité du schéma simplifié. . . . . . . . . . . . . . . . . . . . . . . . . . 21

3.1 Table de vérité du démultiplexeur SN7442. . . . . . . . . . . . . . . . . . . . . . . 243.2 Table de vérité du démultiplexeur SN7442. . . . . . . . . . . . . . . . . . . . . . . 25

4.1 Table de vérité du multiplexeur SN74151. . . . . . . . . . . . . . . . . . . . . . . 284.2 Table de vérité du multiplexeur SN74138. . . . . . . . . . . . . . . . . . . . . . . 294.3 Table de vérité du multiplexeur SN74154. . . . . . . . . . . . . . . . . . . . . . . 30

5.1 Table de vérité du multiplexeur SN74138. . . . . . . . . . . . . . . . . . . . . . . 33


7.1 Table de vérité du SN74181. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

8.1 Table de vérité du circuit 74125. . . . . . . . . . . . . . . . . . . . . . . . . . . . 418.2 Table de vérité finale du circuit 74125. . . . . . . . . . . . . . . . . . . . . . . . . 428.3 Table de vérité du circuit 74241. . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

9.1 Table de vérité du circuit 74245. . . . . . . . . . . . . . . . . . . . . . . . . . . . 44


11.1 Table de vérité de la bascule E-D. . . . . . . . . . . . . . . . . . . . . . . . . . . 50

12.1 Table de vérité de la bascule D-LATCH. . . . . . . . . . . . . . . . . . . . . . . 53

13.1 Table de vérité du circuit SN7474. . . . . . . . . . . . . . . . . . . . . . . . . . . 54

14.1 Table de vérité de la bascule JK-RS. . . . . . . . . . . . . . . . . . . . . . . . . . 57

VII

16.1 Table de vérité du 74160. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

17.1 Table de vérité du circuit 74164 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8217.2 Table de vérité du datasheet du circuit 74164 . . . . . . . . . . . . . . . . . . . . 8217.3 Table de vérité du circuit 74165. . . . . . . . . . . . . . . . . . . . . . . . . . . . 8317.4 Table de vérité du circuit 7495 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8317.5 Table de vérité du circuit 74194. . . . . . . . . . . . . . . . . . . . . . . . . . . . 8417.6 Table de vérité du registre 74195. . . . . . . . . . . . . . . . . . . . . . . . . . . 85

18.1 Table de vérité du multivibrateur 74123. . . . . . . . . . . . . . . . . . . . . . . . 87

19.1 Table de vérité du circuit 74273 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8919.2 Table de vérité réduite du circuit 74273 . . . . . . . . . . . . . . . . . . . . . . . 89

MANIPULATION 1

Etablissement des tables de vérité des opérateurs logiques élémentaires.

1.1 Description

Le but de cette première manipulation est de se familiariser avec les bases de l’électroniquenumérique avant d’étudier et de comparer certains composants plus complexes.

Celle-ci sera assez conséquente en volume et fort théorique. Les opérateurs logiques élémentairessuivants seront présentés :

– AND– OR– NAND– NOR– XOR (OU-EXCLUSIF)– NXOR (OU-COINCIDENCE)

Ces composants sont les composants de base de toute schématisation électronique.Leurs caractéristiques sont étudiées à travers les composants physiques représentés par des porteslogiques d’un circuit électronique ainsi que leur fonction logique illustrée par leur table de vérité.

1.2 Marche opérationnelle

Cette manipulation suit une structure qui présente le schéma électronique du composant debase grâce au logiciel de simulation. Premièrement, la simulation actionnera chaque composantavec deux entrées afin d’établir la table de vérité de chacun d’entre eux. En effet, deux entréessuffisent pour définir la fonction logique du composant et ainsi déterminer le « output » dece dernier. Ensuite, chaque schéma de l’opérateur correspondant sera modifié pour ne faireapparaître que des portes logiques NAND. Et enfin, nous construirons les portes élémentaires àtrois entrées uniquement avec des NAND.

1.2.1 Opérateurs logiques élémentaires

1.2.1.1 Porte AND

Afin d’établir la table de vérité de la porte logique AND 1 2 , le « circuit » 3 simulé (Figure1.1) est constitué d’un composant à deux entrées définissant la porte logique adéquate.

1. voir Manipulation_1/Screenshots/AND_**2. voir Manipulation_1/Simulations/AND.DSN3. le circuit électronique d’une porte logique élémentaire se réduit uniquement à ce composant lui-même.

1

MANIPULATION 1.

Figure 1.1 – Porte logique « AND ».

La table de vérité (Table 1.1) est déterminée en simulant la sortie pour chaque combinaisonde bits à l’entrée.

A B A ∗B

0 0 00 1 01 0 01 1 1

Table 1.1 – Table de vérité de la porte AND.

Nous pouvons remplacé une porte logique AND par un schéma équivalent (Figure 1.2)utilisant uniquement des portes NAND 4 5 6 à deux entrées. Par exemple en utilisant deuxportes logiques NAND adéquatement placées, on remarque par simulation que les deux tablesde vérité sont parfaitement identiques. On en déduit donc la propriété suivante :

a ∗ b = a ∗ b (1.1)

Figure 1.2 – Schéma équivalent au « AND ».

1.2.1.2 Porte OR

Pour établir la table de vérité de la porte logique OR 7 8 , le « circuit » simulé (Figure 1.3)est constitué d’un composant à deux entrées définissant la porte logique adéquate.

4. les portes NAND seront vue un peu plus loin dans le document5. voir Manipulation_1/Screenshots/AND_NAND_**6. voir Manipulation_1/Simulations/AND_NAND.DSN7. voir Manipulation_1/Screenshots/OR_**8. voir Manipulation_1/Simulations/OR.DSN

2

MANIPULATION 1.

Figure 1.3 – Porte logique « OR ».


A B A + B

0 0 00 1 11 0 11 1 1

Table 1.2 – Table de vérité de la porte OR.

Nous pouvons remplacé une porte logique OR par un schéma équivalent (Figure 1.4) uti-lisant uniquement des portes NAND 9 10 à deux entrées. Par exemple en utilisant trois porteslogiques NAND adéquatement placées, on remarque par simulation que les deux tables de véritésont parfaitement identiques. On en déduit donc la propriété suivante :

a ∗ a ∗ b ∗ b = a + b (1.2)

En effet, par le théorème de De Morgan, nous avons :

a ∗ a ∗ b ∗ b = a ∗ a + b ∗ b= a ∗ a + b ∗ b= a + b

Figure 1.4 – Schéma équivalent au « OR ».

9. voir Manipulation_1/Screenshots/OR_NAND_**10. voir Manipulation_1/Simulations/OR_NAND.DSN

3

MANIPULATION 1.

1.2.1.3 Porte NAND

Pour établir la table de vérité de la porte logique NAND 11 12 , le « circuit » simulé (Figure1.5) est constitué d’un composant à deux entrées définissant la porte logique adéquate.

Figure 1.5 – Porte logique « NAND ».


A B A ∗B

0 0 10 1 11 0 11 1 0

Table 1.3 – Table de vérité de la porte NAND.

Cette porte logique est la porte dite « universelle » puisqu’une association de ce type deporte peut remplacer n’importe quelle autre porte logique.

1.2.1.4 Porte NOR

Pour établir la table de vérité de la porte logique NOR 13 14 , le « circuit » simulé (Figure1.6) est constitué d’un composant à deux entrées définissant la porte logique adéquate.

Figure 1.6 – Porte logique « NOR ».


11. voir Manipulation_1/Screenshots/NAND_**12. voir Manipulation_1/Simulations/NAND.DSN13. voir Manipulation_1/Screenshots/NOR_**14. voir Manipulation_1/Simulations/NOR.DSN

4

MANIPULATION 1.

A B A + B

0 0 10 1 01 0 01 1 0

Table 1.4 – Table de vérité de la porte NOR.

Nous pouvons remplacé une porte logique NOR par un schéma équivalent (Figure 1.4)utilisant uniquement des portes NAND 15 16 à deux entrées. Par exemple en utilisant quatreportes logiques NAND adéquatement placées, on remarque par simulation que les deux tablesde vérité sont parfaitement identiques. On en déduit donc la propriété suivante :

a ∗ a ∗ b ∗ b ∗ a ∗ a ∗ b ∗ b = a + b (1.3)


a ∗ a ∗ b ∗ b ∗ a ∗ a ∗ b ∗ b = a ∗ a ∗ b ∗ b + a ∗ a ∗ b ∗ b= a ∗ a ∗ b ∗ b= a ∗ b= a + b

Figure 1.7 – Schéma équivalent au « NOR ».

1.2.1.5 Porte XOR

Pour établir la table de vérité de la porte logique XOR 17 18 , le « circuit » simulé (Figure1.8) est constitué d’un composant à deux entrées définissant la porte logique adéquate.

Figure 1.8 – Porte logique « XOR ».15. voir Manipulation_1/Screenshots/NOR_NAND_**16. voir Manipulation_1/Simulations/NOR_NAND.DSN17. voir Manipulation_1/Screenshots/XOR_**18. voir Manipulation_1/Simulations/XOR.DSN

5

MANIPULATION 1.


A B A⊕B

0 0 00 1 11 0 11 1 0

Table 1.5 – Table de vérité de la porte XOR.

Nous pouvons remplacé une porte logique XOR par un schéma équivalent (Figure 1.4)utilisant uniquement des portes NAND 19 20 à deux entrées. Par exemple en utilisant quatreportes logiques NAND adéquatement placées, on remarque par simulation que les deux tablesde vérité sont parfaitement identiques. On en déduit donc la propriété suivante :

a ∗ a ∗ b ∗ a ∗ b ∗ b = a⊕ b (1.4)


a ∗ a ∗ b ∗ a ∗ b ∗ b = a ∗ a ∗ b + a ∗ b ∗ b= a ∗ b ∗ (a + b)=

(a + b

)∗ (a + b)

= a ∗ a︸︷︷︸0

+ a ∗ b + a ∗ b + b ∗ b︸︷︷︸0

= a ∗ b + a ∗ b= a⊕ b

Figure 1.9 – Schéma équivalent au « XOR ».

1.2.1.6 Porte NXOR

Pour établir la table de vérité de la porte logique NXOR 21 22 , le « circuit » simulé (Figure1.10) est constitué d’un composant à deux entrées définissant la porte logique adéquate.

19. voir Manipulation_1/Screenshots/NOR_NAND_**20. voir Manipulation_1/Simulations/NOR_NAND.DSN21. voir Manipulation_1/Screenshots/NXOR_**22. voir Manipulation_1/Simulations/NXOR.DSN

6

MANIPULATION 1.

Figure 1.10 – Porte logique « NXOR ».


A B A⊕B

0 0 10 1 01 0 01 1 1

Table 1.6 – Table de vérité de la porte NXOR.

Nous pouvons remplacé une porte logique NXOR par un schéma équivalent (Figure 1.4)utilisant uniquement des portes NAND 23 24 à deux entrées. Par exemple en utilisant quatreportes logiques NAND adéquatement placées, on remarque par simulation que les deux tablesde vérité sont parfaitement identiques.

La vérification mathématique a été omise pour des questions de lourdeur des équations. Parcontre, nous pouvons constater qu’en comparant le schéma de la figure (1.11) avec celui de lafigure (1.9), un seul composant NAND varie.

Figure 1.11 – Schéma équivalent au « NXOR ».

1.2.2 Réalisation de fonctions logiques pour trois variables indépendantes au moyen de portesNAND à deux entrées

Dans cette section, les fonctions logiques AND, OR, et NOR à trois entrées indépendantessont réalisées uniquement à l’aide de portes NAND à deux entrées.

23. voir Manipulation_1/Screenshots/NXOR_NAND_**24. voir Manipulation_1/Simulations/NXOR_NAND.DSN

7

MANIPULATION 1.

1.2.2.1 AND

La porte logique AND à trois entrées (A, B, et C) peut être substituée par le schéma logique 25

ci-dessous (Figure 1.12).

Figure 1.12 – Schéma équivalent au AND à trois entrées.

La table de vérité (Table 1.7) est donnée par le tableau suivant :

A B C A ∗B ∗ C

0 0 0 00 0 1 00 1 0 00 1 1 01 0 0 01 0 1 01 1 0 01 1 1 1

Table 1.7 – Table de vérité de la porte AND à trois entrées .

1.2.2.2 OR

La porte logique OR à trois entrées (A, B, et C) peut être substituée par le schéma logique 26


Figure 1.13 – Schéma équivalent au OR à trois entrées.


25. voir Manipulation_1/Simulations/AND_3.DSN26. voir Manipulation_1/Simulations/OR_3.DSN

8

MANIPULATION 1.

A B C A + B + C

0 0 0 00 0 1 10 1 0 10 1 1 11 0 0 11 0 1 11 1 0 11 1 1 1

Table 1.8 – Table de vérité de la porte OR à trois entrées .

1.2.2.3 NOR

La porte logique NOR à trois entrées (A, B, et C) peut être substituée par le schéma logique 27


Figure 1.14 – Schéma équivalent au NOR à trois entrées.


A B C A + B + C

0 0 0 10 0 1 00 1 0 00 1 1 01 0 0 01 0 1 01 1 0 01 1 1 0

Table 1.9 – Table de vérité de la porte NOR à trois entrées .

1.3 ConclusionsÀ la fin de cette première manipulation de laboratoire, nous pouvons conclure que deux

entrées suffisent pour déterminer la table de vérité d’un opérateur logique. Nous avons aussi vu

27. voir Manipulation_1/Simulations/NOR_3.DSN

9

MANIPULATION 1.

qu’une porte logique peut avoir un nombre d’entrées situé entre deux et n entrées. Si les com-posants sont limités à deux entrées, il faut les placer en cascade afin de simuler un composantunique à plusieurs entrées.

De plus, nous avons vu que toute porte logique peut être remplacée par un ensemble de portesNAND qui est la porte universelle. On a besoin ainsi d’un seul composant avec lequel on peutschématiser n’importe quelle fonction logique. Par exemple, on peut remplacer n’importe quelleporte logique par des portes NAND ou NOR. Cela permet d’éviter d’acheter de nouvelles piècespour réaliser un circuit si on est en possession de portes de ce type en stock.

Finalement, nous avons pu mettre en évidence certaines propriétés comme par exemple la doublecomplémentation exprimée comme ceci :

A = A

10

MANIPULATION 2

Etablissement et minimisation d’équations logiques de circuits.

2.1 DescriptionLe but de cette seconde manipulation est d’être capable d’écrire l’équation logique d’un

schéma électrique et de la minimiser au maximum afin d’établir un nouveau schéma simplifié.Ensuite, le schéma réduit peut être construit sur base de portes NAND à deux entrées.

Après chaque simplification, on vérifiera expérimentalement les montages afin d’assurer la cor-rélation de ceux-ci.

Cette manipulation sera aussi l’occasion de modifier le comportement d’un système combinatoireà l’aide de variables de commandes et aussi de créer une fonction logique qui permet de testerla divisibilité d’un nombre par un autre.

2.2 Marche opérationnelleCe laboratoire est divisé en quatre questions. Les deux premières questions consistent à

chercher et simplifier des équations logiques à partir d’un schéma électronique. Les deux dernièresquestions consistent, quant à elles, à réaliser un montage électronique ou une table de vérité ayantpour rôle, la réalisation de l’effet souhaité.

2.2.1 Question 1 - Equation logique et simplification

On nous demande de trouver l’équation logique du schéma 1 ci-dessous (Figure 2.1) :

Figure 2.1 – Schéma logique.

L’équation logique du schéma est donnée par :

a ∗ b + c (2.1)

Il est important de noter que cette équation est l’équation explicite reflétant la structure tellequ’elle est représentée sur le schéma. On peut cependant simplifier cette équation au maximum

1. voir Manipulation_2/Simulations/2_1.DSN

11

MANIPULATION 2.

afin d’alléger le schéma et ainsi établir un nouveau schéma plus simple.

En appliquant le théorème de De Morgan, nous avons :

a ∗ b + c = a ∗ b ∗ c= a ∗ b ∗ c

Par conséquent, l’équation logique du schéma équivalent simplifié est donnée par :

a ∗ b ∗ c (2.2)

La schématisation 2 (Figure 2.2) de cette équation fait intervenir une porte logique AND àtrois entrées.

Figure 2.2 – Schéma logique équivalent avec un AND à trois entrées.

Mais on peut aussi la schématiser 3 avec deux portes AND à deux entrées placées en cascade(Figure 2.3).

Figure 2.3 – Schéma logique équivalent avec une cascade de AND à deux entrées.

On peut établir le schéma équivalent simplifié 4 sur base de portes NAND à deux entrées(Figure 2.5) puisqu’une porte AND peut être remplacée par deux portes NAND en séries(Figure 2.4(a)) et qu’une porte inverseuse (NOT) peut être remplacée par une porte NAND(Figure 2.4(b)).

2. voir Manipulation_2/Simulations/2_1_EQUIV.DSN3. voir Manipulation_2/Simulations/2_1_EQUIV_2.DSN4. voir Manipulation_2/Simulations/2_1_NAND.DSN

12

MANIPULATION 2.

(a) Equivalence AND-NAND (b) Equivalence NOT-NAND

Figure 2.4 – Equivalences des opérateurs.

Figure 2.5 – Schéma logique équivalent en portes NAND.

Par simulation, on obtient des tables de vérité (Table 2.1) identiques pour chacun de cesmontages.

A B C Fig2.1 Fig2.2 Fig2.3 Fig2.50 0 0 0 0 0 00 0 1 0 0 0 00 1 0 1 1 1 10 1 1 0 0 0 01 0 0 0 0 0 01 0 1 0 0 0 01 1 0 0 0 0 01 1 1 0 0 0 0

Table 2.1 – Table de vérité des schémas équivalents.

Nous constatons donc, sur cette table, que la sortie de chaque schéma est identique pour desentrées particulières qui englobe toutes les combinaisons possibles. On peut alors affirmer queces circuits sont semblables ou équivalents.

2.2.2 Question 2 - Recherche et minimisation de fonctions logiques

À partir des deux schémas, pour chacun d’entre eux, il est demandé de trouver l’équationlogique et de minimiser celle-ci.

2.2.2.1 Schéma 1

Le premier schéma (Figure 2.6) est disponible dans le fichier correspondant 5 .

5. voir Manipulation_2/Simulations/2_2_1.DSN

13

MANIPULATION 2.

Figure 2.6 – Schéma no 1.

L’équation logique brute est donnée par :

a ∗ b ∗ b ∗ c (2.3)

Nous pouvons la simplifier par le théorème de De Morgan : 6

a ∗ b ∗ b ∗ c = a ∗ b + b + c= a ∗ b + b + c= a ∗ b + b ∗ 1 + c= a ∗ b + b ∗ (a + a) + c= a ∗ b + a ∗ b + a ∗ b + c= ab(c + c) + ab(c + c) + ab(c + c) + (a + a)(b + b)c= abc + abc + abc + abc + abc + abc + abc + abc + abc + abc= abc + abc + abc + abc + abc + abc + abc

En utilisant la table de Karnaugh (Table 2.2), nous avons :

HHHHHHCAB 00 01 11 10

0 1 1 0 11 1 1 1 1

Table 2.2 – Table de Karnaugh.

Par groupements dans la table de Karnaugh, il nous reste finalement l’expression :

a + b + c (2.4)

Le schéma équivalent simplifié (Figure 2.7) est constitué d’une porte OR à trois entrées dontdeux sont inverseuses et est disponible dans le fichier correspondant 7 .

6. les symboles ’*’ de la multiplication ont été omis pour des raisons de clarté à partir de la sixième ligne.7. voir Manipulation_2/Simulations/2_2_1_EQUIV.DSN

14

MANIPULATION 2.

Figure 2.7 – Schéma simplifié équivalent au schéma no 1.

Nous constatons, par la table de vérité (Table 2.3) de ces deux schémas obtenue par simu-lation, que ces derniers sont effectivement équivalents puisqu’ils présentent les mêmes résultats.

A B C Fig2.6 Fig2.70 0 0 1 10 0 1 1 10 1 0 1 10 1 1 1 11 0 0 1 11 0 1 1 11 1 0 0 01 1 1 1 1

Table 2.3 – Table de vérité des schémas équivalents.

2.2.2.2 Schéma 2

Le second schéma (Figure 2.8) est disponible dans le fichier correspondant 8 .

Figure 2.8 – Schéma no 2.

L’équation logique brute est donnée par :(a ∗ b

)∗[(

a ∗ b)∗(a ∗ b

)]∗(a ∗ b

)(2.5)


15

MANIPULATION 2.

Nous pouvons la simplifier par le théorème de De Morgan :

(a ∗ b

)∗[(

a ∗ b)∗(a ∗ b

)]∗(a ∗ b

)= a ∗ b + a ∗ b ∗ a ∗ b + a ∗ b

= a ∗ b + a ∗ b + a ∗ b + a ∗ b

= a ∗ b + a ∗ b + a ∗ b

= a ∗ b + a + b + a ∗ b= a ∗ b + a + b + a ∗ b

= a ∗(b + b

)︸︷︷︸

1

+ a + b

= a + a + b= a + b

Ce qui nous donne un schéma très simple (Figure 2.9) constitué d’une seule porte OR à deuxentrées dont l’une est inverseuse :

Figure 2.9 – Schéma simplifié équivalent au schéma no 2.

2.2.3 Question 3 - Modification du comportement d’un système combinatoire

On souhaite ici modifier le comportement d’un système combinatoire 9 à deux variablesd’entrée A et B à l’aide de deux variables C et D dites de « commande ».

Chaque combinaison logique de ces deux variables de commande permet le choix de l’une desfonctions suivantes :

• AND : F = a ∗ b• OR : F = a + b

• NAND : F = a ∗ b• NOR : F = a + b

Le circuit logique (Figure 2.10) peut être réalisé via un multiplexeur constitué de portes ANDet de portes OR et où chaque entrée est une des fonctions faisant intervenir A et B.


16

MANIPULATION 2.

Figure 2.10 – Circuit logique.

Nous pouvons établir la table de vérité (Table 2.4) du système par simulation.

A B C D F S

0 0 0 0 A ∗B 00 1 0 0 A ∗B 01 0 0 0 A ∗B 01 1 0 0 A ∗B 10 0 0 1 A + B 00 1 0 1 A + B 11 0 0 1 A + B 11 1 0 1 A + B 10 0 1 0 A ∗B 10 1 1 0 A ∗B 11 0 1 0 A ∗B 11 1 1 0 A ∗B 00 0 1 1 A + B 10 1 1 1 A + B 01 0 1 1 A + B 01 1 1 1 A + B 0

Table 2.4 – Table de vérité du système.

L’équation logique explicite du circuit est donnée par :

F = a ∗ b ∗ c ∗ d + (a + b) ∗ c ∗ d + (a ∗ b) ∗ c ∗ d + (a + b) ∗ c ∗ d (2.6)

17

MANIPULATION 2.

Cette équation doit être écrite d’une autre manière afin d’utiliser le principe de Karnaugh :

F = a b c d + a c d + b c d +(a + b

)c d + a b c d

= a b c d + a b c d + a b c d + a b c d + a b c d + a c d + b c d + a b c d= a b c d + a b c d + a b c d + a b c d + a b c d + a b c d + a b c d + a b c d + a b c d + a b c d= a b c d + a b c d + a b c d + a b c d + a b c d + a b c d + a b c d + a b c d

Grâce à la table de Karnaugh 10 (Table 2.5), nous pouvons réduire l’expression logique et ainsisimplifier le circuit électronique.

PPPPPPPPPABCD 00 01 11 10

00 0 0 1 101 0 1 0 111 1 1 0 010 0 1 0 1


De la table de Karnaugh, nous obtenons l’équation simplifiée :

a.b.c + a.b.c + a.c.d + b.c.d + b.c.d + a.c.d (2.7)

Le circuit simplifié 11 (Figure 2.11) est le schéma réalisé à partir de l’équation logique simplifiée.

Figure 2.11 – Schéma équivalent simplifié.

10. la table de Karnaugh peut être directement déduite de la table de vérité.11. voir Manipulation_2/Simulations/2_3_EQUIV.DSN

18

MANIPULATION 2.

Ce schéma équivalent nous donne bien la même table de vérité (Table 2.6) que le schémade base.

A B C D S

0 0 0 0 00 1 0 0 01 0 0 0 01 1 0 0 10 0 0 1 00 1 0 1 11 0 0 1 11 1 0 1 10 0 1 0 10 1 1 0 11 0 1 0 11 1 1 0 00 0 1 1 10 1 1 1 01 0 1 1 01 1 1 1 0

Table 2.6 – Table de vérité du schéma simplifié.

On constate que les deux tables de vérité sont exactement identiques, on peut dès lors affirmerque les deux schémas sont équivalents et que le processus de simplification par la méthode deKarnaugh a été réussi.

2.2.4 Question 4 - Création d’une fonction de test de division

On va créer une fonction logique de quatre variables A, B, C, et D de manière à obtenir un’1’ logique en sortie lorsque la valeur décimale représentée par les variables d’entrée est divisiblepar 4 ou 5 et un ’0’ logique dans tous les autres cas.

La table de vérité (Table 2.7) de la fonction est déterminée par la conversion décimaledu mot binaire construit par les entrées A, B, C, et D et l’étude de la divisibilité du nombredécimale obtenu par 4 ou 5.

19

MANIPULATION 2.

A B C D Dec. S

0 0 0 0 0 10 0 0 1 1 00 0 1 0 2 00 0 1 1 3 00 1 0 0 4 10 1 0 1 5 10 1 1 0 6 00 1 1 1 7 01 0 0 0 8 11 0 0 1 9 01 0 1 0 10 11 0 1 1 11 01 1 0 0 12 11 1 0 1 13 01 1 1 0 14 01 1 1 1 15 1

Table 2.7 – Table de vérité du système.

On trouve l’expression de l’équation logique à partir de la table de vérité en ne tenant compteuniquement des entrées dont la sortie vaut ’1’. L’expression sera constituée de la somme de tousles nombres divisibles par 4 ou 5 :

a.b.c.d︸︷︷︸0

+ a.b.c.d︸︷︷︸4

+ a.b.c.d︸︷︷︸5

+ a.b.c.d︸︷︷︸8

+ a.b.c.d︸︷︷︸10

+ a.b.c.d︸︷︷︸12

+ a.b.c.d︸︷︷︸15

Grâce à la table de Karnaugh (Table 2.8), nous pouvons réduire l’expression logique dusystème et ainsi simplifier le circuit électronique.

PPPPPPPPPABCD 00 01 11 10

00 1 0 0 001 1 1 0 011 1 0 1 010 1 0 0 1


L’expression simplifiée obtenue par la table de Karnaugh est donnée par :

c.d + a.b.c + a.b.c.d + a.b.d (2.8)

Le schéma simplifié (Figure 2.12) du système est le suivant :

20

MANIPULATION 2.

Figure 2.12 – Schéma simplifié.

Il faut vérifier expérimentatement par simulation 12 si la table de vérité (Table 2.9) cor-respond avec celle du système (Table 2.7).

A B C D S

0 0 0 0 10 0 0 1 00 0 1 0 00 0 1 1 00 1 0 0 10 1 0 1 10 1 1 0 00 1 1 1 01 0 0 0 11 0 0 1 01 0 1 0 11 0 1 1 01 1 0 0 11 1 0 1 01 1 1 0 01 1 1 1 1

Table 2.9 – Table de vérité du schéma simplifié.

Les deux tables correspondent, par conséquent le schéma est admis pour représenter cesystème.


21

MANIPULATION 2.

2.3 ConclusionsCette seconde manipulation nous a démontré que les tables de vérité de deux schémas équi-

valents sont, elles aussi, équivalentes. C’est-à dire que les résultats en sortie des circuits sont lesmêmes pour des entrées identiques.

Des schémas équivalent produisent le même effet pour une même sollicitation, cela signifie quel’on peut les substituer l’un par l’autre à tout moment. Il en découle l’importance de la mini-misation du système via la simplification des expressions logiques afin de remplacer en schémacomplexe en un schéma simplifié de taille relativement réduite par rapport au premier.

Un schéma comportant moins de portes logiques coûtera souvent moins cher. En effet, il estnécessaire d’acheter des composants pour réaliser un circuit, donc moins on a besoin d’acheterde composants, plus on économisera.Par contre, si on est en possession d’un stock de composants comme c’est souvent le cas enentreprise, il sera parfois préférable d’utiliser les composants à notre disposition même si on enutilise plus pour réaliser le circuit.

22

MANIPULATION 3

Etude du circuit démultiplexeur SN7442.

3.1 Description

Dans cette manipulation, nous allons étudier le circuit démultiplexeur nommé « SN7442 »(Figure 3.1) qui est un décodeur BCD 1 vers décimal.

Il est constitué de quatorze pattes dont quatre pattes d’entrées A, B, C, et D et dix pattesde sortie numérotée de 0 à 9.

Son but est de séparer les bits de données venant d’une même ligne sur plusieurs ligne sé-parées.

Figure 3.1 – Démultiplexeur SN7442.


Afin de comprendre l’utilité du circuit intégré, il est bon de connaître sa table de véritéobtenue par simulation. Nous allons ensuite étudier la possibilité de réaliser un démultiplexeurà de nombreuses voies à l’aide de ce type de circuit intégré.

3.2.1 Table de vérité

Nous obtenons la table de vérité (Table 3.1) du SN7442 par simulation 2 en testant toutesles combinaisons possibles des bits à l’entrée. Il faut savoir que le nombre binaire est écrit sur

1. « Binary Coded Decimal »2. voir Manipulation_3/Simulations/3_1.DSN

23

MANIPULATION 3.

quatre bits A, B, C, et D dont A est le bit de poids faible (LSB) et D le bits de poids fort(MSB).

no D C B A 0 1 2 3 4 5 6 7 8 90 0 0 0 0 0 1 1 1 1 1 1 1 1 11 0 0 0 1 1 0 1 1 1 1 1 1 1 12 0 0 1 0 1 1 0 1 1 1 1 1 1 13 0 0 1 1 1 1 1 0 1 1 1 1 1 14 0 1 0 0 1 1 1 1 0 1 1 1 1 15 0 1 0 1 1 1 1 1 1 0 1 1 1 16 0 1 1 0 1 1 1 1 1 1 0 1 1 17 0 1 1 1 1 1 1 1 1 1 1 0 1 18 1 0 0 0 1 1 1 1 1 1 1 1 0 19 1 0 0 1 1 1 1 1 1 1 1 1 1 010 1 0 1 0 1 1 1 1 1 1 1 1 1 111 1 0 1 1 1 1 1 1 1 1 1 1 1 112 1 1 0 0 1 1 1 1 1 1 1 1 1 113 1 1 0 1 1 1 1 1 1 1 1 1 1 114 1 1 1 0 1 1 1 1 1 1 1 1 1 115 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Table 3.1 – Table de vérité du démultiplexeur SN7442.

Tout d’abord, nous pouvons constater que puisqu’il y a des inverseurs sur chaque sortie,l’état ’0’ détermine le décimal correspondant au binaire.

De plus, si on applique une valeur binaire supérieure à neuf en entrée, alors les sorties de cedémultiplexeur deviennent toutes invalides. En effet il n’y a que dix sorties, donc dix nombresdécimaux représentables malgré le fait qu’on puisse introduire une valeur décimale compriseentre 0 et 15 en entrée.

3.2.2 Réalisation d’un démultiplexeur 16 voies à l’aide du SN7442

Nous allons étudier la possibilité de réaliser un démultiplexeur 16 voies 3 (Figure 3.2) àl’aide de ce type de circuit intégré.

Si on observe la table de vérité du circuit, on remarque une similitude entre les combinaisonsinvalides qu’il faudrait réaliser si l’on désirait décoder les combinaisons des nombres décimauxallant de 10 à 15 et les combinaisons sélectionnées (2 à 7). En effet, on constate qu’il suffit deplacer un inverseur (porte NOT) sur le bit D de poids de Hamming le plus fort afin de trouverles combinaisons identiques.


24

MANIPULATION 3.

Figure 3.2 – Démultiplexeur 16 voies.

On observe alors que le deuxième circuit permet de décoder les combinaisons de 10 à 15.Notons que ce sont les sorties de poids 2 à 7 qui doivent être considérées. Il suffira donc d’entenir compte lors de la réalisation d’un circuit.

En simulant ce montage, nous obtenons la table de vérité (Table 3.2) suivante :

no D C B A 0 1 2 3 4 5 6 7 8 9 0 1 2 3 4 5 6 7 8 90 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 11 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 02 0 0 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 13 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 14 0 1 0 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 15 0 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 16 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 17 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 18 1 0 0 0 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 19 1 0 0 1 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 110 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 111 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 112 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 113 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 114 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 115 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1

Table 3.2 – Table de vérité du démultiplexeur SN7442.

3.3 Conclusions

Un démultiplexeur route donc le signal présent sur son entrée unique vers une de ces 2n

sorties via n entrées de commande. De plus, nous avons pu remarquer qu’un décodeur est unsystème combinatoire qui convertit un code (binaire, BCD, ou hexa) de n bits présent sur sonentrée en une unique sortie active au niveau bas parmis les m bits de sortie et représentant

25

MANIPULATION 3.

sa valeur numérique. On utilise le même composant que pour réaliser un démultiplexeur. Lessorties ainsi que l’entrée enable sont actives bas.

Nous pouvons conclure que le démultiplexeur SN7442 permet de décoder un nombre binaireen un nombre décimal. Malheureusement, il ne peut décoder que des nombres inférieurs à neufpuisqu’il n’a que dix sorties numérotées de 0 à 9.

Cependant il est possible d’agrandir cette plage de valeurs à l’aide d’un second démultiplexeuradéquatement placé.

26

MANIPULATION 4

Etude des circuits multiplexeur SN74151, SN74138, et SN74154.

4.1 Description

Nous allons étudier par simulation plusieurs circuits multiplexeurs dont le SN74151 (Figure4.1), le SN74138 (Figure 4.2), et le SN74154 (Figure 4.3) afin de comprendre leur fonction-nement et leur utilité.


Cette manipulation est construite sur une structure qui étudie chacun de ces composantsindividuellement. Lors de ces études, la table de vérité sera essentiellement étudiée après unebrève description du composant en termes de nombre d’entrées et de sortie et son principalobjectif. Il s’en suivra quelques remarques.

4.2.1 Etude du circuit multiplexeur SN74151

Le multiplexeur SN74151 1 (Figure 4.1) est un circuit multiplexeur 8 voies. Les entrées deX0 à X7 sont les entrées du multiplexeur. Les entrées A, B, et C sont des entrées de sélectionqui permettent de sélectionner l’entrée du mutiplexeur correspondante. L’entrée E est l’entréede validation, il est nécessaire qu’elle soit maintenue au niveau bas pour que le circuit soit actif.Dans le cas inverse, la sortie Y est à l’état bas et Y à l’état haut.

Figure 4.1 – Multiplexeur SN74151.

1. voir Manipulation_4/Simulations/4_1_SN74151.DSN

27

MANIPULATION 4.

4.2.1.1 Table de vérité

La table de vérité (Table 4.1) du SN74151 a été obtenue en testant chaque combinaison debits à l’entrée et en récoltant les résultats des bits en sortie 2 .

E E C B A X0 X1 X2 X3 X4 X5 X6 X7 Y Y

0 1 0 0 0 0 − − − − − − − 1 00 1 0 0 0 1 − − − − − − − 0 10 1 0 0 1 − 0 − − − − − − 1 00 1 0 0 1 − 1 − − − − − − 0 10 1 0 1 0 − − 0 − − − − − 1 00 1 0 1 0 − − 1 − − − − − 0 10 1 0 1 1 − − − 0 − − − − 1 00 1 0 1 1 − − − 1 − − − − 0 10 1 1 0 0 − − − − 0 − − − 1 00 1 1 0 0 − − − − 1 − − − 0 10 1 1 0 1 − − − − − 0 − − 1 00 1 1 0 1 − − − − − 1 − − 0 10 1 1 1 0 − − − − − − 0 − 1 00 1 1 1 0 − − − − − − 1 − 0 10 1 1 1 1 − − − − − − − 0 1 00 1 1 1 1 − − − − − − − 1 0 11 0 − − − − − − − − − − − 1 0

Table 4.1 – Table de vérité du multiplexeur SN74151.

4.2.1.2 Remarques

On remarque que la valeur décimale n donnée par le binaire ABCE active le bit d’entréen − 1. Par conséquent, un seul bit d’entrée est actif et les autres peuvent aussi bien être auniveau bas ou niveau haut, la sortie ne sera pas affectée.

On constate donc que l’entrée de poids correspondant à la valeur binaire imposée par les entréesde sélection A, B, et C est aiguillée vers la sortie Y présentant la valeur complémentée de Y .Ceci se fait à condition que l’entrée de validation E soit activée (niveau bas).


Le multiplexeur SN74138 3 (Figure 4.2) est un décodeur/démultiplexeur 3 :8. Les entréesA, B, et C sont les entrées du décodeur tandis que les entrées E1, E2, et E3 sont les entrées devalidation.

2. voir Manipulation_4/Simulations/4_1_SN74151.DSN3. voir Manipulation_4/Simulations/4_2_SN74138.DSN

28

MANIPULATION 4.



La table de vérité (Table 4.1) du SN74138 est obtenue en testant chaque combinaison 4 debits à l’entrée et en récoltant les résultats des bits en sortie tout comme le composant précédent.

E1 E2 E3 E1 E2 E3 C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7− − 1 − − 0 − − − 1 1 1 1 1 1 1 1− 1 − − 0 − − − − 1 1 1 1 1 1 1 10 − − 0 − − − − − 1 1 1 1 1 1 1 11 0 0 1 1 1 0 0 0 0 1 1 1 1 1 1 11 0 0 1 1 1 1 0 0 1 0 1 1 1 1 1 11 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 11 0 0 1 1 1 1 1 0 1 1 1 0 1 1 1 11 0 0 1 1 1 0 0 1 1 1 1 1 0 1 1 11 0 0 1 1 1 1 0 1 1 1 1 1 1 0 1 11 0 0 1 1 1 0 1 1 1 1 1 1 1 1 0 11 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0


4.2.2.2 Remarques

À l’inverse du multiplexeur, le 74138 est un démultiplexeur trois voies vers huit voies. Ce quisignifie que la sortie de poids correspondant à la valeur binaire introduite sur les entrées A, B,et C est activée (sorties actives bas). Ce fonctionnement est soumis à la condition que la porteAND qui comporte les entrées E1, E2, et E3 doit être validée.


Le multiplexeur SN74154 5 (Figure 4.3) est un décodeur/démultiplexeur 4 :16. Les entréesA, B, C, et D sont les entrées du décodeur tandis que les entrées E1 et E2 sont les entrées devalidation câblées sur une porte AND négative.

4. voir Manipulation_4/Simulations/4_2_SN74138.DSN5. voir Manipulation_4/Simulations/4_3_SN74154.DSN

29

MANIPULATION 4.



La table de vérité (Table 4.1) du SN74138 est obtenue en testant chaque combinaison 6 debits à l’entrée et en récoltant les résultats des bits en sortie tout comme les deux composantsprécédents.

E1 E2 D C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y150 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 10 0 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 10 0 0 0 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 10 0 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 10 0 0 1 0 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 10 0 0 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 10 0 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 10 0 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 10 0 1 0 0 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 10 0 1 0 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 10 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 10 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 10 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 10 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 10 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 10 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 00 1 − − − − 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 11 0 − − − − 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 11 1 − − − − 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1


4.2.3.2 Remarques

Le circuit 74154 est un décodeur quatre voies vers seize voies de la même manière que le74138. Les entrées de validation E1 et E2 doivent être activées.

6. voir Manipulation_4/Simulations/4_3_SN74154.DSN

30

MANIPULATION 4.

4.3 ConclusionsNous pouvons conclure que le multiplexeur est un sélecteur qui achemine plusieurs données

d’entrées Di sur une seule ligne commune de sortie Y . Il permet de sélectionner en sortie, une deces 2n entrées grâce à n entrées de sélection Si (commandes). Pour un multiplexeur à x entréesde données, il y aura n = log2(x) entrées de sélection.

31

MANIPULATION 5

Etude du circuit comparateur SN7485.

5.1 DescriptionLe circuit intégré SN7485 (Figure 5.1) est un circuit qui permet de comparer deux mots

binaires A et B. C’est donc un comparateur logique qui est soumis à deux mots de quatre bits enentrée. Par conséquent, il est capable de tirer une liaion de supériorité, d’infériorité, ou encored’égalité entre ces deux mots.

Figure 5.1 – Comparateur SN7485.

Tout d’abord, les entrées se situent à gauche ducomposant et les sorties à droites de ce dernier.

Les entrées sont :– les entrées de comparaison A0, A1, A2, et A3qui représentent les bits du mot binaire A.

– les entrées de comparaison B0, B1, B2, et B3qui représentent les bits du mot binaire B.

– les entrées de propagation A < B, A = B, etA > B qui permettent de définir la réponsede comparaison de quatres autres bits moinssignifiants de ces deux mots obtenus par unautre comparateur mis en cascade.

Les sorties sont les sorties QA<B, QA=B, etQA>B indiquant la réponse à la comparaison desdeux binaires. En effet, les sorties s’activent se-lon leur condition respective.

5.2 Marche opérationnelleNous allons étudier son fonctionnement en construisant tout d’abord sa table de vérité par

simulation des bits en entrée. Ensuite, nous exploiterons la possibilité de mettre « en cascade »plusieurs composants du même type afin d’augmenter le nombre de bits comparables (8 et 16bits). Il sera dès lors intéressant de mesurer le temps nécessaire à la comparaison, surtout lorsquele nombre de bits varie.


Nous obtenons la table de vérité (Table 5.1) par simulation 1 de chaque combinaison debits en entrées.

La simulation nous montre que si on place en entrée de ce circuit un nombre binaire A va-lant plus grand qu’un nombre binaire B, la sortie A > B du circuit s’active indépendemment


32

MANIPULATION 5.

des bits d’entrée de propagation. Par conséquent, cela implique bien que ces bits de propagationreprésentent des bits poids moins significatifs que les bits étudiés en entrée.

Nous remarquons que les entrées de mise en cascade du circuit ont leur importance lorsquetoutes les paires de bits sont constituées de bits égaux. En effet, si tous les bits de poids fortsont égaux entre les deux mots, seuls les bits de poids faibles peuvent encore continuer la com-paraison des deux mots. Cependant, cela nécessite une mise en cascade, on ne sait donc rienconclure dans le cas où les deux nombres sont égaux pour un comparateur quatre bits sans unemise en cascade.

Entrées de comparaison Entrées de propagation SortiesA3/B3 A2/B2 A1/B1 A0/B0 IA>B IA<B IA=B QA>B QA<B QA=B

A3 > B3 − − − − − − 1 0 0A3 < B3 − − − − − − 0 1 0A3 = B3 A2 > B2 − − − − − 1 0 0A3 = B3 A2 < B2 − − − − − 0 1 0A3 = B3 A2 = B2 A1 > B1 − − − − 1 0 0A3 = B3 A2 = B2 A1 < B1 − − − − 0 1 0A3 = B3 A2 = B2 A1 = B1 A0 > B0 − − − 1 0 0A3 = B3 A2 = B2 A1 = B1 A0 < B0 − − − 0 1 0A3 = B3 A2 = B2 A1 = B1 A0 = B0 1 0 0 1 0 0A3 = B3 A2 = B2 A1 = B1 A0 = B0 0 1 0 0 1 0A3 = B3 A2 = B2 A1 = B1 A0 = B0 − − 1 0 0 1A3 = B3 A2 = B2 A1 = B1 A0 = B0 1 1 0 0 0 0A3 = B3 A2 = B2 A1 = B1 A0 = B0 0 0 0 1 1 0


5.2.2 Mise en cascade

Il est possible et parfois nécessaire de mettre en cascade ce type de circuit afin de permettrela possibilité de comparer plusieurs bits pour un meilleur résultat en dépend du temps destraitements de comparaison. Nous pourrons dès lors comparer des mots de huit bits (Figure5.2) en mettant deux circuits en série 2 ou encore des mots de seize bits (Figure 5.3) enmettant, cette fois-ci, quatre circuits en série 3 .

2. voir Manipulation_5/Simulations/5_8.DSN3. voir Manipulation_5/Simulations/5_16.DSN

33

MANIPULATION 5.

Figure 5.2 – Mise en cascade (8 bits).

Figure 5.3 – Mise en cascade (16 bits).

L’ordre de fonctionnement des comparateurs est important au niveau du temps de traitement.C’est pourquoi ce sont d’abord les comparateurs de bits de poids les plus forts qui commencentà comparer et c’est seulement en cas d’égalité des deux mots que les précédents vont fonctionner.

Le temps de réponse est donc multiplié par deux pour le comparateur 8 bits et par quatrepour le comparateur 16 bits.

Nous pouvons voir sur la figure ci-dessous (Figure 5.4) que deux mots de huit bits chacunsont comparés. En effet, un mot A(A0A1A2A3A4A5A6A7) où A7 est le bit le plus signifiant estcomparé à un mot B(B0B1B2B3B4B5B6B7) à l’aide de deux comparateurs du type SN7485.

34

MANIPULATION 5.

Figure 5.4 – Comparaison de mots de 8 bits.

5.3 ConclusionsNous pouvons conclure que le comparateur SN7485, comparateur sur quatre bits de deux

mots binaires, est limité lorsque les nombres sont codés sur un plus grand nombre de bits. Eneffet, pour comparer deux mots de huit bits, il faut deux comparateurs en série afin que le pre-mier s’occupe de la comparaison des bits de poids forts et que le second, s’occupant des bits depoids faibles, soit déterminant lors de l’égalité dans le premier circuit.

De plus, nous avons pu constater que lorsque le nombre de comparateurs en cascade augmente,le temps de réponse est plus important dans le cas où les premiers comparateurs déterminentdes relations d’égalité. Ces égalités obligent les circuits suivants de comparer à leur tour leurbits de poids plus faibles.

Le processus compare donc les bits de poids de plus forts avant de comparer inutilement lesbits de poids plus faibles qui sont insignifiants afin d’optimiser son temps de calculs.

35

MANIPULATION 6

Etude du circuit SN7447.

6.1 Description

Lors de cette manipulation, nous allons étudier le circuit SN7447 (Figure 6.1) qui est undécodeur permettant de passer d’un mot binaire codé sur quatre bits vers un afficheur décimalà sept segments.

Figure 6.1 – Circuit SN7447.

Il est constitué de quatorze pattes dont quatresont utilisées pour le mot binaire en entréeet sept pour l’affichage du nombre décimalcorrespondant en sortie.

Les entrées A, B, C, D sont les bits surlesquels est codé le mot binaire où D est le bitle plus significatif de poids 23 tandis que A estcelui le moins significatif de poids 20.

Les sorties QA, QB, QC , QD, QE , QF , etQG constituent l’ensemble des segments del’afficheur. Leur activation entraîne l’éclairagedu segment correspondant.


Nous allons, en premier lieu, déduire la table de vérité de manière pratique par simulation.Nous allons ensuite étudier le rôle de chaque entrée et les impacts de ces dernières sur le com-portement du circuit.

On tentera d’expliquer le fonctionnement du circuit 7447 en appliquant les signaux logiquesadéquats sur les bornes d’entrée A, B, C, et D. Et enfin, on clôtura par une étude du fonction-nement de la borne d’entrée RBI ainsi que de la borne de sortie RBO.


Pour obtenir la table de vérité (Table 6.1), il suffit de câbler les sept sorties Qi à un affi-cheur sept segments et de tester toutes les configurations de bits à l’entrée afin d’y représenterles neuf chiffres décimaux de l’alphabet arabe.

Le circuit permettant d’établir la table de vérité est présenté ci-dessous (Figure 6.2) 1

1. voir Manipulation_6/Simulations/6.DSN

36

MANIPULATION 6.

Figure 6.2 – Simulation du circuit SN7447.

Les segments sont actifs et s’éclaire lorsqu’ils sont à l’état bas, c’est-à-dire lorsqu’ils sont àl’état ’0’ et sont inactifs et s’eteigne lorsqu’ils sont à l’état haut, c’est-à-dire lorsqu’ils sont àl’état ’1’.

Décimal Entrées SortiesFonction D C B A LT RBI BI/RBO QA QB QC QD QE QF QG

0 0 0 0 0 1 − 1 0 0 0 0 0 0 11 0 0 0 1 1 − 1 1 0 0 1 1 1 12 0 0 1 0 1 − 1 0 0 1 0 0 1 03 0 0 1 1 1 − 1 0 0 0 0 1 1 04 0 1 0 0 1 − 1 1 0 0 1 1 0 05 0 1 0 1 1 − 1 0 1 0 0 1 0 06 0 1 1 0 1 − 1 1 1 0 0 0 0 07 0 1 1 1 1 − 1 0 0 0 1 1 1 18 1 0 0 0 1 − 1 0 0 0 0 0 0 09 1 0 0 1 1 − 1 0 0 0 1 1 0 010 1 0 1 0 1 − 1 1 1 1 0 0 1 011 1 0 1 1 1 − 1 1 1 0 0 1 1 012 1 1 0 0 1 − 1 1 0 1 1 1 0 013 1 1 0 1 1 − 1 0 1 1 0 1 0 014 1 1 1 0 1 − 1 1 1 1 0 0 0 015 1 1 1 1 1 − 1 1 1 1 1 1 1 1

BI/RBO − − − − − − 0 1 1 1 1 1 1 1RBI 0 0 0 0 1 0 0 1 1 1 1 1 1 1LT − − − − 0 − 1 0 0 0 0 0 0 0


37

MANIPULATION 6.

6.2.2 Rôle des entrées

D’après la table de vérité, nous allons tenté de définir un rôle spécifique pour chaque entrée.

Les entrées sont les suivantes :

– les entrées A, B, C, et D sont les bits du mot binaire à afficher.

– l’entrée LT est appelée « Lamp Test » et permet de tester le bon fonctionnement de tousles segments de l’afficheur. S’il est à l’état ’0’, tous les segments deviennent actifs et lenombre décimal affiché est toujours « 8 » quelque soit l’entrée. L’utilisation de cette entréepermet, comme son l’indique, d’effectuer un test sur les lampes des segments de l’afficheur.

– l’entrée RBI est appelée « Ripple-Blanking Input » et permet de ne pas afficher les zérosinutiles en étant à l’état ’1’ lors de la mise en paralèlle de plusieurs décodeurs. Ainsi lenombre décimal « 018 » s’écrira « 18 » par exemple.

– l’entrée BI/RBO est appelée « Blanking Input » et nécessite d’être à l’état haut pourpouvoir afficher les segments de l’afficheur. C’est une porte logique AND utilisé en entréepour la commande d’extinction BI ou en sortie pour la commande correspondante RBO.Dans une mise en cascade, il faut raccorder BI/RBO à RBI de rang plus élevé afind’effacer les segments de l’afficheur quelque soit l’état des autres entrées.

6.3 ConclusionsLe circuit SN7447 est un donc circuit qui va activer certains segments d’un afficheur en sortie

selon le nombre binaire codé en entrée sur quatre bits.

En faisant varier le nombre binaire, nous avons vu que l’afficheur activait d’autres segments(Figure 6.3) afin de faire apparaître le nombre décimal correspondant. En procédant ainsi,nous avons pu faire apparaître les chiffres allant de zéro à neuf. Au dèlà de la valeur numé-rique « 9 », l’afficheur ne fonctionnait plus correctement, et affichait des segments donnant unensemble incompréhensible.

Pour résoudre ce problème et par conséquent, afficher de plus grands nombres, il a été nécessaired’utiliser un second afficheur à sept segments en réalisant correctement les branchements.

Figure 6.3 – Possibilités d’activation des segments.

38

MANIPULATION 7

Etude de l’unité arithmétique et logique SN74181.

7.1 Description

Lors de cette manipulation, nous allons étudier l’unité arithmétique et logique du circuitintégré SN74181 (Figure 7.1). En effet, ce circuit est un ALU 1, c’est donc un circuit combina-toire constitué de portes logiques qui réalisent des opérations mathématiques élémentaires surles bits d’entrée suivant les bits de commande.


Ce composant est constitué de 22 pattes dontquatorze en entrée et huit en sortie.

– Les entrées A0, A1, A2, et A3 sont les bits surlesquels le mot binaire A est codé.

– Les entrées B0, B1, B2, et B3 sont les bits surlesquels le mot binaire B est codé.

– L’entrée CN est l’entrée « porteuse » a qui dé-termine s’il y a un report dans la fonctionarithmétique ou non.

– Les entrées S0, S1, S2, et S3 représentent lesbits de commandes de sélection. Elles per-mettent de sélectionner l’opération mathéma-tique à effectuer.

– L’entrée M représente le bit de mode de com-mande avec ou sans « carry », elle déterminesi on a une fonction logique ou arithmétiquequi est appliquée.

– Les sorties F0, F1, F2, et F3.– La sortie A = B, CN + 4, G, et P .

a. « Carry in »


Tout d’abord, nous relèverons les tables de vérité du circuit. Nous en déduirons ensuite lesdifférentes fonctions arithmétiques et logiques. Enfin, nous allons simuler son fonctionnementainsi que sa mise en cascade afin de mieux comprendre l’utilité de ce circuit.


La table de vérité (Table 7.1) a été déterminée par simulation 2 .

1. Arithmetic Logical Unit.2. voir Manipulation_7/Simulations/7.DSN

39

MANIPULATION 7.

Table 7.1 – Table de vérité du SN74181.

7.3 ConclusionsLe rôle du SN74181 est de réaliser des opérations arithmétiques ou logiques entre deux mots

binaire de quatre bits. Le choix des opérations arithmétiques s’opère via la broche ’M’.

Nous remarquons sur les sortiesFi que la fonction réalisée par le circuit est un XOR pour cettecombinaison d’états que nous avons choisi d’appliquer sur les entrées de mode Si.

Dans ce mode bit à bit, le circuit ne tient pas compte de l’entrée CN (carry in).

La sortie A+B indique s’il y a égalité entre les deux mots binaires. Elle est à collecteur ou-vert permettant ainsi de réaliser un AND câblé avec les sorties A+B d’autres circuits.

La sortie CN+4 est le report qui résulte des opérations du circuit.

La broche P et G permettent, dans le cas de la mise en cascade de plusieurs 74181, d’anti-ciper le report, ceci se fait conjointement avec l’utilisation d’un circuit 74182.

Nous pouvons conclure que si l’entrée CN est à l’état ’0’, alors il n’y a pas d’addition. Ence qui concerne l’entrée M doit être à l’état ’0’ afin de permettre les opérations mathématiquesen ouvrant les portes internes.

40

MANIPULATION 8

Etude des buffers « tri-states » 74125 et 74241.

8.1 DescriptionLors de cette manipulation, nous allons étudier les buffers tri-states 74125 et 74241 et définir

ce qu’est la fonction tri-states. Nous allons aussi relever la table de vérité et essayer de déterminerpour quel genre d’application ils sont destinés.

8.1.1 Circuit 74125

Le 74125 1 (Figure 8.2) comprend quatre buffers TRI-STATE (Figure 8.1) compris dansun même boitier et dont la validation de chacun de ces buffers se fait de manière individuelle.

Figure 8.1 – Circuit 74125. Figure 8.2 – Schéma interne du circuit 74125.

La sortie supérieure no 1 sur la Figure 8.1 correspond à une activation de ce composant quandil est à l’état bas et donne aucune réponse du composant lorsqu’elle est à l’état haut, on ditalors que le composant est actif au niveau bas. Lorsque le composant est activé, il transmet l’étatd’entrée en sortie. Si l’entrée supérieure est inactive, on voit apparaître une sortie de haute im-pédance, dite non valide.

La table de vérité (Table 8.1) est déduite par simulation.

Entrées Sortie2 1 30 0 00 1 haute impedance1 0 11 1 haute impedance

Table 8.1 – Table de vérité du circuit 74125.1. voir Manipulation_8/Simulations/8_74125.DSN

41

MANIPULATION 8.

Cette table de vérité peut être simplifiée (Table 8.2) en réunissant les deux lignes dont lasortie donne un état non valide puisque cet état dépend uniquement de l’entrée no 1.

Entrées Sortie2 1 30 0 01 0 1− 1 haute impedance

Table 8.2 – Table de vérité finale du circuit 74125.

En pratique, ces composants sont généralement utilisés pour interconnecter des circuits lo-giques sur des bus. En effet, si un circuit numérique classique désire imposer un niveau bas etq’un autre circuit décide d’imposer un niveau haut sur le bus, il y a une collision d’informationsdonnant lieu à un court-circuit sur le bus. C’est donc pour cela qu’on utilise la broche de vali-dation comme entrée de sélection pour autoriser ou non le circuit à communiquer sur le bus.

Les circuits qui ne sont pas sélectionnés auront un état de sortie non valide de haute impé-dance, ce qui engendrera aucun effet sur le bus.

8.1.2 Circuit 74241

Le circuit 74241 2 (Figure 8.3) transmet l’état des entrées 1Ai et 2Ai vers les sorties 1Yi

et 2Y2 à condition que les entrées 1OE et 2OE soient validées. Ces deux entrées commandentrespectivement les deux jeux de sorties 1Yi et 2Y2. Si ces entrées ne sont pas validées, alors lessorties du circuit ne sont fixées à aucun potentiel électrique.

Figure 8.3 – Circuit 74241.

Par simulation, on constate que l’entrée de sélection 1OE est active à l’état bas et que l’en-trée 2OE est active à l’état haut. Si on active une entrée la sortie correspondante sera elle aussiactivée. Par exemple l’entrée 1A0 active la sortie 1Y0, l’entrée 1A1 active la sortie 1Y1 et ainsi


42

MANIPULATION 8.

de suite pour chaque entrée du circuit.

L’entrée 1OE, lorsqu’elle est désactivée, désactive les sorties de 1Y0 à 1Y3. L’entrée 2OE, lors-qu’elle est désactivée, désactive les sorties 2Y0 à 2Y3. Si les entrées 1OE ou 2OE sont inactives,on voit apparaître des sorties de haute impédance, dites non valides.

Toutes ces observations nous a permis de construire la table de vérité du circuit (Table 8.3).

Entrées Sorties2OE 1OE 1A 2A 1Y 2Y

− 0 0 − 0 −− 0 1 − 1 −− 1 − − haute impédance −1 − − 0 − 01 − − 1 − 10 − − − − haute impédance

Table 8.3 – Table de vérité du circuit 74241.

8.2 ConclusionsUn buffer tri-states est un circuit tampon en électronique numérique donnant une sortie

à trois états possibles grâce à une seconde entrée. Lorsque cette entrée est au niveau actif, letampon se comporte normalement et la sortie reflète l’état de la première entrée. Si elle est auniveau inactif, la sortie est isolée de l’entrée et est de haute impédance donc non valide. On peutconsidérer cette sortie comme étant ni connectée (directement ou indirectement) à la masse nià la source de tension, indiquant un état ambigü de non-validité à la sortie.

Par conséquent, le rôle fondamental du buffer tri-states est l’isolement de l’entrée et de lasortie ce qui permet de supprimer l’influence d’un appareil par rapport au reste du circuit. Siplus d’un appareil est connecté électriquement, la mise de la sortie dans l’état haute impédancenon valide est souvent utilisée pour éviter les courts-circuits.

Cependant, ils peuvent aussi être utilisés pour mettre en oeuvre des multiplexeurs efficaces,en particulier ceux avec un grand nombre d’entrées. En particulier, ils sont essentiels pour le fonc-tionnement d’un bus de partage électronique. Ils peuvent réduire le nombre de fils nécessaires à laconduite d’un ensemble de diodes électroluminescentes (tristate multiplexage ou Charlieplexing).

Finalement, ces buffers sont indipensables dans les systèmes à microprocesseurs. Ils sont leplus souvent intégrés dans les circuits destinés à être raccordés au bus de données du micro-processeur. Pour relier à un même bus différents boîtiers de mémoire sans que ceux-ci ne sedisputent le contrôle du bus, il suffit de placer sur chaque sortie de chaque boîtier un buffertri-state. Lorsque le microprocesseur veut lire une donnée provenant d’un boîtier, il sélectionnece boîtier (à l’aide du bus d’adresses et d’un décodeur) et rend ses tampons passants ; tous lesautres boîters mémoire sont isolés du bus par leurs propres tampons, qui seront isolants tantque l’on a pas besoin de l’un d’entre eux.

43

MANIPULATION 9

Etude du transceiver 74245.

9.1 Description

Lors de cette manipulation, nous allons étudier le circuit transceiver 74245 1 (Figure 9.1)composé de buffers tri-states et permettant ainsi d’obtenir trois états possibles en sortie. Ilpermet donc de bénéficier du concept des buffers tri-states.



Tout d’abord, nous allons relever la table de vérité (Table 9.1) par simulation afin decomprendre son utilité et son fonctionnement. Nous pourrons ainsi savoir à quelle applicationce dernier est destiné.

Entrées Entrée/Sorties ExplicationCE DIR A B

0 0 A = B entrées Bus B Data to Bus A0 1 entrées B = A Bus A Data to Bus B1 − Z Z Isolation



44

MANIPULATION 9.

Nous pouvons voir que la broche d’entrée de sélection CE est active à l’état bas et permetla validation des sorties afin d’afficher l’état de l’entrée correspondante ou l’état de haute impé-dance. Tandis que la broche d’entrée AB/BA (ou DIR) permet de choisir le sens du transfertdes données. Ceci se remarque bien si on porte les sorties à l’état de haute impédance dans lesdeux cas.

Si on active une entrée la sortie correspondante sera elle aussi activée. Par exemple l’entréeA0 active la sortie B0, l’entrée A1 active la sortie B1 et ainsi de suite pour chaque entrée etsortie du circuit ou inversément en fonction du sens de transfert des données. De plus l’entréeCE, lorsqu’elle est désactivée, désactive les sorties B0 à B7.

9.3 ConclusionsCe circuit intégré sert à contrôler le sens de communication entre les bus A et B, ou de les

isoler via les hautes impédances afin de ne plus influencer le reste du circuit. Il permet en outrede faire l’interface entre un bus et un autre circuit intégré en faisant transiter les données dansles deux directions, en contrôlant la mise dans le troisième état de chacune des branches.

Le circuit 74245 est, comme les deux circuits tri-states étudiés précédemment dans la mani-pulation no 8, de technologie tri-state. C’est typiquement ce type de circuit qui sera utilisé pourinterragir avec un bus de données parallèles.

45

MANIPULATION 10

Etude de la bascule R-S-T.

10.1 DescriptionLors de cette manipulation, nous allons étudier la bascule RST. Tout d’abord, une bascule

RST est un composant qui permet la mémorisation d’un état logique. L’élément de base est unebascule RS (Figure 10.1) constituée de portes NAND et dont la sortie mémorise la dernièreentrée validée et ne passe à l’autre état que si l’entrée opposée est validée.

Figure 10.1 – Bascule RS.

La bascule RST (Figure 10.2) est composée d’une bascule RS dans laquelle deux portesNAND ont été ajoutées. De plus, une des deux entrées de chaque portes on été mises en communet reliées au signal d’horloge (T).

Figure 10.2 – Bascule RST.

L’entrée T est l’entrée de validation qui permet de prendre en compte les entrées R et S. SiT est à l’état haut, elles sont prises en compte par contre, si est à l’état bas, la bascule n’est paséteinte mais elle reste dans le même état.

On remarque que, sur une bascule de ce type, les entrées S et R sont complémentées. Si onapplique un niveau bas sur l’entrée set, la sortie Q passe à 1 et Q passe à 0.

Remarquons que, si on relâche le niveau 0 sur S, les états de sortie sont maintenus. Si onactive l’entrée reset, c’est Q qui s’active, tandis que Q passe à 0. Les états de sortie sont égale-

46

MANIPULATION 10.

ment mémorisés, une simple impulsion sur les entrées suffit pour verrouiller les sorties.

Lorsque les deux entrées sont relâchées (au niveau haut). Les états précédents sont conservés.Remarquons que le cas où les deux entrées sont activées en même temps est à priori impossible(les sorties Q et Q ne sont dans ce cas plus complémentaires l’une de l’autre).

La bascule RST se comporte comme une simple bascule RS quand l’horloge T (la clock) està 1, et mémorise son état lorsque T est à 0. En effet si T est à 0, on retrouve 1 à la sortie desdeux porte NAND, ce qui équivaut à l’état mémorisation sur une bascule RS en porte NAND.Dans le cas où T vaut 1, la porte NAND agit comme un simple inverseur, il nous reste donc unebascule R-S NAND avec entrées inversées.

Fonctionnement de la bascule RS 1 :

Figure 10.3 – Chronogramme de la bascule RS.

1. Au départ, toutes les entrées sont à 0 et on suppose que la sortie Q est aussi à 0.2. Quand le front montant de la première impulsion d’horloge arrive (a), les entrées S et R

sont toutes les deux à 0 de sorte que la sortie de la bascule demeure dans l’état Q = 0.3. A l’arrivée du front montant de la deuxième impulsion d’horloge (c), l’entrée S a maintenant

la valeur 1 tandis que l’entrée R est restée à 0. La bascule se met à 1 quand arrive le frontmontant de l’impulsion d’horloge.

4. Quand la troisième impulsion présente son front montant (e), il se trouve que S = 0 et R= 1, ce qui met à 0 la bascule.

5. La quatrième impulsion met à 1 la bascule (g), car S = 1 et R = 0 quand survient le frontmontant.

6. Le front montant de la cinquième impulsion arrive quand S et R ont les mêmes valeursqu’en 5, ce qui ne modifie en rien la sortie qui reste à 1.

7. La condition S=R=1 ne doit pas être utilisée parce qu’elle donne des résultats ambigus.a) S = R = 1 ; cette condition correspond à l’état normal de repos et elle n’affecte pas

l’état de sortie de la bascule. Les sorties demeurent dans l’état qu’elles occupaient avantl’application de cette condition d’entrée.

1. voir Manipulation_10/Simulations/10_RS.DSN

47

MANIPULATION 10.

b) S = 0, R = 1 ; cette condition entraîne toujours la sortie dans l’état 1 où demeure mêmeaprès le retour de S au niveau HAUT. On dit que c’est la condition de mise à 1 de lamémoire (SET).

c) S = 1, R = 0 ; cette condition entraîne toujours la sortie dans l’état 0 où demeure mêmeaprès le retour de C au niveau HAUT. On dit que c’est la condition de mise à 0 de lamémoire (RESET).

d) S = R = 0 ; cette condition est équivalente à vouloir mettre la mémoire fois à 1 et à 0,ce qui donne lieu à des résultats ambigus. En fait les deux sorties sont à l’état HAUTsimultanément. Cette condition ne doit jamais servir.

10.2 Démarche opérationnelleNous étudions dans cette manipulation la bascule RST 2 , celle-ci est équipée de deux portes

NAND supplémentaires qui permettent de synchroniser le fonctionnement de la bascule avec unsignal d’horloge. Remarquons que, dans ce cas-ci, les entrées sont actives haut. A chaque frontmontant d’horloge, les valeurs appliquées sur les entrées de la bascule seront prises en compte.

La largeur des impulsions de l’horloge doivent être à priori suffisamment courtes pour que lessignaux appliqués aux entrées n’aient pas le temps de changer d’état. Toutefois, si on imagineque, dans le cas précédent, le niveau appliqué sur l’entrée reset est dégradé ou change plusieursfois d’état durant un état haut d’horloge, il n’y aura aucun changement sur les sorties puisquecelles-ci sont verrouillées.

Figure 10.4 – Circuit logique de la bascule RST.


Une bascule RST est un verrou RS auquel on a ajouté une troisième entrée, généralementnotée T (ou CLK pour horloge). Cette troisième entrée à la fonction suivante :si T est au niveau logique 0, la sortie maintient son état, quels que soient les niveaux appliquésaux entrées R et S ;si T est à 1, la bascule RS répond normalement aux commandes appliquées à ses entrées.

T S R Qn

0 − − repos1 0 0 repos1 0 1 reset1 1 1 impossible


2. voir Manipulation_10/Simulations/10_RST.DSN

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MANIPULATION 10.

Dans l’état de repos, les sorties restent à l’état d’entrée. L’état SET est la condition de miseà 1 tandis que l’état RESET est la condition de remise à 0.« Impossible » signifie que l’on obtient des résultats ambigus, les 2 sorties sont simultanément àl’état 1.

10.3 ConclusionsNous avons remarqué que les fronts descendants n’affectaient en rien la sortie de la bascule.

Les entrées R et S ne modifient pas la sortie de la bascule tant que le front montant du signald’horloge n’est pas arrivé. R et S sont les entrées de la commande synchrones qui dictent l’étatde la sortie que la bascule devra avoir au prochain front montant. La bascule ne change doncl’état de la sortie qu’en fonction des entrées R S et du T (signal d’horloge).

La bascule RST est donc un circuit synchrone, car le changement d’état, commandé par lesvariables primaires d’entrée, est soumis à l’accord d’une commande supplémentaire : le signald’horloge.

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MANIPULATION 11

Etude de la bascule E-D.

11.1 Description

Lors de cette manipulation, nous allons effectuer l’étude de la bascule E-D 1 afin de déterminerson principe de fonctionnement. Cette bascule a pour rôle de mémoriser des états logiques.

Figure 11.1 – Bacule E-D.


Nous allons étudier le fonctionnement de la bascule E-D en établissant la table de vérité ducircuit logique.

La table de vérité (Table 11.1) de la bascule E-D a pu être déterminée grâce au circuit desimulation 2 présenté ci-avant.

Entrées SortieA B S

0 0 −0 1 11 0 01 1 1

Table 11.1 – Table de vérité de la bascule E-D.

On remarque par simulation que lorsque l’entrée B est à l’état ’0’, la bascule mémorisel’entrée A. On retrouve ainsi le signal sur la sortie. Par contre, lorsque l’entrée B est à l’état ’1’,la sortie reste à l’état précédent et l’entrée A n’affecte plus la sortie. On assiste donc à un effetde mémorisation.

1. E-D pour « Enable » et « Disable ».2. voir Manipulation_11/Simulations/11.DSN

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MANIPULATION 11.

11.3 ConclusionsNous pouvons conclure que lorsque les deux entrées A et B sont au niveau bas (état ’0’)

au début de la simulation, le circuit est « bloqué » et nous n’avons rien en sortie. En effet, lamémoire est vide à cet instant initial. Par contre après opération, cette combinaison d’états nousdonne une valeur antérieure de la sortie qui a été mémorisée.

Nous avons aussi pu constater que la bascule fonctionne suivant une logique séquentielle, celasignifie que l’état de la sortie est dépendant de l’état appliqué à l’entrée et de l’état antérieurdu circuit.

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MANIPULATION 12

Etude de la bascule D-LATCH.

12.1 Description

Lors de cette manipulation nous allons étudier la bascule D-LATCH. Le composant 7475(Figure 12.1) comprend quatre bascules D-LATCH couplées deux à deux avec la même entréede validation. Cette entrée de validation permet d’activer la fonction de mémorisation sur labascule concernée.

La bascule D dérive de la bascule RS mise à part que les entrées R et S sont coupléesensemble via un inverseur et regroupées en une seule entrée sur quatre bits à savoir l’entrée D.Cette dérive résout le problème de l’indétermination de la bascule RS lors de l’activation desdeux entrées R et S à l’état haut simultanément.

Figure 12.1 – Bascule D-LATCH.


Nous allons étudier le fonctionnement de la bascule D-LATCH en établissant la table devérité du composant intégré 1.


La table de vérité (Table 12.1) a été établie par simulation. 2

1. la fonction de la bascule D-LATCH est contenue dans le SN7475.2. voir Manipulation_12/Simulations/12.DSN

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MANIPULATION 12.

Entrées Sorties

D E Q Q

0 1 0 11 1 1 0− 0 Q0 Q0

Table 12.1 – Table de vérité de la bascule D-LATCH.

12.3 ConclusionsOn remarque tant que les entrées de validation sont à l’état haut, la sortie est l’image de

l’état de l’entrée correspondante.

Par opposition, lorsque l’entrée de validation est à l’état bas, le dernier état présent surl’entrée Di est maintenu sur la sortie Qi quelque soient les états suivants de Di.

Lorsque l’entrée E est à l’état logique haut, l’entrée D se retrouve sur la sortie Q. Paropposition, lorsque E est à l’état logique bas, le composant mémorise le dernier état et l’afficheen sortie. Un changement sur l’entrée D n’a alors plus aucun effet sur la sortie.

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MANIPULATION 13

Etude du circuit mémoire SN7474 (bascule D).

13.1 Description

Lors de cette manipulation, on aura l’occasion d’étudier la mise en mémoire effectuée par labascule D à l’aide du circuit intégré SN7474 (Figure 13.1) ainsi que son principe de fonction-nement.



Nous allons étudier le fonctionnement du circuit 1 en relevant sa table de vérité de manièrepratique par simulation. Nous vérifierons ensuite sa propriété de mémorisation dite « fonctionmémoire ».

La table de vérité (Table 13.1) a été déduite par simulation.

Entrées SortiesPR CLR CLK D Q Q

0 1 − − 1 01 0 − − 0 10 0 − − 1 11 1 ↑ 1 1 01 1 ↑ 0 0 11 1 0 − Q0 Q0

Table 13.1 – Table de vérité du circuit SN7474.


54

MANIPULATION 13.

On constate qu’à chaque flanc montant du signal d’horloge CLK, la donnée D est recopiéesur la sortie Q.

13.3 ConclusionsEn conclusion, la sortie est mémorisée peu importe l’état de la clock. De plus, pour que le

changement d’état s’opère, il ne suffit pas de maintenir le signal d’horloge à l’état haut dans lesimulateur. En effet, il est nécessaire de le ramener à l’état bas avant de le mettre à l’état hautafin de simuler un flanc montant. On dit que le 7474 est « edge triggered » 2.

Les entrées preset S et clear R permettent de remettre à zéro ou de forcer à l’état hautla mémoire lorsqu’elles sont actives bas. Ces entrées ont un fonctionnement asynchrone, ellesagissent sans tenir compte du signal d’horloge et sont prioritaires sur ce dernier.

Même après avoir relâché l’entrée S, la sortie Q demeure à l’état haut. Il en sera ainsi jusqu’àl’apparition d’un flanc montant d’horloge.

Si les deux entrées S et R sont actives simultanément, Q et Q sont tous deux à l’état haut.C’est donc un état d’indétermination étant donné que les deux sorties ne sont plus complémen-taires l’une de l’autre.

2. (en) à couplage alternatif

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MANIPULATION 14

Etude du circuit SN7476 (bascule JK-RS).

14.1 Description

Lors de cette manipulation, nous étudierons la bascule JK-RS à l’aide du circuit intégréSN7476. Ce composant est constitué de deux bascules JK à deux entrées « Direct SET » et« Direct RESET ». Ces bascules peuvent donc également être utilisées comme des bascules RS,c’est pourquoi on les nomme bascules JK-RS.



Afin d’étudier le fonctionnement de ce circuit, nous allons relever sa table de vérité en tantque bascule JK et bascule RS. Nous déterminerons ensuite ce qu’est la fonction TOGGLE etnous réaliserons, à l’aide de ce circuit, un compteur par 3, 4, 5, 6. Nous réaliserons aussi unregistre à décalage quatre bits (D et G).


La table de vérité du composant est établie grâce à la simulation. 1

1. voir Manipulation_14/Simulations/14.DSN

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MANIPULATION 14.

Entrées SortiesSD CD J K Q Q

0 1 − − 1 01 0 − − 0 10 0 − − 1 11 1 h h q q

1 1 I h 0 11 1 h I 1 01 1 I I q q

Table 14.1 – Table de vérité de la bascule JK-RS.

Les trois premières lignes de la table de vérité correspondent au mode bascule RS et les troisdernière au mode JK.

Si l’entrée J est à l’état bas tandis que l’entrée K à l’entrée haut, dès qu’un front descendantd’horloge se présente (entrée active bas), la sortie Q est à l’état 0 et la sortie Q à l’état haut. Sion remet l’entrée J à l’état bas, les états de sortie de la bascule ne changent pas quel que soit lesignal d’horloge, on est en « mode mémorisation ». Par contre, si l’entrée J est à l’état haut etl’entrée K à l’état bas lorsqu’un front descendant se présente sur l’entrée CLK, alors la sortie Qpasse à l’état haut tandis que la sortie complémentée Q passe à l’état bas. Dernièrement, si lesentrées J et K sont à l’état haut, la sortie Q change d’état à chaque front descendant d’horloge.On remarque que les fonctions R et S agissent toujours de manière indépendante et prioritaire.

La fonction « toggle » provoque l’inversion des deux sorties.

14.2.2 Réalisation de compteurs

On peut réaliser des compteurs modulo 2n par l’association de n bascules de ce type utiliséesen « mode de commutation » 2. Il est aussi possible de réaliser des compteurs modulo différentde 2n en forçant la remise à zéro du compteur à la valeur binaire souhaitée. Il faut utiliser lasortie de la première bascule en tant que signal d’horloge de la bascule suivante.

14.2.2.1 Réalisation d’un compteur par 3

Pour la réalisation d’un compteur modulo 3 3 (Figure 14.2), on utilise deux bascules et onactive l’entrée reset des deux composants 7476 lorsque le compteur veut afficher la valeur 3.

2. Le mode commutation est un mode consistant à utiliser une bascule avec les entrées J et K mises à l’étathaut.


57

MANIPULATION 14.

Figure 14.2 – Compteur par 3.

14.2.2.2 Réalisation d’un compteur par 4

La réalisation d’un compteur binaire par 4 4 (Figure 14.3) consiste à utiliser des basculesJK en cascades afin de réaliser un registre à décalage 5 (Figure 14.4). Les bascules sontconnectées entre elles de manière à ce que l’information transite d’une bascule à une autre àchaque front descendant d’horloge.


4. voir Manipulation_14/Simulations/14_4.DSN5. voir Manipulation_14/Simulations/14_RAD.DSN

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MANIPULATION 14.

Figure 14.4 – Registre à décalage.

14.2.2.3 Compteur par 5

Le compteur par 5 6 (Figure 14.5) est un compteur modulo différent de 2n utilisant troisbascules JK en cascade. La broche reset a été mise à zéro lorsque le compteur affiche la valeur5 à l’aide de l’utilisation du port NAND.


14.2.2.4 Compteur par 6

On utilise aussi une porte NAND pour valider l’entrée clear lorsque le compteur passe à lavaleur 6 7 (Figure 14.6).


59

MANIPULATION 14.


14.3 ConclusionsNous avons pu voir lors des simulations que l’association en cascade de bascules engendre une

division de la fréquence par deux, ce qui a pour conséquence de réaliser toutes les combinaisonsbinaires d’un nombre de deux bits. Si on regarde la sortie de chaque bascule et qu’on considèreque la sortie de la bascule de gauche représente le bit de poids faible, on observe alors uneincrémentation 0-1-2-3-0-1-2-3 (modulo 4).

60

MANIPULATION 15

Etude des circuits compteurs 7490, 7492, et 7493.

15.1 Description

Lors de cette manipulation, nous analyserons les circuits compteurs 7490, 7492, et 7493. Cesdifférents circuits sont constitués de quatre bascules JK (7492 et 7493) ou de trois bascules JK etune bascule RS (7490). ces bascules sont interconnectées entre elles pour former des compteursasynchrones appelés « ripple counters ». Chaque compteur comporte deux sections :

– diviseur par 2 et 5 (7490)– diviseur par 2 et 8 (7492)– diviseur par 2 et 8 (7493)

Ces deux sections peuvent être utilisées séparément pour former des compteurs modulo 2,modulo 5, modulo 6 ou modulo 8. mais elles peuvent être interconnetées pour former descompteurs modulo 10 (compteurs BCD ou biquinaire symétrique), modulo 12 ou modulo 16.

Figure 15.1 – 7490. Figure 15.2 – 7492.

Figure 15.3 – 7493.


Nous expliquerons le schéma fonctionnel de câblage des différents circuits afin d’étudierles différences de comportement. Nous tenterons d’expliquer les différents câblages possiblessuivants :

– 7490 : %2, %5, %10 (%2 et %5), %10 (%5 et %2).– 7492 : %2, %6, %12 (%2 et %6), %12 (%6 et %2).

61

MANIPULATION 15.

– 7493 : %2, %8, %16.

Nous étudierons ensuite le fonctionnement des entrées RA0 et RA9.

Finalement, nous câblerons ces circuits en diviseurs truqués par 2, 3, 4, 5, 6, 7, 8 et 9, 10,11, 12, 13, 14, 15 en utilisant la porte AND à quatre entrées ainsi que les bornes RA0 et RA9.

15.2.1 Le 7490

Le circuit 7490 1 (Figure 15.4) est composé de trois bascules JK et d’une bascule RS, il esten fait consulté de deux parties distinctes : un diviseur par 2 suivi d’un diviseur par 5. Ce circuitest doté à la fois d’une entrée « master set » 2 et d’une entrée « master reset » 3 qui permettentd’activer ou de désactiviter la sortie de toutes les bascules.

Figure 15.4 – Circuit logique et table de sélection des modes.

On peut configurer différents câblages en choisissant les entrée « master set » et « masterreset » pour sélectionner le mode compteur (count). Les entrées R0 ainsi que les entrées R9 sontchacune couplées par des portes AND sur ces entrées permettant de réaliser différents types decompteurs dits truqués.

15.2.1.1 Modulo 2

On peut réaliser un compteur 1 bit modulo 2 4 (Figure 15.5), en utilisant uniquement lapremière section (bascule JK) et suivant le signal d’horloge, la sortie Q0 passera successivementde 0 à 1 et inversément.

1. voir Manipulation_15/Simulations/15_7490.DSN2. une fois les pins 6 et 7 à l’état haut, le circuit passe à l’état set.3. une fois les pins 2 et 3 à l’état haut, le circuit passe à l’état reset.4. voir Manipulation_15/Simulations/15_7490_2.DSN

62

MANIPULATION 15.

Figure 15.5 – Circuit logique du 7490 modulo2.

Figure 15.6 – Table de vérité du 7490 modulo2.

15.2.1.2 Modulo 5

On peut réaliser un copteur modulo 5 5 (Figure 15.7) en utilisant uniquement la deuxièmesection (deux bascules JK et une bascule RS) et suivant le signal d’horloge, la sortie Q1 à Q3seront à prendre en compte. Las ortie Q1 servant de signal d’horloge pour la seconde bascule,celle-ci verra la sortie Q2 passer successivement de l’état bas à l’état haut et inversément maisavec une fréquence deux fois moins élevée la sortie Q2 sert à son tour de signal d’horloge pourla dernière bascule, la sortie Q3 devrait aussi passer successivement de l’état bas à l’état hautet inversément. Mais cette fois, Q3 est aussi connectée à l’entrée reset de la dernière bascule quiau cycle suivant donnera Q3 = 0. En plus la sortie Q de la dernière bascule provoque un « Load0 » sur la première qui donne sa sortie Q1 = 0. On alors un compteur de 0 à 4.



15.2.1.3 Modulo 10 - BCD

On peut réalisr d’autres compteurs en interconnectant les deux parties comme par exempleen reliant CLKB à Q0 afin d’obtenir un compteur DCB de 0 à 9 6 (Figure 15.9). Pour uncompteur DCB, on connecte les pins 1 (CP1) et 12 (Q0) afin d’obtenir les effets cumulés dumodulo 2 suivi du modulo 5.

5. voir Manipulation_15/Simulations/15_7490_5.DSN6. voir Manipulation_15/Simulations/15_7490_10_BCD.DSN

63

MANIPULATION 15.

Figure 15.9 – Circuit logique du 7490 modulo10 BCD.

Figure 15.10 – Table de vérité du 7490 modulo10 BCD.

15.2.1.4 Modulo 10 - biquinaire symétrique

Si on interconnecte les deux parties dans l’ordre inverse (CLKA relié à Q3), on obtient uncompteur biquinaire 7 (Figure 15.11), la séquence affichée par le compteur est 0-2-4-6-8-1-3-5-7-9-0. On réalise un compteur biquinaire symétrique en connectant les pins 14 (CP0) et 11(Qs) afin d’obtenir les effets cumulés du modulo 5 suivi du modulo 2.

Figure 15.11 – Circuit logique du 7490 modulo10 biquinaire symétrique.

Figure 15.12 – Table de vérité du 7490 modulo10 biquinaire symétrique.

15.2.2 Le 7492

Ce compteur 8 (Figure 15.13) est équipé d’une partie compteur modulo 2 et d’une partiecompteur modulo 6. il est équipé d’un master reset (deux entrées couplées par une porte AND).Le compteur modulo 2 fonctionne de la même manière que dans le cas du 7490. Ce circuit n’estdoté que d’un « master reset » 9 Pour les différents câblages, il faut choisir l’entrée « masterreset » afin de sélectionnner le mode compteur (count).

7. voir Manipulation_15/Simulations/15_7490_10_BS.DSN8. voir Manipulation_15/Simulations/15_7492.DSN9. une fois lees pins 6 et 7 à l’état haut, le circuit passe à l’état reset.

64

MANIPULATION 15.


15.2.2.1 Modulo 2 - Compteur 1 bit

On n’utilise que la première section à savoir une bascule JK et suivant le signal d’horloge, lasortie Q0 passera seccessivement de l’état bas à l’état haut et inversément.

Figure 15.14 – Table de vérité du circuit modulo 2.

15.2.2.2 Modulo 6

Le principe de fonctionnement est similaire au 7090 mais en utilisant la dernière section, ona un compteur avec un état de plus 10 (Figure 15.15).


65

MANIPULATION 15.



15.2.2.3 Modulo 12 (2 puis 6)

On peut réaliser un compteur modulo 12 11 (Figure 15.17) en raccordant CLKA avec QD.On connecte les pins 1 (CP1) et 12 (Q0). L’effet du modulo 2 suivit du modulo 6 donne uncompteur modulo 12. ce compteur ne compte pas de 0 et 11 mais de 0 à 5 puis de 8 à 13.

Figure 15.17 – Circuit logique du 7492 modulo12 (2 puis 6).

Figure 15.18 – Table de vérité du 7492 modulo12 (2 puis 6).

15.2.2.4 Modulo 12 (6 puis 2)

Si on place le compteur modulo 2 à la suite du compteur modulo 6, on obtient un autre typede compteur modulo 12 12 (Figure 15.17). On connecte les pins 14 (CP0) et 8 (Q3). l’effet dumodulo 6 suivit du modulo 2 donne un autre compteur modulo 12.

11. voir Manipulation_15/Simulations/15_7492_12_26.DSN12. voir Manipulation_15/Simulations/15_7492_12_62.DSN

66

MANIPULATION 15.

Figure 15.19 – Circuit logique du 7492 modulo12 (6 puis 2).

Figure 15.20 – Table de vérité du 7492 modulo12 (6 puis 2).

15.2.3 Le 7493

Ce circuit 13 (Figure 15.21) est muni d’un compteur modulo 2 ainsi que d’un compteurmodulo 8, et il est équipé d’un master reset. Ce circuit n’est doté que d’un « master reset » 14


Pour les différents câblages, il faut choisir l’entrée « master reset » afin de sélectionner lemode compteur (count).

13. voir Manipulation_15/Simulations/15_7493.DSN14. une fois les pins 2 et 3 à l’état haut, le circuit passe à l’état reset.

67

MANIPULATION 15.

15.2.3.1 Modulo 2 - compteur 1 bit

On n’utilise que la première section (une bascule JK) et suivant le signal d’horloge, la sortieQ0 passera successivement de l’état bas à l’état haut et inversément (Figure 15.22).

Figure 15.22 – Table de vérité du 7493 modulo 2.

15.2.3.2 Modulo 8 - compteur 3 bits

Le principe de fonctionnement est similaire au 7090 mais en utilisant la dernière section, ona un compteur avec 8 états de 0 à 7 15 (Figure 15.23).



15.2.3.3 Modulo 16 - compteur 4 bits

Que l’on connecte les pins 1 (CP1) et 12 (Q0) ou les pins 14 (CP0) et 11 (Q3), l’effet estidentique. On obtient un compteur modulo 16 de 0 à 15 16 (Figure 15.25). Les entrées RA0et RA9 du 7490 correspondent aux entrées « master set » et « master reset ».

15. voir Manipulation_15/Simulations/15_7493_8.DSN16. voir Manipulation_15/Simulations/15_7493_16.DSN

68

MANIPULATION 15.



15.2.4 Compteur truqué à base de 7493

On utilise l’entrée master rest pour remettre à zéro le compteur à la valeur souhaitée. à l’aided’une porte AND cablée sur le master reset. Le principe est le même pour tous les compteurs.Une porte AND à 4 entrées recueille les 4 sorties Q0, Q1, Q2, et Q3. Des inverseurs sont ajoutésentre les sorties et la porte AND pour qu’à un stade particulier, la porte passe à un état logiquehaut. Cet état haut est connecté aux entrées « master reset » pour que le compteur repasse àl’état zéro au signal d’horloge suivant 17 (Figure 15.27).

Figure 15.27 – Compteur truqué en 7493.

17. voir Manipulation_15/Simulations/15_7493_T.DSN

69

MANIPULATION 15.

Un compteur truqué par 5 à base de 7493 a

(Figure 15.28).

Figure 15.28 – Circuit du compteur truqué par5.

a. voir Manipulation_15/Simulations/15_7493_T5.DSN

Un compteur truqué par 6 à base de 7493 a

(Figure 15.29).

Figure 15.29 – Circuit du compteur truqué par6.

a. voir Manipulation_15/Simulations/15_7493_T6.DSN

Un compteur truqué par 11 à base de 7493 18 (Figure 15.30).

Figure 15.30 – Circuit du compteur truqué par 11.

15.3 ConclusionsOn peut effectuer divers compteurs différents les uns des autres et ce en utilisant différents

circuits intégrés.

18. voir Manipulation_15/Simulations/15_7493_T11.DSN

70

MANIPULATION 16

Etude des compteurs/décompteurs 74160, 74161, 74162, 74163, 74190,74191, 74192, et 74193.

16.1 Description

Lors de cette manipulation, nous allons étudier les compteurs/décompteurs 74160, 74161,74162, 74163, 74190, 74191, 74192, et 74193.

Figure 16.1 – Circuit 74160. Figure 16.2 – Circuit 74161.


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MANIPULATION 16.



Les entrées spécifiques du circuit 74160 1 (Figure 16.1) sont :– ENP et ENT : si une des deux ou que les deux sont à 0, cela permet de figer l’affichage del’afficheur.

– CLK : signal d’horloge qui permet de compter sur le front montant.– LOAD : si il est à 0, il permet de figer l’affichage des données des entrées D0 à D3 avec lefront montant du signal d’horloge.

– MR : reset.C’est un circuit modulo 10 et il est asynchrone reset. On peut aussi remarquer que lorsque l’af-ficheur va être remis à 0, la sortie RC0 va être activée.

Les entrées spécifiques du circuit 74163 2 (Figure 16.4) sont les mêmes que le circuit 74160.Il diffère par son modulo qui lui est un modulo 16. Mais aussi car, il est synchrone reset. Celasignifie qu’il ne faut pas seulement mettre l’entrée MR à 0 pour reseter l’afficheur mais il fautun front montant du signal d’horloge.

Les entrées spécifiques du circuit 74190 3 (Figure 16.5) sont :– CLK : signal d’horloge

1. voir Manipulation_16/Simulations/16_74160.DSN2. voir Manipulation_16/Simulations/16_74163.DSN3. voir Manipulation_16/Simulations/16_74190.DSN

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MANIPULATION 16.

– E : il permet de figer l’afficheur comme ENP et ENT.– D/U : permet à la fois de compter mais aussi de décompter.– PL : même fonction que LOAD pour le 74160.

Si D/U est désactivé, on compte. par contre s’il est activé, on décompte. Le circuit 74190 est unmodulo 10.

Les entrées spécifiques du circuit 74191 4 (Figure 16.6) sont les mêmes que le 74190. Il estdifférent par le fait que le 74191 est un modulo 16 alors que le 74190 est un modulo 10.

Les entrées spécifiques du circuit 74192 5 (Figure 16.7) modulo 10 sont :– UP : permet d’incrémenter l’afficheur– DOWN : permet de décrémenter l’afficheur.– PL : permet de charger la valeur entrée dans les entrées de données D0 à D3.– MR : permet de reset l’afficheur.

Le circuit 74193 6 (Figure 16.8) est un circuit modulo 16.


Le but de cette manipulation est d’étudier et comparer ces différents compteurs afin d’entirer les avantages de chacun. Cette étude se fera principalement par l’établissement de leurstables de vérité pour leurs différents modes de fonctionnement.

Une partie consistera à étudier les différents « trucages » possibles avec ces composants ainsique leur mise en cascade.

Enfin, nous argumenterons la différence entre un compteur « synchrone » et un compteur « asyn-chrone ».

16.2.1 La famille 7416x

16.2.1.1 Définition

Les circuits 7416X sont des compteurs. Les 74160 et 74162 sont des compteurs DCB, lepremier synchrone et le second asynchrone. Les 74161 et 74163 sont des compteurs 4 bits, lepremier synchrone et le second asynchrone.

Il ont comme particularités :– un master reset ou rest asynchrone pour le 74160 et 74161– un synchronous reset ou reset synchrone pour le 74162 et 74163.

4. voir Manipulation_16/Simulations/16_74191.DSN5. voir Manipulation_16/Simulations/16_74192.DSN6. voir Manipulation_16/Simulations/16_74193.DSN

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MANIPULATION 16.

Figure 16.9 – Circuits de la famille 7416x.

Nombre EntréeENP ENT CLK LOAD MR

0 0 0 0 0 01 1 1 H 1 12 1 1 H 1 13 1 1 H 1 14 1 1 H 1 15 1 1 H 1 16 1 1 H 1 17 1 1 H 1 18 1 1 H 1 19 1 1 H 1 1

Table 16.1 – Table de vérité du 74160.

La table du 74163 est la même mais avec des nombres allant de 0 à 15.

16.2.1.2 Modes de fonctionnement

Il y a quatre modes de fonctionnement :– reset : toutes les sorties reviennent à zéro.– load : les entrées P0 à P3 sont envoyées sur les sorties Q0 à Q3.– count : le compteur est actif et compte en fonction du signal d’horloge.– hold : le compteur ne change pas l’état de ses sorties.

Figure 16.10 – Mode de fonctionnement de la famille 7416x.

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MANIPULATION 16.

16.2.1.3 Mise en cascade

La mise en cascade est possible en utilisant la sortie TC et un registre à décalage ou uneporte AND à quatre entrées. Dans les deux cas, un circuit annexe est indispensable. Si on meten cascade le 74160 7 (Figure 16.11) qui est un modulo 10, on va avoir un modulo 100 et onva alors pouvoir compter jusque 99.

Figure 16.11 – Mise en cascade du circuit 74160.

16.2.1.4 Diagrammes des états

Figure 16.12 – Diagramme des états.

16.2.2 Les circuits 74190 et 74191

Ce sont des compteurs/décompteurs. Le 74190 est un compteur/décompteur DCB synchroneavec fonction preset asynchrone. Le 74161 est un compteurs/décompteur 4 bit synchrone avecfonction preset asynchrone. Ils ont comme particularités :

7. voir Manipulation_16/Simulations/16_74160_CASCADE.DSN

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MANIPULATION 16.

– l’entrée U/D détermine si ce sont des compteurs ou des décompteurs.– pas de reset.

Figure 16.13 – Circuits 74190 et 74191.


Il y a 4 modes de fonctionnement :– count up : le compteur est actif et incrémente en fonction du signal d’horloge.– count down : le compteur est actif et décrémente en fonction du signal d’horloge.– preset : les entrées P0 à P3 sont envoyées sur les sorties Q0 à Q3 sans attente du signald’horloge.

– hold : le compteur ne change pas l’état de ses sorties.

Figure 16.14 – Modes de fonctionnement des circuits 74190 et 74191.


La mise en cascade et possible en utilisant la sortie TC et RC. Mais encore, on a besoin d’uncircuit annexe pour gérer soit une incrémentation des compteurs en cascade soit une décrémen-tation. Si on met en cascade deux 74190 (modulo 10) on aura un modulo 100 comme pour le74160.

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MANIPULATION 16.

Figure 16.15 – Table de vérité RC.

16.2.2.3 Diagramme des états

Figure 16.16 – Diagramme des états des circuits 74190 et 74191.

16.2.3 Les 74192 et 74193

Ce sont des compteurs /décompteur : Le 74192 est un compteur :décompteur DCB synchroneavec fonction preset asynchrone. Le 74163 est un compteur/décompteur 4 bits synchrone avecfonction preset asynchrone. Ils ont comme particularités :

– deux entrées de signal d’horloge, l’une pour incrémenter et l’autre pour décrémenter.– un master reset ou reset asynchrone– deux sorties de signal d’horloge pour la mise en cascade l’une pour incrémenter, l’autrepour décrémenter.

Figure 16.17 – Circuit logique intégré.

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MANIPULATION 16.


Il y quatre modes de fonctionnement :– reset : toutes les sorties reviennent à 0 sans attente du signal d’horloge.– preset : les entrées P0 à P3 sont envoyées sur les sorties Q0 à Q3 sans attente du signald’horloge.

– hold : le compteur ne change pas l’état de ces sorties.– count up : le compteur est actif et incrémente en fonction du signal d’horloge.– count down : le compteur est actif et décrémente en fonction du signal d’horloge.

Figure 16.18 – Table de sélection des modes de fonctionnement.


La mise en cascade du 74192 8 (Figure 16.19) est simplifiée. Que ce soit pour incrémenterou décrémenter, il suffit de raccorder les sorties TCu et TCd avec les entrées CPu et CPdrespectivement.

Figure 16.19 – mise en cascade du 74192.

8. voir Manipulation_16/Simulations/16_74192_CASCADE.DSN

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MANIPULATION 16.

16.2.3.3 Diagramme des états

Figure 16.20 – Diagrammes des états des circuits 74192 et 74193.

16.3 ConclusionsLa différence entre un compteur synchrone et asynchrone (famille 7416X) : Un compteur syn-

chrone est un compteur qui attendra toujours le front du signal d’horloge pour changer d’état.Un compteur asynchrone est un compteur qui n’attend pas le front du signal d’horloge pourchanger d’état, il le fait instantanément.

Le compteur synchrone changera d’état à intervalles réguliers. Si l’une de ces pattes (resetou preset) met un certains temps à osciller avant de changer d’état, le compteur attendra letemps de recevoir un front du signal horloge pour réévaluer ces entrées et chnager l’état de sessorties. Ce compteur est déterministe. Le compteur asynchrone changera d’état dès que l’uneou l’autre de ses pattes reset ou preset le demandera. L’avantage est la rapidité. mais il nechnage pas toujours à intervales réguliers (on n’est pas sûr de son état). Ce compteur n’est pasdéterministe.

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MANIPULATION 17

Etude des registres à décalage 74164, 74165, 7495, 74194, 74195.

17.1 Description

Lors de cette manipulation, nous aurons l’occasion d’étudier le fonctionnement des registresà décalage suivants :

– registre 74164 ;– registre 74165 ;– registre 7495 ;– registre 74194 ;– registre 74195.


Après simulation de ces circuits, nous allons tenter de définir ce qu’est un registre à décalage.Nous étudierons les différents circuits séparéments et nous les comparerons afin d’en tirer lesparticularités de chacun.

Nous vérifierons leurs tables de vérité pour chaque mode de fonctionnement et nous étudie-rons la possibilité de mise en cascade de ces différents circuits.

17.2.1 Registre 74164

Le registre à décalage 74164 1 (Figure 17.1) est un registre huit bits avec remise à zéroasynchrone qui admet quatre entrées dont l’une désignée par R permet le bon fonctionnementlorsqu’elle est à l’état haut et efface le registre lorsqu’elle est à l’état bas.

L’entrée désignée par « C1/ → » sert, quant à elle, à envoyer un bit dans le registre quandelle est à l’état haut. C’est pourquoi nous avons choisi un élément de type « LOGICTOGGLE »afin qu’il s’active à l’état haut seulement lorsqu’on clique dessus pour envoyer le bit.

Le bit envoyé sur le registre est le résultat d’une opération AND entre deux bits. Par consé-quent, dans trois cas sur quatre, ce sera le bit ’0’ qui sera envoyé tandis qu’il existe une seulecombinaison pour créer un bit à l’état ’1’.

On peut remarquer que le bit envoyé arrive sur la première broche du registre à savoir cellequi porte le numéro no 3 sur la figure (17.1).


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MANIPULATION 17.


Avant d’établir la table de vérité (Table 17.1), nous avons pu constater que le registrepouvait contenir huit bits. Et que par conséquent, l’arrivée d’un nouveau bit provoque la sortied’un bit présent dans le registre à savoir le plus « ancien ». Ce procédé peut être illustré par lafigure suivante (Figure 17.2) :

Figure 17.2 – Registre à décalage sur huit bits.

Nous voyons donc bien qu’il y a un décalage des bits vers la droite. Le registre de décalagereste fixe, ce sont seulement les bits qui bougent.

En activant manuellement l’horloge, on peut constater que la sortie change. En fait les bitsdu registre interne se déplacent et sortent du composant avec un rythme synchronisé sur lerythme de l’horloge.

– R : reset– C1/ : signal d’horloge– & : agit sur les pins 1 et 2 pour les données.

Il faut que les pins 1 et 2 soient activées et l’entrée R aussi pour que l’on puisse voir le décalages’effectuer à chaque coup d’horloge.

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MANIPULATION 17.

EntréesA B AND

0 0 00 1 01 0 01 1 1

Entrée Commandes SortieE R C1/→ S

− 0 − reset− 1 0 rien0 1 1 01 1 1 1

Table 17.1 – Table de vérité du circuit 74164 .

Dans le datasheet, nous trouverons la table suivante (Table 17.2) :

Operating Inputs OutputsMode MR A B Q0 Q1 −Q7

Reset (clear) 0 − − 0 Q0 −Q6

Shift

1 0 0 0 Q0 −Q61 0 1 0 Q0 −Q61 1 0 0 Q0 −Q61 1 1 1 Q0 −Q6

Table 17.2 – Table de vérité du datasheet du circuit 74164 .

17.2.2 Registre 74165

Le registre 74165 2 (Figure 17.3) est une registre à décalage huit bits en série à chargementparallèle et à sorties complémentaires possèdant douze entrées et seulement deux sorties.

Il est nécessaire de charger les données Di dans le composant à l’aide de la borne « load »afin que celui-ci fonctionne. On doit donc commencer avec la borne SH/LD à l’état bas puis lamettre à l’état haut pour que le registre interne du composant s’active.

Figure 17.3 – Circuit 74165.2. voir Manipulation_17/Simulations/17_74165.DSN

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MANIPULATION 17.

La table de vérité de ce circuit est dressée ci-dessous (Table 17.3) :

Inputs Internal Outputs OutputSH/LD CLKINH CLK SER Parallel QA QB QH

0 − − − a...h a b h

1 0 0 − − QA0 QB0 QH0

1 0 ↑ 1 − 1 QAn QGn

1 0 ↑ 0 − 0 QAn QGn

1 1 − − − QA0 QB0 QH0


17.2.3 Registre 7495

Le circuit 7495 3 (Figure 17.4) est un registre à décalage quatre bits avec entrée parallèleet série et à sortie parallèle.


Operating Inputs Outputsmode S CP1 CP2 DS DN Q0 Q1 Q2 Q3

Parallel load 1 - ↓ - 0 0 0 0 01 - ↓ - 1 1 1 1 1

Shift right 0 ↓ - 0 - 0 Q0 Q1 Q20 ↓ - 1 - 1 Q0 Q1 Q2

Mode change ↑ 0 - - - No change↑ 1 - - - undertermined↓ - 0 - - no change↓ - 1 - - undertermined

Table 17.4 – Table de vérité du circuit 7495

17.2.4 Registre 74194

Le circuit 74194 4 (Figure 17.5) est un registre à décalage bidirectionnel universel.


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MANIPULATION 17.


Dans ce composant, il y a des entrées bien spécifiques :• CLK : signal d’horloge• MR : reset il faut qu’il soit à 1 pour pouvoir effectuer le décalage et si on le met à 0 ilrester l’afficheur.• SR et SL : permettent de choisir le sens du décalage• S0 et S1 : si il sont à 1, il permet d’afficher les données dans un état figé.

La table de vérité est établie ci-dessous (Table 17.5) :

Operating Inputs Outputsmode MR S1 S0 DSR DSL Pn Q0 Q1 Q2 Q3Reset 0 - - - - - 0 0 0 0Hold 1 0 0 - - - Q0 Q1 Q2 Q3

Shift left 1 1 0 - 0 - Q1 Q2 Q3 01 1 0 - 1 - Q1 Q2 Q3 1

Shift right 1 0 1 0 - - 0 Q0 Q1 Q21 0 1 1 - - 1 Q0 Q1 Q2

Parallel load 1 1 1 - - Pn P0 P1 P2 P3


17.2.5 Registre 74195

Le circuit 74195 5 (Figure 17.6) est un registre à décalage quatre bits à accès parallèle.

Les entrées spécifiques sont ici :– CLK : signal d’horloge– MR : reset– J et K : ils sont l’équivalent de SR et SL dans le circuit 74194– SL : équivalent à S0 et S1 dans le circuit 74194

Si on met MR=1, SL=1 et J=1, on va avoir un comptage vers la droite à chaque coup d’horloge.Si ensuite on met J=0 et K=1, on aura un décomptage vers la droite. Si on met SL à 0, on auraun affichage figé comme pour le 74194.


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MANIPULATION 17.


La table de vérité est affiché ci-après (Table 17.6) :

Operating mode Inputs OutputsMR PE J K Pn Q0 Q1 Q2 Q3 Q4

Asynchronous Reset 0 - - - - 0 0 0 0 1Shift, set first stage 1 1 1 1 - 1 Q0 Q1 Q2 Q2Shift, reset first 1 1 0 0 - 0 Q0 Q1 Q2 Q2

Shift, tohhle first stage 1 1 1 0 - Q0 Q0 Q1 Q2 Q2Shift, retain first stage 1 1 0 1 - Q0 Q0 Q1 Q2 Q2

Parallel load 1 0 - - Pn P0 P1 P2 P3 P4

Table 17.6 – Table de vérité du registre 74195.

17.3 ConclusionsUn registre à décalage est un registre de taille fixe, dans lequel les bits sont décalés selon

une horloge. Dans le cas de systèmes synchrones, le décalage se fait avec le même rythme quel’horloge.

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MANIPULATION 18

Etude du multivibrateur 74123.

18.1 Description

Lors de cette manipulation, nous allons effectuer l’étude du circuit intégré multivibrateur74123 (Figure 18.1).


Ce composant est constitué de sept pattes dontcinq en entrée et deux en sortie.

Les bornes à l’entrée sont :– borne CX– borne RX/CX– borne A– borne B– borne MRLes bornes à la sortie sont :– borne Q– borne Q


Dans un premier temps, nous allons relever la table de vérité de ce composant. Ensuite nousallons étudier la fonction monostable et vérifier les formules données par le constructeur 1. Nousrelèverons, en dernier lieu, la zone de fonctionnement du monostable ainsi réalisé.


En simulant le circuit 2 la table de vérité (Table 18.1).

1. voir le datasheet2. voir Manipulation_18/Simulations/18.DSN

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MANIPULATION 18.

Entrées SortiesCLEAR A B Q Q

0 − − 0 1− 1 − 0 1− − 0 0 11 0 ↑ ypqx qxyp1 ↓ 1 ypqx qxyp↑ 0 1 ypqx qxyp

Table 18.1 – Table de vérité du multivibrateur 74123.

18.3 Conclusions

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MANIPULATION 19

Etude du circuit 74273 ou 74373.

19.1 Description

Lors de cette manipulation, nous allons étudier et comparer deux circuits à savoir le circuitintégré 74273 (Figure 19.1) et le 74373 (Figure 19.2).


Ils sont chacun constitués de huit bits d’entrées et huit bits de sorties. Seuls les deux entrées decommandes sont différentes. Nous avons les broches CLK et MR pour le circuit 74273 et lesbroches OE et LE pour le circuit 74373.


Dans un premier temps, nous allons relever les tables de vérité par simulation et les analyser.Ensuite, dans un second temps, on tentera de définir pour quel type d’application ces circuitssont destinés.


La simulation du circuit 74273 1 nous donne la table de vérité suivante (Table 19.1).


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MANIPULATION 19.

Entrées SortiesCLEAR CLOCK DATA

MR CLK D7 D6 D5 D4 D3 D2 D1 D0 Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q01 − 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 01 − 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 − 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 01 − 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 11 − 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 01 − 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 11 − 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 01 − 0 0 0 0 0 1 1 1 0 0 0 0 0 1 1 1

......

......

......

......

......

......

......

......

......

0 − 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

Table 19.1 – Table de vérité du circuit 74273

Nous pouvons remarquer que les bits à l’entrée se retrouvent en sortie à condition que labroche MR soit à l’état ’1’. Si elle est à l’état ’0’, elle « efface » les bits à l’état de sortie. Celasignifie qu’elle met tous les bits de la sortie à l’état ’0’.

La table de vérité peut alors être réduite (Table 19.2) en supposant que D désigne le motbinaire de huit bits en entrée et Q, le mot binaire de huit bits en sortie.

Entrées SortiesCLEAR CLOCK D Q

MR CLK D Q

0 − − 01 ↑ A A1 ↑ A A

Table 19.2 – Table de vérité réduite du circuit 74273

19.3 ConclusionsCes deux circuits restituent intégralement le mot binaire d’entrée sur la sortie. Il est impor-

tant qu’une des deux broches de commandes soit, à un moment, à l’état haut pour activer lecircuit. Après, elle peut retomber à l’état bas sans aucun impact sur la sortie.

Cependant, la différence entre ces deux circuits concerne la seconde broche. En effet, le cir-cuit 74273 peut effacer la sortie en y mettant tous les bits à l’état bas lorsque la broche MRpasse à l’état bas et réindique les valeurs de sorties lorsque la broche revient à l’état haut.

Le circuit 74273, quant à lui, peut ne rien envoyer en sortie lorsque la broche OE est à l’étathaut. L’action inverse qui consiste à rétablir au niveau haut la broche, ne réactive pas la sortieà l’état dans lequel elle était contrairement au premier circuit.

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Documents

HEH, Campus Technique Institut Supérieur Industriel …corkymaigre.be/assets/files/ba3/tb3enu_labs_report.pdf · Ce document regroupe les rapports de toutes les manipu-lations eﬀectuées