I Technologie des circuits intégrés - univ-rennes1.fr

Méthodologie de conception des circuits intégrés VLSI - 1. Technologie 28/01/10

Olivier Sentieys

31

I Technologie des circuits intégrés 1. Technologie MOS

- Le transistor MOS : présentation générale - Modèle et performances - Technologies MOS (nMOS, pMOS, CMOS) et évolutions

2. Fabrication des circuits intégrés - Processus de fabrication - Phénomènes physiques et chimiques - Exemples d'une diode et de transistors MOS

3. Evolution technologiques - Evolution des processeurs - Notion de scaling

32

I.1 Transistor MOS

Transistor NMOS

D

S G

D

S G

G S

D D

S G

NMOS Enhancement NMOS Depletion

PMOS Enhancement

B

NMOS with Bulk Contact

Types de Transistors

Polysilicon Aluminum B


Olivier Sentieys

33

V

I V

2 1

3

1 3 2

demo

Transistor MOS

34

Drain

•  VGS = 0 : Aucune conduction Roff ≈ +∞

N N

Substrat P

Oxyde (SiO2) Métal Grille

Source

Vdd

G

N N

Substrat P

S D Canal Induit

Zone Dépeuplée (accepteurs ionisés)

•  VGS > Vt (tension de seuil) •  Champs Grille-Source => accumulation

d’électrons sous la grille

•  Création d ’une zone d ’inversion le substrat P devient N sous la grille : apparition du canal N (e- majoritaires)

•  Apparition d ’une zone dépeuplée dans le substrat (accepteurs ionisés)

•  Symétrique pour un MOS Canal P (Vgs < Vt, porteurs : e+)

•  Conduction par porteurs majoritaires contrairement au bipolaire

1.1 Technologie MOS •  MOSFET : Metal (Polysilicum) Oxide Silicium Field

Effect Trans.


Olivier Sentieys

35

Vgs < Vt

Vgs > Vt Vgs < Vdd - Vt

Vgs > Vdd - Vt

Transistor nMOS Transistor PMOS

Transmission de Niveaux (Source > Drain) –  Transmission correcte du 0 –  Transmission dégradée du 1 (Vdd-Vt)

–  Transmission correcte du 1 –  Transmission dégradée du 0 (Vss+Vt)

Porteurs Electrons Trous

Polarisation Substrat/Caisson

Vss : 0V Vdd : 5v

Transistors NMOS/PMOS

36

1.2 Modèles du MOS

•  L est approximé, tox est l’épaisseur de l’isolant (#400Å) •  K dépend du process et de la géométrie du MOS

K = µ ε W / tox L = W . k / L •  µ : mobilité des porteurs de charges

NMOS (électrons) µN = 500 cm2 / V-sec # 2 µP PMOS (trous) µP = 270 cm2 / V-sec

•  ε : permittivité de l’isolant # 4 ε0 = 3,5 10 - 13 F/cm

•  Transconductance K dépend de W/L •  Ids max dépend de W •  Température ↑ : comment évoluent µ et Ids max

Ids =

0 bloqué Vgs - Vt ≤ 0

K ( Vgs - Vt ). Vds - Vds 2

2

⎡

⎣ ⎢

⎤

⎦ ⎥ linéaire 0 < Vds < Vgs - Vt

K 2

( Vgs - Vt ) 2 saturé 0 < Vgs - Vt < Vds

⎧

⎨

⎪ ⎪

⎩

⎪ ⎪

L

W tox

Oxyde Diffusion N/P

canal

Source

Grille

Drain PolySi

G

D

S

Diffusion

L W

D

S G


Olivier Sentieys

37

Eléments parasites du MOS

DS

G

B

CGDCGS

CSB CDBCGB

NMOS Enhancement

= µ(Vgs-Vt)

L 2 τ = Ron.Cg

CjLWCdbCsbbulksourcedrainCapacité

CoxLWtoxLWCggrilledeapacité

WL

VtVddkVtVddKRon

..://

....:C

)(1

)(1:cedrain/sourRésistance

≈=

==

−=

−=

ε

38

MOS SPICE model 1

•  Expression d’Ids

•  Tension de seuil Vt

( )

( )2

2

2

2

00'

VtVgsLWKPVtVgsVdsSaturé

VdsVdsVtVgsLWKPIdsVtVgsVdsLinéaire

IdsVgsBloquéIdsdExpressionConditionMode

−−>

⎟⎟⎠

⎞⎜⎜⎝

⎛−−=−<

=<

PHIVbPHIGAMMAVTVt −−++= 0

Paramètre Définition NMOS 0.25u PMOS 0.25u

VT0 Tension de seuil 0.4V -0.4V KP Coefficient de transconductance 300µA/V2 120µA/V2

PHI Potentiel de surface à forte inversion 0.3V 0.3V GAMMA Paramètre de seuil du bulk 0.4V0.5 0.4V0.5 W Largeur du canal MOS 0.5-20µm 0.5-40µm L Longueur du canal MOS 0.25µm 0.25µm


Olivier Sentieys

39

MOS SPICE model 3

( ) ( )

( )

( ) ( )

),(2

.1

)(1,.2,

06.0

,),,(

,2.1

2.1

00

)(

22

VdsatVonMINVde

eVdeVtVgsVdeVonKAPPALeffWKeffIds

VonVgs

VtVgsTHETAKPKeffLDLLeffLeffVMAXVc

VtVgsVsatVsatVcVsatVcVdsatVdsatVdsMINVde

PHIVbPHIGAMMAVTOVtVtVon

VdeVtVgsVdeVdsKAPPALeffWKeffIds

VonVgs

IdsVgs

nkTVonVgsq

=

⎟⎠

⎞⎜⎝

⎛ −−+=<

−+=−==

−=+−+==

−−+==

⎟⎠

⎞⎜⎝

⎛ −−+=

>

=<

−

seuilSous

Normal

Bloqué

Paramètre Définition NMOS 0.25u PMOS 0.25u

LD Lateral diffusion into channel 0.01µm 0.01µm KAPPA Saturation field vector 0.01V-1 0.01V-1

VMAX Maximum drift velocity 150km/s 150km/s THETA Mobility degradation factor 0.3V-1 0.3V-1

NSS Subthreshold factor 0.07V-1 0.07V-1

40

1.3 Technologies MOS •  Technologie NMOS / PMOS : 1970-1980

–  Un seul type de transistor N ou P –  Résistances réalisées avec NMOS à déplétion

  Bonne qualité d’intégration mais …   Difficulté d’équilibrage des temps de montée et de descente   Transmission imparfaite des niveaux   Consommation en saturation

•  D’où (1980) Technologie CMOS : association de transistors N et P

N N

Substrat P

Transistor à déplétion : normalement ouvert

N E

S

Inverseur Nmos Vdd

Vss

Ids

Vgs

Déplét

ion

Enric

hiss

emen

t


Olivier Sentieys

41

MOS : Technologies •  nMOS et pMOS

•  1970-1980 •  Un seul type de transistor N ou P •  Resistances réalisées avec Tr à dépletion

E

S

inverseur nMOS

•  CMOS (Complementary MOS) •  1980-> •  Utilisation de transistors N et P •  Trise ≠ Tfall si Tn et Tp identiques

E S

•  Pseudo nMOS •  Resistances de charges réalisées avec Tr pMOS •  Taille des P > Taille des N pour diminuer Rp E

S

inverseur CMOS

Rp

Rn

•  MD-MOS (Multi Drains) •  Equivalent I2L (bipolaire) •  Source de courant en nMOS à dépletion •  Logique cablée type collecteur ouvert A

!A

42

Technologies MOS •  Technologie CMOS

–  Transmission parfaite des niveaux Pmos relié au Vdd assure le passage du 1 pour E=0 Nmos relié au Vss assure le passage du 0 pour E=1

–  Marges de bruit excellentes (VOH=VDD ; VOL=VSS)

marge de bruit : niveau de bruit pouvant être supporté sans modifier l'entrée de la porte suivante.

S

Id

Vdd

Vss

E

Rp

Rn

S = 1 = 0

E = 0 = 1

CL

V IH

V IL

Région indéfinie

"1"

"0"

V OH

V OL

NM H

NM L

Gate Output sortie étage N

Gate Input entrée étageN+1

Marge de bruit haute

Mage de bruit basse


Olivier Sentieys

43

MOS : autres technologies •  BiCMOS

–  Permet de conjuguer les avantages du bipolaire (rapidité) et du CMOS (densité, consommation)

–  Utilisation d’un push-pull bipolaire en sortie de cellule

•  Technologie AsGa (Arséniure de Gallium) –  Mobilité de l’électron plus grande que pour Si -> fréquences élevées –  Meilleure tenue en température, faibles courant d’entrées –  Temps de propagation symétriques –  Mais pas de MESFET à canal P

S

AsGa

Canal N

BiCMOS

44

Less capacitance

Less distance between nMOS and pMOS

Less leakage

MOS : autres technologies •  Techniques SOI (Silicon On Insulator)

–  Dans le CMOS l’isolation des caissons entraîne des capacités parasites et des courants de fuite…

–  Utilisation d’un isolant comme substrat, roissance épitaxiale de Si sur isolant

–  Pas de latchup –  Capacités parasites diminuent –  Compatible avec CMOS –  Solution d’avenir


Olivier Sentieys

45

I Technologie des CI 1. Technologie MOS


2. Fabrication des C.I. - Processus de fabrication - Phénomènes physiques et chimiques - Exemples d'une diode et de transistors MOS


46

I.2 Comment fabrique t'on un CI ?

Du sable au silicium Du silicium au circuit intégré

http://www.intel.com/education/makingchips


Olivier Sentieys

47

Fabrication des circuits intégrés •  Lingot de Silicium (environ 100kg) pur à 99,9999999%

I.3

Mono-crystal Silicon Ingot

Ingot slicing Silicon Wafer

48 Wafer

Fabrication des circuits intégrés •  Wafer : disque de silicium pure oxydé en surface

(substrat) •  Wafer = ensemble de puces (die) isolées entre elles •  Gravure identique de toutes les puces

I.3


Olivier Sentieys

49

Fabrication des circuits intégrés •  Contrôle sous pointes des puces

I.3

50

Fabrication des circuits intégrés •  Séparation des puces •  Montage sous boîtier protecteur •  Soudure du boîtier •  Contrôle final

I.3

puce

# 20

-30c

m

0,5 à 1,5 cm


Olivier Sentieys

51

Fabrication des circuits intégrés •  Comme l'impression en 3D d'un livre miniature

52

Fabrication des circuits intégrés


Olivier Sentieys

53

Plus propre que propre

•  Salle blanche

54

Fabrication des circuits intégrés •  Phénomènes physiques

–  Diffusion Diffusion d'impuretés de la surface silicium dans sa masse à haute température (#1100°C) : dopage de type N ou P

•  impuretés de type N: antimoine, phosphore, arsenic •  impuretés de type P: bore

Profondeur de la surface à la jonction varie de 0,1 à 20 µ (Si) Résistivité par carré fonction de la distribution des impuretés La diffusion se réalise en général à travers une fenêtre (masque)

–  Implantation ionique Permet le dopage du Si (# diffusion) par un bombardement de la surface des plaquettes de Si par des ions d'impuretés de type souhaité possédant une énergie cinétique élevée. Ce procédé se fait à température ambiante suivit d'un recuit à basse température (450 °C) pour rétablir la structure cristalline.

•  Procédés chimiques –  Croissance épitaxiale pour les couches enterrées

Premiers C.I. bipolaires diffusion triple -> limitation du Tr L'épitaxie est un procédé chimique qui permet de continuer la structure mono-cristalline d'un substrat par Déposition de couches atomiques additionnelles à partir d'une phase gazeuse à des températures comprises entre 1000 et 1200 °C. On obtient un film épitaxial qui peut être dopé.

Permet de doper le fond des caissons par une couche profonde de faible résistivité. Les atomes de Si déposés proviennent de SiCl4 (tétrachlorure de Si) ou de SiH4 (silane) en phase gazeuse. En moyenne, le film croît d'environ 1µm par minute. Les impuretés sont mélangées au gaz.

N P

impuretés de type P

substrat de type p

N

N P

Transistor NPN en triple diffusion

N + N

P

Transistor NPN avec croissance epitaxiale


Olivier Sentieys

55

Fabrication des circuits intégrés •  Procédés chimiques (suite)

–  Passivation (oxydation) Passivation de la surface de silicium par un diélectrique (dioxyde de silicium SiO2) :

oxydation du silicium par de la vapeur d'eau : Si + 2H2O -> SiO2 + 2H2 Réalisation de masques pour la passivation Protection, isolation, diélectrique des capacités intégrées

–  Photolithographie Permet l'élimination locale du SiO2. On recouvre la surface de l'oxyde par une résine photosensible qui, tant qu'elle n'est pas polymérisée, reste soluble dans certains révélateurs.

La polymérisation est obtenue par un rayonnement UV à travers un masque photographique.

–  Gravure sèches (Plasma)

SubstratSiO2

Résine

Masque

UV

1

2

3

4

56

Exemple : fabrication d’une diode

Substrat

a) Croissance du SiO2 SiO2

b) Application de la résine photosensible

Résine

c) Exposition aux UV à travers un masque

Masque

d) Développement de la résine

e) Gravure du SiO2 par un révélateur et dissolution de la résine

f) Dépôt et diffusion des impuretés

UV

N P

impuretés de type P


Olivier Sentieys

58

demo Technologie MOS

Inverseur CMOS O.25 um

59

Fabrication de Transistors MOS N et P 1°)

Tranche de silicium : substrat de type P

2°) Croissance d'oxyde de grille

SiO2 épais

Diffusion du Caisson

790nm : 1050°, 150'

Caisson N

pn

SiO2 mince

pn

Couche de Polysilicium -> grilles des Tr3°)

pn

PolySi

pn

GrilleGrille


Olivier Sentieys

60

4°) Diffusion drain et source

p p+ n+ p+ n n+

5°) Contacts et Interconnexions

p p+ n+ p+ n n+

p p+ n+ p+ n n+

Contacts Aluminium

SiO2

Fabrication de Transistors MOS N et P

Métal 1

61

I Technologie des CI 1. Technologie MOS


2. Fabrication des C.I. - Processus de fabrication - Phénomènes physiques et chimiques - Exemples d'une diode et de transistors MOS



Olivier Sentieys

62

Un transistor et un circuit en vrai!

63

Silicon Technology •  0.35 µm in 1995, 0.25 µm in 1998, 0.18 µm in 2000 •  130 nm in 2002, 90 nm in 2004, 65 nm in 2007

•  45 nm in 2010 (first ship 2008) –  11-15 metal levels, wafer 30cm –  0.6-0.9 Volts –  700 MHz (ASIC) - 9 GHz (on-chip 12 inverters) - 5 GHz (off-chip) –  3-4 (MPU), 1 (DRAM) - 4-8 (ASIC) cm2 – DRAM: 4Gbits, 4Gbits/cm2, 0.005 $/Mbits –  300 (MPU) - 6000 (ASIC) MTr/cm2, 0.05-0.1 $/MTr (MPU)

–  SRAM: 1500MTr/cm2, 250Mbits/cm2 –  6000 RISC processors (e.g. ARM7)

•  32 nm in 2013 (first chip in 2010) •  11 nm in 2019-2021 and then ? •  Post-Silicon Technologies (nanotechnologies)

Silicon Atom

5.43 A [ITRS 2009]

(0.5 nm)


Olivier Sentieys

64

Silicon in 2015 •  Power Supply: 0.6-0.8 V •  Technology: 25 nm CMOS (200 Ang.)

–  20 GTransistors, wafer 45 cm, 2-4 cm2, 13-17 metal levels –  Inverter 2.5 ps, 0.6 Volt –  33 GHz (on-chip 12 inverters) - 29 GHz (off-chip) –  DRAM 16 GBits at 10ns, 0.006 $/Mbits –  SRAM (cache) 1 GBits at 1.5ns –  256-bit Bus

•  More than 8500 Person.Month Design Cycle •  Software •  Mask set is few M$US

65

Évolutions technologiques •  Scaling technologique à chaque génération

–  Scaling factor : s –  Entre deux générations successives : s # 0.7

250 nm 180 nm 130 nm


Olivier Sentieys

66

Évolutions technologiques •  Evolution de la tension d’alimentation (Vdd)

0

0.5

1

1.5

2

2.5

3

3.5

4

4.5

5

Volta

ge

5 4 4 3 2 1 0.8 0.6 0.5 0.35 0.25 0.18 0.15 0.13 0.1

Process Geometry

67

Evolutions technologiques •  Taille de la puce : x2 tous les 3 ans •  Nombre de transistors :

–  Logique : x2 tous les 3 ans –  Mémoire : x4 tous les 3 ans

•  Vitesse : –  Logique : x2 tous les 3 ans –  Mémoire : x4 tous les 10 ans

•  Performance des processeurs –  50% par an


Olivier Sentieys

68


–  Fréquence augmente de 43% –  Capacité totale et tension d'alimentation sont réduites de 30% –  Énergie réduite de 65%

E = C*Vdd2 = C'*0.7 * (Vdd'*0.7)2 = 0.35*C'*Vdd'2 = 35% E' –  Puissance réduite de 50%

P = f*C*Vdd2 = 1.43*f * 0.35*C'*Vdd'2 = 50% P' On considère que l'activité du circuit est constante

Mais à nombre de transistors constant!

–  Densité de transistor double à chaque génération –  Surface des puces augmente de 25%

–  Densité de puissance augmente avec un facteur 2 –  Courant d'alimentation augmente de façon importante

69


–  Scaling factor : s –  Entre deux générations successives : s # 0.7

Device dimensions : W, L, tox, junction depth

s

Transistor area (W.L) s2

Capacitance per unit area : Cox 1/s Capacitances : C=WLCox s Vdd, Vt s Gate delay s Power/gate s2 Power.delay product s3 Power density 1


Olivier Sentieys

70

Submicronique profond (DSM) •  Changement fondamental dans le délai des composants

–  Les interconnexions dominent le temps de fonctionnement et la consommation

Jusqu'à 60% du chemin critique du aux interconnexions –  Problème pour prédire de manière précise le routage

Exemple: temps de propagation d'une NAND 2 entrées : •  connecté à 2mm de métal : 280 ps •  connecté à 0.5mm de métal : 119 ps

–  DSM implique un comportement non linéaire des portes –  Cuivre, augmentation du nombre de niveaux de métal

Documents

I Technologie des circuits intégrés - univ-rennes1.fr