Laboratoire d'Electronique des Systémes TEmps Réels LESTER / CNRS FRE 2734

BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12

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Reconfiguration dynamique faible coût de

systèmes électroniques connectés en réseau.

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GDR ADAPT, Fribourg le 14 février 2008Pierre Bomel (UBS), Guy Gogniat (UBS), Jean-Philippe Diguet (CNRS)


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PLAN

Problématique et enjeu de la reconfiguration dynamique

Etat de l’art en endo-reconfiguration « réseau »

Contribution

Résultats

Perspectives et conclusion


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DReconfiguration de systèmes électroniques

Logiciel

Mise à jour de la basede programmes disponibles.

(microprocesseurs)

Matériel

Mise a jour du contenude circuits reconfigurables

(FPGAs)

MémoireFLASH

PROM …Disque

dur

Viaun réseau

Des systèmes de plus en plus génériques et complexes

Problématique et enjeu


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Reconfiguration « naturelle »

mémoire

Au reset


mémoiremicroprocesseur

reset

Assistance par un processeur

Zone reconfigurable dynamiquement

μproc

FLASH

Disquedur

Réseau

port

Migration du processeur dans le FPGA

Evolution de la reconfiguration des FPGA

« du reset externe au SOPC »


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Vocabulaire relatif à la reconfiguration

Point de vue physique: « comment fait-on ?»

Endo-reconfigurationReconfiguration partielle via un mécanisme interne.

Exo-reconfigurationReconfiguration via un mécanisme externe.

Point de vue fonctionnel: « qui décide ? »

Reconfiguration « classique »Le FPGA est passif.La décision de reconfiguration est prise par un acteur

externe.

Auto-reconfigurationLe FPGA décide lui-même de sa reconfiguration.


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DSOPC = System On Programmable Chip

FPGA + microprocesseur embarqué

TriscendE5/A7

Actel Altera Atmel Triscend Xilinx8051 ARM9 AVR 8051, ARM7 PPC405

8 bits RISC 32 bits RISC 8 bits 8 bits, RISC 32b RISC 32 bits

AMBA CoreConnect

ProAsic Excalibur FPSLIC E5, A7 Virtex 2 et 4

Nios II microblaze

Marché spatial et aéronautique des

« anti-fuse »

Le processeur peut

reconfigurer le FPGA

Fin de la ligne Racheté (Xilinx)Reconfiguration

dynamique et partielle



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Zone reconfigurabletotalement

FPGA ARM9

port

FLASH

Excalibur: endo-reconfiguration totaleVirtex: endo-reconfiguration partielle


Zone reconfigurablepartiellement

FPGA PPC405

ICAP

FLASH

SRAMSRAMSRAMSRAM

SRAMSRAMSRAMSRAM


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DEndo-reconfiguration partielle des Virtex.

Quel intérêt ?

Reuse = réutilisation du même FPGA pour plusieurs applications simultanées« 1 plate-forme pour n applications »

Flexibilité = reconfiguration à grain variable- grain « fin » (LUT, mémoire, …)- grain « moyen » (zone arbitraire du FPGA)- grain « gros » (la totalité du FPGA)

Sous-systèmes matériels de plus en plus dynamiques, voire adaptatifs- RTOS avec notion de tâches matérielles- Réactivité en environnements incertains

OptimisationsRéduction de la surface de silicium FPGAPlus petit, plus rapide, consomme moins, rayonne moins, etc, ...



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Des FPGAs plus petits, plus rapides

et moins nombreuxDes m

émoires en constante

augmentation de volume (bits)

Malgré le « reuse du FPGA » il y a une contradiction flagrante au niveau système. Elle est due aux mémoires de stockage des bitstreams.

Encore plus de mm2 de silicium ayant un faible taux de « reuse »Plus de consommationPlus de composants donc plus de surface PCBFiabilité, MTBF moindres

Quels inconvénients ?


PLUS DE BISTREAMS = PLUS DE MEMOIRES !


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L’environnement est réduit au minimum.Les bitstreams proviennent d’un serveur distant,

accessible via un réseau local (Ethernet)

La viabilité de l’endo-reconfiguration partielle dépend de la nature du stockage des bitstreams et de la vitesse de leur chargement.

Il faut une plate-forme ultra-légère « faible coût ».


FPGA reconfigurablepartiellement

PPC405ou

Blaze

Interfaceréseau

ICAP

BRAM

Serveur de bistreams

Ethernet


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PLAN



Contribution

Résultats



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D Port d’endo-reconfiguration ICAP (Internal Configuration Access Port)

Accessible à tout processeur « hard core » coeur de PPC405« soft core » microblaze synthétisé

Vitesse annoncée 100 Mo/s à 100 MHz, soit 8 Mb/s@MHz(100 Mo/s = 800 Mb/s = 8 Mb/s@MHz)

IP EDK = OPB HWICAP (150 slices, 1 BRAM)

Via le bus PLB,un pont,et le bus OPB

Etat de l’art – ICAP

Xilinx, circuits Virtex 2 pro et Virtex 4 VFX


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DICAP (max théorique)

Claus2007

Xilinx2006

Lagger2006

Williams2004

Taille des fichiers

- 300 Ko - 70 Ko -

FPGA V2, V4, V5 V2 pro V4 FX12 V2 V2

Fréquence 100 MHz - 100 MHz 27 MHz 100 MHz

Processeur - PPC405 MicroBlaze MicroBlaze MicroBlaze

OS - ? XMK uClinux uClinux

Pile de protocoles

- ? lwIP(Dunkel’s)

Linux’sTCP/IP

Linux’sUDP/IP

Réseau - Ethernet100 Mb/s

Ethernet100 Mb/s

Ethernet100 Mb/s

Ethernet100 Mb/s

Application Endo-reconf. Assistance à la conduite

HTTP Crypto HTTP, FTP

NFS + driver ICAP

Performance(b/s@MHz)

8 M ? 40 K 17 K 32 K

Etat de l’art – étude comparatif des travaux actuels


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Etat de l’art

Résumé

ICAP Claus Xilinx Lagger Williams

Vitessebit/s@MHz

8 M ? 40 K 17 K 32 K

Taillemémoire

NA ? 64 M > x M > x M

Les débits sont 2 ordres de grandeur inférieurs à celui de l’ICAP.

La taille mémoire requise nécessite des mémoires externes au FPGA.- buffers des piles de protocoles 500K – 1M- noyau linux 1-2M- root file system 100 M

Conclusion = nécessité d’une plate-forme plus efficace.


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PLAN



Contribution

Résultats



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DEndo-ronfiguration dynamique, partielle et « ultra-légère »

Objectif = reconfiguration plus rapide, avec moins de mémoires

Quelle architecture matérielle, quelle architecture logicielle ?Quelles interfaces ? Quels protocoles ? Quelles performances ?

Contribution

FPGA reconfigurablepartiellement

PPC405ou

Blaze

Interfaceréseau

ICAP

BRAM

Serveur de bistreams

Ethernet


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Contribution

Architecture matérielle

Le bitstream est « tiré » du réseauvia le contrôleur Ethernet parle PowerPC.

Les trames reçues sont interprétées par un protocole dédiéet ensuite formatées ettransmises à l’ICAPvia les bus PLB et OPB.


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Contribution

Architecture logicielleLe protocole de reconfigurationdynamique est une couchelogicielle qui se situe immédiatementau dessus des drivers du contrôleurEthernet et de l’ICAP.

Il a pour but d’implanter un pipelinede données le plus efficace possibleentre les deux périphériques en fonctiondes ressources mémoires disponibles.

HandlerD’IT

Protocole

LXT972AICAP

Paradigme du producteur-consommateur avec buffer circulaire intermédiaire.

1/ Trame reçue

2/ Recopie dans l’ICAP

3/ Une fois par burst de P trames, envoi d’un ACK


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DTrames du protocole = trames Ethernet 802.3

dst src ethertype data FCS6 6 2 46-1500 4

Format DIX (Dec, Intel, Xerox), EtherType = identification du protocole0x0800 IP V40x0806 ARP0x809B AppleTalk…

Format originel des trames Ethernet 802.3 « à la Xerox »Si EtherType < 0x0600 alors il s’agit de la taille de la zone « data »

C’est le format « Xerox » que nous utilisons pour notre protocole.


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DExemple de transmission d’un bitstream de 5000 octets

N = nombre total de trames = 4P = taille du demi buffer circulaire = 2

fpga server 1500 Data FCS3




fpga server 46 zéros FCSN

server fpga 46 zéros FCSP

server fpga 46 zéros FCSACK=0

server fpga 46 zéros FCSACK=0


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DProtocole « adaptatif » de reconfiguration dynamique partielle

ServeurDe

Bitstreams

N = nombre de trames

Les trames sontnumérotées de 1 à N

Plate-formeultra légère

P = taille du burstà ce moment là.

P = ½ buffer

Mode maîtreoptionnel

Contribution


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Résultats

Résultats – mesures en fonction de P et de la taille des bitstreams

Il faut très peu de mémoire (6 trames < 10 Ko) pour atteindre l’optimum.

serveur fpga

Hub100 Mb/s


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Résultats

Résultats

Auteurs Claus Xilinx Lagger Williams

Débitbit/s@MHz

400 K ? 40 K 17 K 32 K

Taille mémoireen octets

40 K ? 64 M > x M > x M

400 Kb/s@MHz >> 40 Kb/s@MHz

40Ko: tout en BRAM, aucune mémoire externe.

Débit « Ethernet » soutenu de 40 Mbit/s.

Brevet BFF08P0055 déposé le 1er février


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DConclusion

Quels matériels ? V2 + PPC405 100 MHz + ICAPQuels logiciels ? « sur mesure »Quelles interfaces ? Contrôleur Ethernet Intel LXT972AQuels protocoles « propriétaire » mais fondé sur du 802.3Quelles performances ? 40 Mbit/s, 50Ko en 10 ms

« soit dix à vingt fois plus rapides que les autres contributions ».

Extensions (explorations, optimisations et usage de standards)Matériels V4, V5, MicroBlaze + DMA, ICAP/PLBLogiciels Linux, uClinux, RTlinux, RTAI, XMKInterfaces CAN, WiFi, autres contrôleurs ETHProtocoles TCP/IP, UDP/IP, lwIP, nouveau standard ?

Perspectives applicativesRobotique mobile Transferts de bitstreams/données rapidesRadio logicielle multistandard Caméras plus « intelligentes »

Conclusion et perspectives


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RGBluminance

Traitement 3

Traitement6

Traitement1

Traitement4

Traitement7

Traitement2

Traitement5

Traitement8

Camérainput

vide

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sortie

sortie

sortie

manager EthernetUART

RGBluminance

Traitement 3

Traitement6

Traitement1

Traitement4

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Traitement2

Traitement5

Traitement8

Camérainput

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sortie

sortie

sortie


Traitement9

Traitement 12

Traitement15

Traitement10

Traitement13

vide

Traitement11

Traitement14 vide

entrée

entrée

entrée

VGAoutput

vide

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Traitement9

Traitement 12

Traitement15

Traitement10

Traitement13

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Traitement11

Traitement14 vide

entrée

entrée

entrée

VGAoutput

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Simples câbles

Perspectives = Projet multi-FPGA


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[1] « Using Partial Run-Time Reconfigurable Hardware to Accelerate Video Processing in Driver Assistance Systems »

C. Claus, J. Zeppenfeld, F. Muller et W. StecheleDATE 2007

[2] « Web Server Design Using MicroBlaze Soft processor »Xilinx, XAPP433, octobre 2006

[3] « Self-reconfigurable Pervasive Platform For Cryptographic Application »A. Lagger, A. Upegui et E. SanchezFPL 2006

[4] « Embedded Linux as a Platform for Dynamically self-reconfiguraing systems-on-chip » J. Williams et N. BergmannERSA 2004

Merci de votre attention

Références

Documents

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