1. Les différents types de supports physiques

Il y a plusieurs manières d'intégrer physiquement des puces RAM à la carte mère ou à la carted'extension. Les systèmes anciens utilisent des puces mémoire séparées, appelées des puces DIP (àdoubles rangées de broches), qui étaient raccordées par des connecteurs ou soudées directement à unecarte.

La plupart des systèmes modernes utilisent des barrettes mémoires appelées SIMM ( Single In-lineMemory Module = module mémoire à simple rangée de broches de connexion ).

Ce type de module combine plusieurs puces sur une petite plaquette enclenchée dans un socle demaintien. Le module SIPP est semblable à un SIMM, mais utilise des broches à la place du connecteurplat pour se connecter à la carte mère. Il est possible de transformer une barrette SIPP en SIMM ensupprimant les broches, ou de transformer une SIMM en SIPP en soudant les broches. Certaines sociétésfabriquent des convertisseurs de SIPP en SIMM qui permettent au SIPP de se brancher sur desconnecteurs SIMM 30 broches conventionnels. Il existe donc actuellement 4 types de support demémoire. Les puce DIP, les barrettes SIPP, SIMM et DIMM. Viens ensuite la génération de mémoires,RDRAM.

Fig. 1 : Des barrettes SIP, avec leurs fines pattes soudées sont presque aussi délicates à installer que lespuces traditionnelles

1.1 Format d'une barrette SIMM 8 bit.

Fig. 2 : Les barrettes SIMM 30 broches sont plus pratiques. L'échancrure à gauche évite qu'ellessoient montées à l'envers. Ce sont des barrettes 8 bits.

1.2 Format d'uns barrette SIMM 32 bit

Barrette SIMM 72 broches 32 bits Montage d'une barrette SIMM 72broches

L'échancrure au milieu et à gauche évite qu'elle soitmontée à l'envers.

1.3 Format d'uns barrette DIMM 64 bit

Barrette DIMM 168 broches en 64 bits. Montage d'une barrette DIMM 168broches

Les deux échancrures au milieu évitent de monter la barrette àl'envers. Ces barrettes existent en 3,3 v et en 5 v. La positions deséchancrures varie en fonction de la tension de la barrette.

Barrette DIMM 184 broches en 64 bits.

On voit qu'ici il n'y a qu'une seuléchancrure. Ces barrettes existent en2,5 v.

Barrette DIMM 208 broches en 64 bits (QBM).

On voit ici la serie de petit composantssitués en dessous des blocsmémoires.

Le format DIMM est utilisé, entre autre, par des mémoires de type SDRAM en 168 broches puis par desmémoires DDR SDRAM et QDR SDRAM en 184 broches et le 208 broches pour les mémoires QBM.

1.4 Format de la barrette RDRAM

Ce sont des barrettes mémoires séries constituées de composants 16 bits ( ou 18 bits ) avec unconnecteur de 184 broches. On a donc une largeur de bus de 16 bits ( Oui j'ai bien dit 16 bits ). Ce typede mémoire a fait son apparition début 1999 et aurait dut se généraliser en 2002 malheureusement sontprix était trop excessif par rapport à la DDR Ram. Ce qui a eu pour concéquence de faire disparaître petità petit ce type de mémoire.

2. Bancs de mémoire

Les barrettes mémoire ( SIPP, SIMM et DIMM ) sont organisées en bancs sur les cartes mères et lescartes mémoires. Vous devez connaître l'agencement du banc de mémoire et sa position sur les cartesmères et les cartes mémoires quand vous ajoutez de la mémoire au système. En outre, les diagnosticsmémoire indiquent les emplacements des erreurs par octet et par adresse et vous devez utiliser ceschiffres pour savoir où se trouve le banc défectueux. Les bancs de mémoire correspondent, en général, àla capacité du bus de données du microprocesseur.

Le Tableau suivant montre la taille de chaque banc selon le type de PC :

Processeur Bus dedonnées

Taille dubanc

( Parité )

SIMM 30 broches parbanc

SIMM 72 broches parbanc

8088 8 bits 9 bits 1 1 (4bancs)

8086 16 bits 18 bits 2 1 (2bancs)

286 16 bits 18 bits 2 1 (2bancs)

386SX, SL, SLC 16 bits 18 bits 2 1 (2bancs)

386DX 32 bits 36 bits 4 1

486SLC,SLC2 16 bits 18 bits 2 1 (2bancs)

486SX, DX, DX2,DX4 32 bits 36 bits 4 1

Pentium 64 bits 72 bits 8 2

Le nombre de bits de chaque banc peut être fait de simples puces ou de SIMM. Par exemple, dans unsystème 286 utilisant un banc 18 bits, vous pourriez faire un bloc de 18 puces d'une capacité de 1 bit, ouutiliser quatre puces d'une capacité de 4 bits, pour les bits de données, et deux puces d'une capacité de 1bit comme bits de parité. La plupart des systèmes modernes n’utilisent pas de puces mais des SIMM. Si lesystème dispose d'un banc 18 bits, il utilisera plutôt des SIMM 30 broches, deux par banc. Toutes lesbarrettes SIMM d'un même banc doivent être de la même taille et du même type. Comme vous pouvez leconstater, les SIMM 30 broches sont moins intéressants pour les systèmes 32 bits parce que vous devezen utiliser quatre par banc !

Ces SIMM n’étant disponibles qu’en 1 Mo ou 4 Mo, cela signifie qu'un banc doit faire 4 Mo ou 16 Mo demémoire . II n'y a pas de capacité intermédiaire.

L'utilisation de SIMM 30 broches dans un système 32 bits limite artificiellement la configuration de lamémoire et n'est pas conseillé. Sur les systèmes 32 bits qui utilisent des SIMM 72 broches , chaqueSIMM représente un banc séparé et peut être ajouté ou enlevé individuellement, et non forcément pargroupe de quatre. La configuration de la mémoire est ainsi plus facile et plus souple. Par contre sur dessystèmes 64 bits comme les Pentium II, les barrettes SIMM doivent être utilisées par paires. Seules lesbarrettes DIMM de 64 bits peuvent être montées par unité.

La disposition physique sur les cartes mères ou les cartes mémoire est arbitraire, elle est déterminée parles constructeurs. Vous pouvez choisir la disposition de votre carte mère ou de vos cartes d'extension enfaisant des tests, mais cela prend du temps et ce n'est pas toujours facile, surtout si vous avez desproblèmes avec votre système. La documentation de votre système ou de votre carte vous y aidera.

2.1 Mémoire avec Parité et sans Parité.

Les mémoires avec parité sont des mémoires qui utilisent 1 bit supplémentaire pour stocker la parité d'unoctet ( 8 bits ). C'est à dire que lorsque le système écrit un octet, par exemple 0000 0010, il compte lenombre de bit qui sont à 1. Si ce nombre est pair alors le bit de parité est mis à 0 sinon il est mis à 1. Demême, à chaque lecture, le système recalcule le nombre de bit à 1 et vérifie que le résultat correspondbien à la valeur stockée. Pour que le contrôle de parité soit effectué, il faut au préalable qu'il soit activédans le bios. Lorsqu'une erreur de parité est détectée, le système est toujours arrêté brutalement avec unmessage du type :

'PARITY ERROR AT 0AB5:00BE. SYSTEM HALTED.' Et cela pour les systèmes d'exploitation DOS, Windows v3.11 et Windows 95, car c'est une erreurmatérielle classifiée de 'FATALE' et que l'on ne peut pas ignorer. Par contre certains systèmes commeLinux ou SCO-Unix, gèrent eux même cette erreur soit en détournant l'interruption 02h soit en mettant àzéro le bit 7 du port 70h. Certain type de mémoire stocke le nombre de bit impair au lieu du nombre de bitpair. Le tableau suivant fournit la valeur du bit de parité en fonction du type de mémoire

Type Bits de données Nombre de 1 Bit de parité

Parité pair0000 0000 pair 0

1000 1001 impair 1

Parité impaire1000 1000 pair 1

0111 0000 impair 0

3. Structure physique de la mémoire.

La mémoire est organisée sous la forme d'une grille dont chaque nœud correspond à un transistor. Onutilise la capacité résiduelle du transistor pour stoker l'information.

Le processeur envoie l'adresse complète au multiplexeur / démultiplexeur de la mémoire, le MUX, etspécifie s'il s'agit d'une lecture ou d'une écriture.

� Le circuit de multiplexage divise l'adresse en deux parties. Les bits de poids fort contiennentl'adresse de la ligne et les bits de poids faibles l'adresse de la colonne. Le signal Row AdressStrob ( RAS ) est généré pour indiquer à la DRAM qu'il s'agit d'une adresse ligne. Puis le signalColumn Adress Strob ( CAS ) est généré pour indiquer à la DRAM qu'il s'agit d'une adressecolonne.

� Si une lecture est effectuée alors le bit, situé à l'intersection de la ligne et de la colonne, estenvoyé sur la ligne de donnée. Dans le cas contraire la donnée est écrite à la même intersection.

La mémoire est composée de transistors que l'on utilise comme des condensateurs. Afin de compenserles pertes de charge de ces condensateurs la mémoire doit être régulièrement rafraîchie. Pendant lerafraîchissement, il n'y a pas d'accès possible à la mémoire, ni en lecture ni en écriture. Le processeurdoit attendre quelques cycles pour que le rafraîchissement soit terminé. Ces temps d'attente, appelé enanglais Waitstates ou Temps de Latence , font chuter les performances du système. On s'efforce doncde les réduire autant que faire se peut. Ils ne sont pas les mêmes pour tous les composants, de sorte qu'ilexiste des composants de mémoire plus ou moins rapides.

Les temps d'accès s'évaluent en nano secondes et sont compris entre 40 ns et 120 ns. Une nanoseconde vaut un milliardième de seconde = 10-9 s ! ). Plus ce temps est long, plus le composant demémoire est lent.

La vitesse de rafraîchissement ne peut pas s'adapter à la vitesse d'accès des composants de mémoire.Elle est tenue de respecter des limites bien précises imposées par la construction de la carte mère. Pourles cartes mères modernes, on exige en général un temps d'accès de 60 ns , 70 ns ou 80 ns. L'utilisationde composants de mémoire plus lents provoque en général de graves erreurs de lecture alors que descomposants plus rapides n'apportent aucun gain de vitesse supplémentaire. Au contraire, les mémoirestrès rapides, par exemple avec 40 ns de temps d'accès nécessitent éventuellement aussi unrafraîchissement plus rapide et si la carte mère ne le fournit pas en temps voulu, il y a de fortes chances

pour que la mémoire ait déjà tout oublié. La perte de performance due aux temps d'attente est trèssensible sur les cartes mères modernes cadencées à 100 MHz et davantage. Pour remédier à ceproblème, on utilise deux procédés fondamentalement différents, seuls ou combiné:

� Un cache externe de mémoire statique , généralement de 256 Ko. � De nouvelles technologies des mémoires, les RAM EDO, BEDO, SDRAM, DDR SDRAM, QDR

SDRAM et RDRAM

3.0 Architectures interne de la SRAM.

Il existe plusieurs type d'architecture interne des composants mémoires SRAM.

� SyncBurst en Flow-throught, Pipelined SCD (Single cycle deselect), Pipelined DCD (Double cycledeselect).

� ZBT (Zero Bus Turnaround ) Flow-throught et ZBT Pipelined. � QDR 2-word burst et QDR 4-word burst. � DDR 2-word burst et DDR 4-word burst avec des entrées/sorties communes ou séparées..

La composant mémoire SRAM de base ne change pas. Par contre ce qui change c'est la façon de gérerles entrées/sorties. Par exemple le SyncBurst permet à 2 bus de gérer le composant. 4-word burstsignifie que l'on peut lire en 1 seul cycle une donné sur 64 bits. D'une façon générale, on vas surtoutessayer avec le ZBT, DDR et QDR de diminuer les cycles d'horloge utilisés entre les lectures/écritures etd'optimiser la gestion du décodage des adresses.

Exemple d'architecture DDR

3.1 Chronogramme des cycles d'accès.

Les boîtiers de mémoire dynamique n'ont pas de commande de validation. Ce rôle est remplit par laconjonction des signaux RAS et CAS. Il y a trois cycles de base pour une mémoire dynamique, le cycle delecture, le cycle d'écriture et le cycle de rafraîchissement

3.2 Cycle de lecture

� TaccèsRAS : C'est le temps d'accès à partir de l'activation du signal RAS. Il s'agit du temps d'accèseffectif en lecture.

� TaccèsCAS :C'est le temps d'accès à partir de l'activation du signal CAS. � TpréchargeCAS :C'est le temps de préchargement du signal RAS. Après chaque accès il faut garantir une

certaine durée d'inactivité ( RAS désactivé ) avant de pouvoir commencer un nouveau cycle ( par exemplede 60 ns ).

Le temps de cycle est l'intervalle de temps minimum séparant deux demandes d'accès successives enlecture ou en écriture

3.3 Cycle d'écriture

Le mode le plus fréquent est le mode "contrôlé par CAS". Le signal d'écriture RW est positionné avant leCAS ce qui provoque l'écriture. Dans le mode 'late write cycle" on génère le signal RW après le CAS.Dans ce cas c'est le signal RW qui provoque l'écriture. Cela permet de lire et d'écrire un mot en un seulcycle.

� Twrite est la durée du signal RAS en écriture, il est souvent égale à TaccèsRAS.

3.4 Cycle de rafraîchissement

A l'intérieur du boîtier, le rafraîchissement se fait par ligne entière. Chaque accès provoque lerafraîchissement de toute la ligne adressée.

Un mécanisme de rafraîchissement doit garantir l'accès périodique à chaque ligne, en fournissant sonadresse accompagné du signal RAS. Ceci dit, à ces caractéristiques temporelles s'ajoutent denombreuses contraintes secondaires comme le temps de prépositionnement des adresses avant le RASet le CAS, la durée minimale du signal CAS, le temps de prépositionnement de la donnée en écritureavant le RAS etc… Chaque modèle a ses contraintes particulières. Il peut y avoir plus de 40 paramètrestemporels…

4.1 Mémoire FPM DRAM.

Pour de la mémoire DRAM tout court, l'accès à une donnée se fait en modifiant le signal RAS et CAS pourchaque lecture/écriture et ceci même si la donnée suivante se trouve sur la même ligne ou colonne.

Cycle de lecture de la mémoire FPM

Pour la mémoire FPM DRAM, lorsque la donnée se trouve sur la même ligne, la descente du signal RASmémorise l'adresse de la ligne durant tout l'accès. Donc pour accéder à plusieurs colonnes de cette ligne (dans un ordre quelconque ), il est juste nécessaire de présenter l'adresse de la colonne désirée dans laligne sélectionnée par le RAS. Cela permet d'accélérer l'accès aux données se trouvant sur la mêmeligne. On économise ainsi le Timing du RAS. Pour accéder à la donnée, le signal CAS doit rester à l'étatbas. La notion de Fast Page vient du fait que la sélection de la ligne correspond à la sélection d'une page dansune livre et la lecture dans cette page correspond à la lecture des différentes colonnes.

Cas de plusieurs accès consécutif :

La mémoire FPM ( Fast Page Mode ) existe en 70 et 60 ns. L'accès le plus rapide de la FPM est 5-3-3-3 (à 66MHz ) contrairement à la RAM classique qui est de 5-5-5-5. En fait cela correspond au cycle CPUnécessaire à la lecture ou à l'écriture. Cela signifie qu'il faut 5 cycles d'horloge pour lire/écrire la premièredonnée, puis 3 cycles pour les 3 autres. La bande passante maximale est de 174 Mo/s.

4.2 Mémoire EDO.

Cette abréviation, signifie Extended Data Out . Les composants de cette mémoire permettent deconserver plus longtemps l'information, on peut donc ainsi espacer les cycles de rafraîchissement. D'autrepart, par rapport à la FPM, le signal CAS n'a pas besoin d'être maintenu pour lire la donné, on peut doncanticiper sur le prochain Precharge Time de la mémoire, c'est à dire le prochain cycle mémoire.

La RAM EDO, qui n'existe qu'en modules SIMM, nécessite une logique de rafraîchissement particulière.Elle ne peut donc pas être utilisée sur les anciennes cartes mères de 486 ou de Pentium car lescontrôleurs de mémoire de ces cartes ne sont pas conçus à cet effet.Si le CACHE secondaire constitue le remède le plus courant pour pallier la lenteur de la RAM par rapportà la vitesse des processeurs, la mémoire EDO ( Extended Data Out ou HPM pour Hyper Page Mode)entend parvenir au même résultat ( pour certaines cartes mères non équipées de cache L2 ).

L'ajout d'un verrou de type D (D-Latch) permet de charger une nouvelle adresse en entrée sans attendrela validation d'une donnée en sortie. Les cycles de latence entre deux lectures sont minimisés, d'où unfonctionnement de l'ordre de 50 MHz , contre 25 MHz pour de la DRAM à 70 ns en FPM. Non contente des'adapter à la fréquence externe d'un processeur comme le Pentium/100, voire le Pentium/133 en modeburst, la mémoire EDO n'engendre qu'un surcoût limité à 5 %. Compatible avec la DRAM classique, elleexige toutefois une carte mère spécifique pour tourner à pleine vitesse.

Cycle de lecture de la mémoire EDO

La RAM EDO permet la réduction de la durée des cycles de mémoire en condensant la temporisation desCAS pour obtenir plus de données en sortie d'une séquence d'accès. En cycle d'horloge cela sereprésente par 5-2-2-2. Des augmentations de performances des ordinateurs de l'ordre de 15% sontpossibles par rapport à la mémoire FPM DRAM. Le débit maximum de la mémoire EDO DRAM se situeaux alentours de 264 Mo/s.Toutefois, face à la popularité grandissante de la mémoire SDRAM ce type de mémoire devrait débuterson cycle de désuétude vers la fin 1998.

4.3 Mémoire BEDO.

La RAM BEDO (Burst Extended Data Out ) est une évolution de la RAM EDO il s'agit d'une variante del'EDO ou les lectures et les écritures sont effectuées en mode rafale.

Le secret réside dans le mode Burst que l'on arrive à faire supporter à ces composants. On n'adresseplus chaque unité de mémoire individuellement lorsqu'il faut y lire ou y écrire des données. On se contentede transmettre l'adresse de départ du processus de lecture/écriture et la longueur du bloc de données (Burst ). Ce procédé permet de gagner beaucoup de temps, notamment avec les grands paquets dedonnées tels qu'on en manipule avec les applications modernes.

La RAM BEDO permet d'accélérer les accès en mémoire de 50 % à 100 % pour atteindre 66 MHz. Celasuffit pour obtenir un accès sans Wait States sur tous les systèmes Pentium existant à l'heure actuelle et

ceci pour des frais de fabrication à peine plus élevés que pour la classique DRAM.

Comme pour la "simple" RAM EDO, il faut aussi, pour la RAM BEDO, que la carte mère soit adaptée à latechnologie en question, c'est-à-dire qu'elle comporte un jeu de puces et un BIOS qui soient capables desupporter ce type de mémoire. La RAM BEDO ne fonctionne pas sur les anciennes cartes mères, pasmême sur celles qui comportent un support pour la RAM EDO !

Malheureusement cette mémoire n'était supportée que par peu de chipsets, et posait des problèmes avecles bus cadencés à plus de 66 MHz, d'ou une disparition très rapide du marché. L'accès le plus rapide dela BEDO est 5-1-1-1 à 66MHz.

4.4 Mémoire SDRAM.

La Synchronuous Dynamic Random Access Memory est également une évolution de la classiqueDRAM. Contrairement à la RAM BEDO, on a choisi ici un procédé très complexe pour accéder plusrapidement aux contenus de la mémoire.

La SDRAM se compose en interne de deux bancs de mémoire et des données peuvent être luesalternativement sur l'un puis sur l'autre de ces bancs grâce à un procédé d'entrelacement spécial. Leprotocole d'attente devient donc tout à fait inutile.

La SDRAM peut être cadencée à la même vitesse que le processeur, la deuxième génération de cescomposants pouvant atteindre des fréquences jusqu'à 160 MHz. On peut ainsi synchroniser lesentrées/sorties avec l'horloge système, ce qui accélère considérablement les échanges. La SDRAMmaîtrise en outre le mode Pipelined Burst qui apporte un gain de vitesse supplémentaire, comme pour laRAM BEDO.

La SDRAM n'est disponible qu'en modules DIMM. Il faut donc des emplacements spéciaux sur la cartemère et, comme pour la RAM EDO et BEDO, un jeu de puces et un BIOS adaptés.

C'est la seule RAM actuelle a supporter un bus de 100 MHz ! Enfin du moins théoriquement, c'est ce quiétait prévu. En fait les SDRAM 10 ns étaient prévues pour passer à cette fréquence, mais dans la pratiquecela ne sera vrai que pour les SDRAM 10 ns de très bonne qualité. Logiquement les SDRAM supportantcette fréquence a coup sur ont des temps d'accès de 8ns ...

La vitesse de la SDRAM se mesure normalement en MHz, alors que l'EDO se mesure en ns ( nanoseconde ). Si les SDRAM sont spécifiées à 10 ou 12 ns, ces vitesses ne sont pas comparables aux 60nsde l'EDO. Les 10 ns de la SDRAM correspondent seulement à une partie du cycle entrées/sortiesmémoire, alors que les 60 ns de l'EDO correspondent à un cycle différent.

Sachez enfin que le changement de mémoire de l'EDO à la SDRAM n'apporte qu'un gain minime sur lesperformances générales de la machine (1 à 2%).

L'accès le plus rapide de la SDRAM est 5-1-1-1 à 66MHz. Elle est donc synchrone avec l'horloge systèmepour la lecture/écriture des 3 dernières données. La bande passante maximale est de 524 Mo/s à 66Mhz puis à 800 Mo/s à 100 Mhz et à 1064 Mo/s en 133 Mhz.

4.5 Mémoire DDR SDRAM, QBM et DDR-II SDRAM

La DDR RAM peut être cadencée entre 100 Mhz et 200 Mhz. C'est une autre variante de la mémoireSDRAM. On utilise souvent pour la dénomer le terme de PCxxxx ou xxxx correspond, en million d'octect,à la valeur arrondie du taux de transfert théorique.

Type Appellation Fréquence du bus mémoire Taux de transfert en Mo

PC1600 DDR200 100 Mhz 1600

PC2100 DDR266 133 Mhz 2133

PC2700 DDR333 166 Mhz 2666

PC3000 DDR360 180 Mhz 2880

PC3200 DDR400 200 Mhz 3200

PC3500 DDR433 216 Mhz 3500

PC3700 DDR466 233 Mhz 3700

PC4000 DDR500 250 Mhz 4000

La différence principale entre la SDRAM et la DDR SDRAM est que la DDR SDRAM a la capacité d'utiliserle front montant et descendant du signal (horloge) pour transférer les données ce qui a pour conséquencede doubler ses performances de transfert de données. Cela veux dire que pour 1 cycle d'horloge on peuttransférer 2 groupes de mots. C'est à dire que cette mémoire fonctionne comme une mémoire de typeSDRAM qui serait cadencée entre 200 Mhz et 500 Mhz. Alors que le FSB (fréquence du bus processeur)à une fréquence qui varie de 100 à 250 Mhz. Le taux de transfert maximum de la DDR SDRAM est de 4Go/s avec un FSB de 250 Mhz.

Mémoire DDR RAMUne nouvelle version de la DDR RAM sortira début 2003. Il s'agit de la DDR-II RAM 400 conforme auxspécififications JTAG 1149.1. Des versions à 700 Mbits/s et 1 Gb/s sont sorties en 2002 pour les cartesgraphique de NVdia au format 165 FBGA (11*15). La principale amélioration par rapport à la DDR Ramest l'optimisation du controleur logic qui permet de gérer le flux des entrée/sorties. Cela permet, entreautre, d'augmenter la fréquence. La tension passe de 2,5V pour la DDR-RAM à 1,8V pour la DDR-II RAM.Le circuit de control des opération d'entrées/sorties ( Burst Logic ) passe de 4 bits à 2 bits, ce qui permetd'augmenter la bande passante ( Voir les DataSheets du K7H163654A et K7I323682M de Samsung).

Kentron Technology est un des 1er fabricant de barrettes QBM = Quad Band Memory . Il s'agit d'uneautre façon de gérer de la mémoire DDR. Le module mémoire fonctionne en 128-bit. Pour cela il utilise, defaçon alternative, deux canaux de 64-bit. On peut ainsi et avec une seule et unique barrette doubler labande passante mémoire disponible. Contrairement au système d'IBM qui prévois d'utiliser 2 barttes deDDR Ram. Le taux de transfert des barrettes QBM533, basées sur des modules DDR266, sera de4.2Go/sec. Alors que celui des barrettes QBM800, basées sur des modules DDR400, sera de 6.4Go/secen mode simple canal et de 12,8Go/s en mode "dual canal".

Mémoire QBM RAM

4.6 Mémoire QDR SDRAM et QDR-II SDRAM

La mémoire QDR RAM - Quad Data Rate RAM permettra d'avoir des débits dépassant les 10 Gb/s. Cettemémoire est très similaire à la DDR SDRAM. Mais sa particularité est de permettre de lire et d'écriresimultanément dans le composant mémoire. Suivant les modèles, on peut lire ou écrire 2 mots en uncycle d'horloge (2-word burst) ou 4 mots en 2 cycles d'horloge (4-word burst). Attention, en temps normal,entre chaque lecture/écriture il y a plusieurs cycles qui sont utilisés, entre autre, pour la synchronisation.C'est pour cela que 4 mots en 2 cycles ne fait pas 2 fois 2 mots en un cycle d'horloge. On peut donc avecla QDR transferer aux maximum 8 mots ( 4 lectures + 4 écritures ). En mode 2-word burst les fréquencessont de 167 et 200 Mhz. En mode 4-word burst les fréquences sont de 200 et 233 Mhz.La différence entre QDR SDRAM et la QDR-II SDRAM, prévus pour 2004, est essentiellement due à unemodification du circuit permettant de gérer la fréquence, qui devrait aller de 400 Mhz à 1,5 Ghz.

Mémoire QDR RAM

4.7 Mémoire Rambus DRAM (RDRAM) et SLDRAM.

La SLDRAM ( Synchronous-Link DRAM ) correspond au premier concept de mémoire série. Elle estcadencée entre 200 Mhz et 800 Mhz. Cette mémoire est en fait une version équivalente de la RamBus.Initialement définit par le Consortium Synclink, cette version a totalement été supplentée par la RamBus.

La RDRAM est un concept entièrement nouveau qui utilise une nouvelle architecture de module demémoire possédant beaucoup moins de broches. Ses principales caractéristiques sont :

� une vitesse très élevée de 400 Mhz, 800 Mhz et 1066 Mhz. � une architecture synchrone � l'utilisation de la montée et de la descente des cycles d'horloge ( 800 Mhz ou 1066 Mhz pour les

données ).

Puisque chacun des aspects de sa structure interne comme la longueur des conducteurs, la capacité (µF)des inter-broches, l'oscillation de la tension ont été rigoureusement redéfinis, ce type de mémoire peutoffrir des rendements très élevés. Une simple barrette de mémoire RAMBUS fourni des performances

environ 3 fois supérieurse aux modules de mémoire de SDRAM de 64-bits à 100mhz. En fait il s'agit debloc mémoire de 16 ou 18 bits montés en séries avec une fréquence de 800 Mhz ce qui donne un taux detransfert de 1,6 Go/s et de 2,132 Go/s avec une fréquence de 1066 Mhz.

Par exemple un système à un seul canal de cette mémoire peut atteindre jusqu'à 1,6 Go/s de taux detransfert. L'avantage principal avec la Rambus est que des contrôleurs peuvent être conçus pour utiliser 2ou même 4 canaux en parallèle. Un système à 2 canaux atteindra 3,2 Go/s tandis qu'un système à 4canaux pourra aller aussi haut que 6,4 Go/s !

Bus mémoire conventionnel Bus série RamBus

Il s'agit d'une barette de 64 bitsconstituée de 16 composants mémoiresde 4 bits montées en parrallèles.

Contrôleur avec un canal = 1,6 Go/s

Il s'agit d'une barette de 64 bits constituée de 4 composantsmémoires de 16 bits montées en série. On a donc un bus de 16 bitscadencé à 800 Mhz. ( ( 800 000 000 * 16 ) / 8 bits ) / ( 1024 * 1024 )= 1,6 Go/s

Contrôleur avec deux canaux = 3,2 Go/s

Contrôleur avec quatre canaux = 6,4 Go/s

Les barrettes RDRAM peuvent être chaînés sur une bus.

4.8 Mémoire Auto-correctrice ECC et AECC.

La mémoire ECC ( Error Correcting Code ) est une mémoire qui peut détecter 4 erreurs et corriger uneerreur sans arrêter le système.

Alors que la mémoire AECC ( Advanced Error Correcting Code ) est une mémoire qui peut détecter 4erreurs et corriger 4 erreurs sans arrêter le système.

On à donc une augmentation du niveau de sécurité, la contre partie de ce gain de sécurité est uneconsommation plus importante des ressources système pour enregistrer les données. Ce qui dégradelégèrement les performances du système.

5. Taux de transfert théorique des différents types demémoires

En ce qui concerne le bus mémoire il fonctionne à la même fréquence que le bus processeur saufpour la RAMBUS.

MemEDO

MemSDRAM

MemSDRAMPC100

MemSDRAMPC133

MemDDRSDRAMPC1600

MemDDRSDRAMPC2100

MemDDRSDRAMPC2700

MemDDRSDRAMPC4000

MemQDRSDRAM

MemRamBus1 canalPC800

MemRamBus4canauxPC800

MemRamBus4canauxPC1066

Largeur dubus dedonnéesen bit

32 64 64 64 64 64 64 64 2x64 16 16 16

Fréquencedu bus enMhz

66 66 100 133 100 133 166 250 1500 800 800 1066

Taux detransferten Mo/s

266,66 533,33 800 1064 1600 2133 2666 4000 24000* 1600 6400 8528

Taux detransferten MB/s

254,31 508,62 762.93 1017.25 1525.87 2034.50 2543.13 3814.69 22888* 1525.87 6103.51 8132.93

* = Il s'agit d'une valeur maximal théorique basé sur l'utilisation simultané de lecture et d'écriture. Le taux enlecture seule donnerais 11,444 Go/s.

1 MB = Mega Byte = Mega Octects = Mo ( Informatique ).

Taux = (Largeur du bus de données en bit X Fréquence du bus en Hertz ) / ( 8 * 1024 * 1024 )

1 Mo (Marqueting ) = 1 Million d'octects.

Taux = (Largeur du bus de données en bit X Fréquence du bus en Mhz ) / 8

Exemple pour l'EDO : Taux = (32 X 66 666 666)/( 8 * 1024 * 1024 )= 254,31 MB/s.Attention, quand on dit 66Mhz la valeur exacte est en fait 66,666666Mhz même chose pour 133Mhz =>133,333333 Mz.

Pour les mémoires DDR quand on parle de DDR333=PC2700 cela signifie que l'on utilise une fréquence de bus à166 Mhz. Comme la DDR utilise le front montant et decendant du signal, cela signifie qu'elle fonctionne commeune mémoire SDRAM cadencée à 333 Mhz. Même chose pour la DDR500=PC4000.

6. Liens utiles.

Il existe des utilitaires permettant de tester la mémoire. Vous avez par exemple :

Utilitaires Adresse L'utilitaire C't CM v1.7 ctcm1.7a.zipL'utilitaire c't-Ramtest v5.1 ctramtst.zipDataSheet des mémoire DDR-II SDRAM samsungelectronics.comSpécification de la QDR-II RAM et DDR-IIRAM http://www.qdrsram.com/

Spécification de la QBM RAM http://www.quadbandmemory.com/Cypress www.cypress.comIDT www.idt.comMicron www.micron.comNEC www.nec-global.comHitachi global.hitachi.com

Kingston http://www.kingston.com/tools/umg/default.asp

Le JEDEC - Organisme de normalisationdes composants mémoires http://www.jedex.org/

Kentron Technology http://www.kentrontech.com/Kentron_Products/QBM.htm