Nous allons nous adapter aux contraintes liés au Covid

Formation VHDL Vahid MEGHDADI

Nous allons nous adapter aux contraintes liés au Covid.

Nous aurons

– 6x1h30 de cours en visio

– 17 HTP (5x3h + 2h évaluation) En présentiel ?

– Exam 1h30

– Des exercices à rendre

Documents en ligne :

- Community

- http://www.unilim.fr/pages_perso/vahid/

1

http://www.unilim.fr/pages_perso/vahid/


2

1- Introduction aux

technologies de

circuits numériques

Une partie de ce cours a été emprunté de DSPedia développé par Dr. Bob Stewart à steepest ascent, Glasgow.

Conception circuit numérique


3

Introduction

Introduction

Implantation des circuits numériques

•Avec des éléments discrets

•Avec des microprocesseurs, micro contrôleurs, DSP

•Avec des circuits à architecture programmable PAL, GAL, FPGA

•Avec des circuits intégrés ASIC

PLD : Programmable Logic Device, CPLD : Complex PLD, PAL: Programmable Array Logic, GAL: Generic Array Logic,

FPGA : Field Programmable Gate Array, ASIC : application-specific integrated circuit


4

•Circuit figé

•Circuit imprimé difficile à

modifier

•Intégration limitée

•Coût élevé

•Justifié pour de petits

circuits

Circuit avec des éléments discrets

Introduction


5

Circuit à fonctionnement programmable

Microprocesseur

Mémoire

Pér

iph

éri

que

•A base de microprocesseurs, microcontrôleurs, DSP

•On modifie le programme pour modifier la fonction

•Plus souple que les circuits à éléments discrets

•Vitesse limitée (mais qui

augmente rapidement avec le

temps)

•Parallélisme compliqué (mais

faisable)

•Intégration encore limitée

•Adapté à des

opérations/algorithmes séquentiels

Introduction


6

Circuit à architecture programmable

Introduction

•Une quantité importante de portes logiques

•Des matrices d'interconnections

programmables

•Modification du fonctionnement sur le circuit

(ISP: In-System Programming)

•Souplesse assurée

•Coût de fabrication faible (pour un nombre limité)

•Intégration forte

•Adapté à des applications gourmandes en logique

•Temps de développement dépend de l'application

• Compliqué pour implanter des algorithmes complexes


7

Les ASIC

Application Specific Integrated Circuit

•Coût très cher pour un nombre de triage

modeste

•Coût très bas uniquement pour de gros

tirages

• Temps de développement important

• Pas de modifications une fois fabriqué

• Nécessite un fondeur pour la fabrication

Introduction


8

Low development cost

Short time to market

Reconfigurability

High performance

ASICs FPGAs

Low power

Low cost in

high volumes

ASIC ou FPGA ?

Introduction


9

Logique (FPGA) ou software (µP et DSP) ?

• Vitesse

• Possibilité de parallélisme (calcul dans l’espace ou dans le temps)

• Exemple y=Ax²+Bx+C

Introduction

DSP FPGA


10

Conception physique (layout)

Conception structurelle TTL

Conception logique

Introduction

Evolution : Méthodes de CAO

Conception fonctionnelle RTLProgrammation Verilog/VHDL

Synthèse comportemental


11

Démonstrateurs

Circuit de développement Basys 3

Introduction

FPGA

Artix-7


12

Exemple

VGA

Une carte polyvalente et reconfigurable

Introduction

Connecteur

d’extension

Connecteur

d’extension

Extension USB

16 LED

16 SW


13

Intérêt de la logique par rapport à µP

• Le jeu d’instructions peut ne pas contenir l’opération voulue

• Processeur manque une interface nécessaire par exemple UART)

• Processeur peut contenir des circuits qui ne servent à rien dans

notre application (par exemple URAT)

• Processeur a besoin de la mémoire pour garder le programme et

les valeurs intermédiaires

• Le nombre de bits pour présenter les données peut être trop ou

peu

• Parallélisme très limité par software

Introduction


14

Architecture des FPGA

Feild Programmable Gate Array

CLB CLB CLB CLBCLB CLB CLB







CLB= Configurable Logic

Block

Introduction


15

FPGA architecture interne

Programmable

IO

BLE# 1

BLE# N

NOutputs

I

Inputs

Clock

I

N

Programmable

Logic (CLB)

KLUTInputs D FF

Clock

Out

Programmable

Routing

Introduction

BLE= Basic Logic Element


16

Look-Up

Table

(LUT)

State

OutInputs

Clock

Enable

Architecture simplifiée de CLB

Out = f (in0, in1, in2, in3)

Introduction


17

FPGA Xilinx

Xilinx a été fondée en 1984 pour fabriquer des circuits à logique

programmable.

Plusieurs familles de FPGA

•Série 4000 (les années 90)

•Spartan (1998)

•Spartan (II, III, VI) (depuis 2000) (Spartan 6 depuis 2009)(spartan7

2017)

•Virtex (II, IV, V, VI, VII) (depuis 2001)

•Artix (2010)

•Kintex (2010)

•Zynq (SoC) (2011)

Introduction


18

Spartan (depuis 1998)

Le nombre de broches I/O, le nombre de CLB

différentie les FPGA de la famille.

Introduction

Remarque


19

Spartan II

Ajout de la RAM

Introduction

Remarque


20

La famille Spartan II

Introduction

Remarque


21

Spartan 3Remarque


22

La famille Virtex

•Les LUT transformables en registre à décalage

•Plus de CLB, plus de mémoire, plus de slices par CLB

•Plus de I/O

•Multiplieurs câblés à partir de Virtex II

•DSP slices

•Microprocesseur embarqué (PowerPC)

Introduction

Remarque


23

La famille Virtex

Introduction

Remarque


24

La famille Virtex-II pro

Introduction

Remarque


25

Virtex 5 et le LUT

LUT à 6 entrées et 2 sorties: permettant de construire des

logiques plus sophistiques dans un seul slice.

Remarque


26

Virtex 5 et les blocs DSPRemarque


27

Série 7 (depuis 2010)Remarque


28

Outil de développement

L’IDE (Integrated development environment)

- jusqu’en 2012 : ISE

- Depuis 2012 VIVADO

- La dernière version d’ISE : 14.7

En TP on utilise Vivado qui supporte Artix 7.

Certains FPGA ne sont supportés que par ISE (spartan)


29

Conception circuit

o Les blocs reconfigurables

o Structure régulière de “logic cells”, connectée par un réseau d’interconnexions

o La configuration est stocké dans un SRAM, qui doit être chargé au démérrageE

PR

OM

Introduction


30

HDL

(VHDL /

Verilog)

Synthesize

Netlist

Map

Place

Route

Bitstream

o Hardware design is traditionally done by modeling

the system in a hardware description language

o An FPGA “compiler” (synthesis tool) generates a

netlist,

o which is then mapped to the FPGA technology,

o the inferred components are placed on the chip,

o and the connecting signals are routed through the

interconnection network.

Design flow

Introduction


31

Synthèse HDL

Register

a

b

output

clk

reset

clear

D Q

process(clk, reset)

begin

if reset = ‚1‘ then

output <= ‚0‘;

elsif rising_edge(clk) then

output <= a XOR b;

end if;

end process;

HDL

(VHDL /

Verilog)

Synthesize

Netlist

Map

Place

Route

Bitstream

Introduction


32

HDL

(VHDL /

Verilog)

Synthesize

Netlist

Map

Place

Route

Bitstream

Register

a

b

output

clk

reset

clear

D Q

Technology Mapping

Introduction


33

Placement & Routage

HDL

(VHDL /

Verilog)

Synthesize

Netlist

Map

Place

Route

Bitstream

Introduction


34

Système embarqué traditionnel

Power Supply

CLKCLK

CLKcustom

IF-logic

SDRAM SDRAMSRAM SRAMSRAM

Memory

Controller

UARTL

C

Display

Controller

Interrupt

ControllerTimer

Audio

Codec

CPU(uP / DSP) Co-

Proc.

GP I/O

Address

Decode

Unit

Ethernet

MAC

Images by H.Walder

Introduction


35

FPGACLKCLK

CLKcustom

IF-logic


Memory

Controller

UART

Display

Controller

Timer

Power Supply

L

C

Audio

Codec

CPU(uP / DSP) Co-

Proc.

GP I/O

Address

Decode

Unit

Ethernet

MAC

Interrupt

Controller

Images by H.Walder

Système embarqué traditionnel

Introduction


36

System on Chip Configurable (CSoC)

Power Supply


L

C

Audio

Codec EPROM

Images by H.Walder

Introduction


37

Avantages

Moins de composantes physiques

Cycle de conception plus rapide

Programmable sur le circuit (Mise à jour, modification...)

Plus performant grâce à l’intégration

Horloge peut être plus rapide dans la puce que sur le circuit imprimé

Optimisation entre modules possible

Introduction


• Dans ce chapitre une introduction sur la technologie

des circuits numériques intégré a été donnée.

• 4 types de circuit programmable (discret, processeur,

FPGA et ASIC) ont été comparés.

• L’évolution de FPGA au cours de temps a été

soulignée.

• Les étapes de synthèse de circuit sur la cible FPGA

ont été listées.

38

Conclusion