Fabrice CAIGNET Mesure et modélisation prédictive … · Conception de circuits Microélectronique et Microsystèmes Mots-clés : Circuit intégrés, technologies CMOS, interconnexions,

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THESE

Présentée à :

L’INSTITUT NATIONAL DES SCIENCES APPLIQUEESDE TOULOUSE

Pour l’obtention

Du DOCTORAT DE L’I.N.S.A.

Spécialité :

CONCEPTION DE CIRCUITS MICROELECTRONIQUES ET MICROSYSTEMES

Par

Fabrice CAIGNET

Mesure et modélisation prédictive des phénomènesparasites liés aux interconnexions dans les technologies

CMOS

Directeur de thèse : M. Etienne SICARD

Rapporteurs : M. André TOUBOULM. Jean CHILO

Membres du jury : M. Augustin MARTINEZM. Willian DYLANM. Michel HAONDM. Georges FERRANTE

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Thése : "Mesure et modélisation prédictive des phénomènes parasites liés aux in-terconnexions dans les technologies CMOS"

Résumé :

Face aux constantes évolutions de la micro-électronique, l'intégrité de signal est devenue un des problèmes ma-jeur du bon fonctionnement des circuits. Avec la rapide montée en fréquence et l’augmentation des densitésd’intégration, les interconnexions jouent un rôle de plus en plus important. Non seulement les délais de propaga-tion des signaux deviennent de plus en plus significatifs, mais encore le rapprochement des interconnexions in-duit des phénomènes parasites tels que les phénomènes de diaphonie. Le concepteur de circuits micro-électroniques se doit de considérer le comportement des interconnexions en prenant en compte correctement lesphénomènes parasites.Ce travail présente les phénomènes parasites liés aux interconnexions, et donne les différentes approches physi-ques depuis l'analyse électromagnétique à la modélisation des lignes. Après avoir exposé les différentes métho-des de caractérisation des interconnexions, une méthode de mesure générique permettant la caractérisation del'intégrité de signal est proposée.La méthode a été implémentée dans différentes technologies, depuis la CMOS 0.7µm à des "process" avancés,0.35µm, 0.18µm (ST-Microelectronics), 0.25µm (INFINEON), et plusieurs résultats expérimentaux sont pr é-sentés. Un ensemble d'abaques orientées intégrité de signal ainsi que des formulations analytiques de l'amplitudedes phénomènes parasites sont proposées.Grâce à ces abaques, nous proposons des solutions visant à pallier les problèmes d'intégrité de signal au niveaude la mise en place des règles de dessin, du placement/routage et de la vérification après routage.

Abstract :

With the constant evolutions of the micro-electronics, the integrity of signal became one of the major problem ofthe circuit performances. With the increased of the frequency and the high density of integration, the intercon-nections play an increasingly significant role. Not only the propagation times of the signals become increasinglysignificant, but still the proximity of the interconnections induce parasitic phenomena such as crosstalk. The mi-cro-electronic designer of circuits must consider the behavior of the interconnections by taking into account cor-rectly the parasitic phenomena.This work presents the parasitic phenomena related to the interconnections, and give the various physical appro-aches from the electromagnetic analysis to the modeling of the lines. After having exposed the various methodsof characterization of the interconnections, a generic measurement method allowing precise characterizations isproposed.The method has been implemented in various technologies, from the CMOS 0.7µm, to advanced "processes" like0.35µm, 0.18µm (ST-Microelectronics), 0.25µm (INFINEON), and several experimental results are presented. Awhole of abacuses directed signal integrity and analytical formulations are proposed.Thanks to these abacuses, we propose solutions aiming at mitigating the problems of integrity of signal the levelsof the design rules establishment, the placement and route methodology, and the post-layout analysis.

Spécialité :Conception de circuits Microélectronique et Microsystèmes

Mots-clés :Circuit intégrés, technologies CMOS, interconnexions, intégrité de signal, mesure "on-chip",simulation, outil CAO.

Key Words :Integrated circuits, CMOS technologies, interconnections, signal integrity, "on-chip" mea-surement, simulation, CAD Tools.

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Remerciements

Ce travail a été effectué au sein du groupe de recherche "sûreté de fonctionnement dessystèmes" au département de génie électrique et informatique de l’INSA de Toulouse. Je re-mercie M. B. PRADIN, directeur de ce département, ainsi que tous le personnel technique etadministratif pour leurs nombreux conseils ainsi que pour la bonne humeur dont ils ont tou-jours su faire preuve.

Je voudrais témoigner toute ma sympathie et ma vive reconnaissance à Etienne SICARD,mon directeur de thèse, qui a fait preuve de tant de patience et de pédagogie tout au long deces trois dernières années. Il a su me donner confiance en moi-même, en particulier en mepermettant de participer à de nombreuses conférences internationales et réunions techniquesavec des industriels, en relation directe avec mon sujet.

J’adresse mes sincères remerciements à M. A. MARTINEZ qui me fait l’honneur de pré-sider mon jury, ainsi qu’à M. J. CHILO, M. A. TOUBOUL qui ont accepté la charge d’êtrerapporteurs. Je n'oublierais pas D. WILLIAMS, professeur au NIST (National Institut ofStandard and Techniques) de Boulder Colorado pour son soutient constant et en particulierpour la qualité de ses conseils au moment de la rédaction de ce document.

Consciente de l’opportunité qui m’a été donnée de travailler en collaboration avec le mi-lieu industriel, je tiens à exprimer toute ma gratitude à M. J.G. FERRANTE (MATRA S&I)coordinateur du projet MEDEA et membre du jury, grâce à qui j'ai pu rentrer en contact avecles représentants des industries de pointe européennes. J'en profite pour remercier M. M.HAOND (ST-Microelectronics), membre du jury, qui m'a fait confiance et guidé dans l'élabo-ration de motifs de test visant à caractériser les process avancés en cours de développement.

Que M. P. SAINTO (ST-Microelectronics), et M. T. STEINCKE (INFINEON) trouventici l'expression de ma sincère gratitude pour l’intérêt qu’ils ont porté à mes recherches et pourm’avoir donné accès à des technologies avancées, sans lesquelles ce travail n’aurait pu êtremené à bien.

Un grand merci à Pierrot (P. SOLIGNAC), qui a réalisé les différents bancs de test néces-saires à la mise en œuvre de notre système de mesure. Ses compétences, sa disponibilité et sapatience m’ont rendu d’inestimables services.

Je remercie M. N. FROIDEVEAU (ST-Microelectronics), et M. R. NIEBAUER (INFI-NEON) pour leurs compétences industrielles sans qui la conception de puces de plus en pluscomplexes n'aurait pu être possible.

Nombreux sont ceux qui m’ont supportée durant ces dernières années, je pense à tous lesmembres du DGEI, Colette, Pascale, Claude, Ana, Jean-Louis, Jean-Yves, Pierre, Fofo, Ber-

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nard et tous les autres, la liste serait trop longue. Je remercie évidemment mes collègues debureau, Marc, Soso et Chen Xi avec qui le travail en équipe à toujours été très instructif etplein de vie.

Je ne peux terminer ces remerciements sans exprimer toute ma gratitude à ma famille quim’a supporté, soutenu et conseillé tout au long de cette thèse, en particulier Cécile et mes pa-rents.

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Aux miens…

6

Table des matières.

REMERCIEMENTS.......................................................................................................................................3

TABLE DES MATIÈRES...............................................................................................................................6

INTRODUCTION...........................................................................................................................................9

CHAPITRE I : INTÉGRITÉ DU SIGNAL ET EVOLUTIONS TECHNOLOGIQUES. ...........................16

I. PLACE DE L'INTERCONNEXION DANS L'ÉVOLUTION TECHNOLOGIQUE. ..........................................................171.1) Introduction. ................................................................................................................................171.2) Augmentation de la fréquence de fonctionnement. .........................................................................181.3) Evolution des interconnexions...........................................................................................................191.4) Evaluation des paramètres résistifs et capacitifs................................................................................20

II. INTERCONNEXIONS ET INTÉGRITÉ DU SIGNAL. ...........................................................................................222.1) Le retard de propagation. .................................................................................................................22

2.1.1) Définition du délai. .................................................................................................................................... 232.1.2) Notion de longueur typique. ....................................................................................................................... 242.1.3) Evolution du délai avec la technologie........................................................................................................ 242.1.4) Insertion de répéteurs. ................................................................................................................................ 26

2.2) Le couplage diaphonique. .................................................................................................................282.2.1) Définitions................................................................................................................................................. 292.2.2) Evolution de la diaphonie avec la technologie...................................................................................... 30

2.3) Le retard induit par couplage diaphonique........................................................................................34III. QUELLES SOLUTIONS POUR RÉSOUDRE LES PROBLÈMES D'INTÉGRITÉ DE SIGNAL. ......................................36

3.1) Règles de dessin dédiées à l'intégrité de signal. .................................................................................373.2) Vérification et simulation "Post-Layout". ..........................................................................................38

IV. CONCLUSION..........................................................................................................................................39RÉFÉRENCES : ..............................................................................................................................................40

CHAPITRE II : RAPPEL SUR LA THÉORIE DES INTERCONNEXIONS.............................................42

I. ) RAPPEL D'ÉLECTROMAGNÉTISME .............................................................................................................431.1 ) Equations de Maxwell......................................................................................................................431.2 ) Régime statique. .............................................................................................................................461.3) Régime harmonique. .........................................................................................................................481.4) Les fonctions de Green......................................................................................................................491.5) Modes de propagation ......................................................................................................................52

1.5.b) Mode de propagation Transverse Electromagnétique................................................................................... 521.6) Equivalence ligne de transmission.....................................................................................................541.7) Effet de peau.....................................................................................................................................551.8) Classification des modes de propagation...........................................................................................56

II. LOGICIELS D'EXTRACTION DES PARAMÈTRES.............................................................................................582.1) Méthodes de résolution. ....................................................................................................................582.2) Intérêt de la mise en place d'un extracteur de paramètres. .................................................................59

2.2.1) Choix de la dimension (2D, 3D) ................................................................................................................. 592.2.2) Choix d'une analyse paramétrique sur plusieurs paramètres. ........................................................................ 602.2.3) Méthodologie adoptée................................................................................................................................ 612.2.4) Exemple d'application. ............................................................................................................................... 63

III. CONCLUSION..........................................................................................................................................66RÉFÉRENCES : ..............................................................................................................................................67

CHAPITRE III :MODÉLISATION DES D'INTERCONNEXIONS...........................................................69

I. INTRODUCTION .........................................................................................................................................70II. CALCUL DES PARAMÈTRES D'INTERCONNEXION.........................................................................................71

2.1) Introduction......................................................................................................................................712.2) Modélisation capacitive ....................................................................................................................71

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2.2.1) Capacité de substrat. .................................................................................................................................. 72- Capacité plane .............................................................................................................................................. 72- Prise en compte des effets de bord ................................................................................................................. 73- Approche analytique ..................................................................................................................................... 74

2.2.2) Capacité de couplage. ................................................................................................................................ 762.2.3) capacité de croisement. .............................................................................................................................. 782.2.4) Conclusion. ............................................................................................................................................... 78

2.3) Modélisation résistive .......................................................................................................................792.3.1) Résistance par carré ................................................................................................................................... 792.3.2) Rôle des Vias............................................................................................................................................. 802.3.3) Effet de peau ............................................................................................................................................. 80

2.4) Modélisation inductive d'une interconnexion .....................................................................................81III. MODÉLISATION DES INTERCONNEXIONS. .................................................................................................83

3.1. Choix d’un modèle ............................................................................................................................833.1.1) L’interconnexion seule............................................................................................................................... 843.1.2) Deux interconnexions couplées .................................................................................................................. 853.1.3 Découpage de la ligne : Vers un modèle distribué ........................................................................................ 85

3.2) Etude comparative des modèles.........................................................................................................86III. CONCLUSION..........................................................................................................................................91RÉFÉRENCES : ..............................................................................................................................................93

CHAPITRE IV : MÉTHODES DE MESURE..............................................................................................95

I. ) INTRODUCTION. ......................................................................................................................................96II. LES DIFFÉRENTES MÉTHODES DE MESURE. ................................................................................................96

2.1) Introduction: ....................................................................................................................................962.2) Mesure externe .................................................................................................................................972.3) Mesure sous pointes..........................................................................................................................972.4) Mesure par faisceau d'électrons (IDS) : "E-Beam testing" .................................................................982.5) Mesures hautes fréquence : Réflectométrie - Paramètres [S] ...........................................................1002.6) Méthodes intégrées sur puces..........................................................................................................102

2.6.1) Mesure de capacité "on-chip" : .................................................................................................................1022.6.1a) Oscillateur ..........................................................................................................................................1022.6.1b) capteur de mesure de capacités............................................................................................................103

2.6.2) Caractérisation du couplage :.....................................................................................................................1052.6.3) Caractérisation du délai induit par couplage: ..............................................................................................1062.6.4) Mesures temporelles "on-chip"..................................................................................................................107

2.6.4a) La méthode d'INTEL Corporation .......................................................................................................1072.6.4b) Notre approche : méthode d'échantillonnage. .......................................................................................110

2.7) Comparaison, performance et choix de la méthode..........................................................................113III. MÉTHODE D'ÉCHANTILLONNAGE "ON-CHIP". .........................................................................................115

3.1) Calibrage du système......................................................................................................................1153.1.1) Calibrage de l'amplificateur suiveur...........................................................................................................1153.1.2) Calibrage de l'offset du système échantillonneur bloqueur. .........................................................................1163.1.3) Calibrage de la cellule de délai. .................................................................................................................117

3.2) Mise en place..................................................................................................................................1183.3) Mode opératoire. ............................................................................................................................119

IV. CONCLUSION........................................................................................................................................121RÉFÉRENCES : ............................................................................................................................................122

CHAPITRE V : MESURES ET MODÉLISATION...................................................................................124

I. INTRODUCTION. ......................................................................................................................................125II. PUCE "ALFA" 0.7µM CMOS. ................................................................................................................127

2.1) Descriptif: ......................................................................................................................................1272.2) Performances du capteur en technologie 0.7µm. .............................................................................1282.3) Mesure de commutation ..................................................................................................................1292.4) Mesure de couplage diaphonique. ...................................................................................................1302.5) Mesure du délai de commutation induit par couplage diaphonique. .................................................1342.6) Mesure de fluctuation d'alimentation...............................................................................................136

III. PUCE "DEEP" 0.35µM CMOS. .............................................................................................................1393.1) Descriptif........................................................................................................................................1393.2)Performances du capteur en technologie 0.35µm. ............................................................................1403.3) Mesure de résistance statique: ........................................................................................................1413.4) Mesure sur des oscillateurs en anneau. ...........................................................................................142

8

3.5) Mesure de commutation. .................................................................................................................1433.6) Mesure de couplage diaphonique ....................................................................................................1453.7) Glossaire de la puce DEEP.............................................................................................................147

IV. PUCE "BLUE" 0.18 µM CMOS.............................................................................................................1484.1) Descriptif........................................................................................................................................1484.2) Performance du capteur..................................................................................................................1504.3) Motif d'intégrité du signal. ..............................................................................................................1504.4) Déclinaison du motif, implémentation dans BLUE...........................................................................1554.5) Mise en place de la mesure. ............................................................................................................1584.6) Mesure de la commutation. .............................................................................................................1594.7) Mesure de diaphonie.......................................................................................................................161

4.7.1) Abaque de la diaphonie en fonction de la longueur de ligne et du choix technologique. ...............................1634.7.2) Abaque de la diaphonie en fonction des pistes aggresseurs actives..............................................................1634.7.3) Abaque de la diaphonie en fonction de la longueur de ligne et de l'espacement entre pistes..........................1644.7.4) Abaque de la diaphonie en fonction de la longueur de ligne et de la taille des buffers agresseurs. ................165

V. CONCLUSION. ........................................................................................................................................166RÉFÉRENCES : ............................................................................................................................................168

CHAPITRE VI : UTILISATION DES RÉSULTATS DE MESURE, PROSPECTIVES..........................170

I. INTRODUCTION .......................................................................................................................................171II. MISE EN PLACE DES RÈGLES DE DESSIN. ..................................................................................................172

2.1) Problématique. ...............................................................................................................................1722.2) Approche proposée. ........................................................................................................................1732.3) Mise en place de lois d'évolution. ....................................................................................................175

III. UTILISATION DES ABAQUES POUR LE PLACEMENT ROUTAGE. ..................................................................1773.1) Placement – routage : définition. ....................................................................................................1773.2) Notre approche...............................................................................................................................180

IV. UTILISATION DES ABAQUES POUR LA VÉRIFICATION "POST LAYOUT" ET LA SIMULATION. ........................1834.1) Estimation "post-layout" : définition. ..............................................................................................1834.2) Application au logiciel "MicroWind": Mise en place de l'extraction.................................................184

4.2.1) Technique d'extraction. .............................................................................................................................1844.2.2) Implémentation.........................................................................................................................................187

4.3) Extraction des phénomènes parasites. .............................................................................................1884.4) Exemples d'application. ..................................................................................................................1914.5) Deuxième approche. .......................................................................................................................192

V. CONCLUSION. ........................................................................................................................................195RÉFÉRENCES : ............................................................................................................................................196

CONCLUSION ...........................................................................................................................................197

GLOSSAIRE. ..............................................................................................................................................200

GLOSSAIRE DES TERMES TECHNIQUES : .......................................................................................................201GLOSSAIRE DES NOTATIONS PHYSIQUES: .....................................................................................................203UNITÉS ET CONSTANTES USUELLES ............................................................................................................204

ANNEXES. ..................................................................................................................................................205

ANNEXES A ...............................................................................................................................................206ANNEXES B ...............................................................................................................................................211

Liste des motifs :....................................................................................................................................211Motifs d'extraction des paramètres de transistors : ...............................................................................................211Motifs d’analyse de ligne :..................................................................................................................................211lignes pour le mesure sous pointes paramètres [S] :..............................................................................................213

Liste des plots d’Entrée / Sortie..............................................................................................................213Motif de contrôle des lignes................................................................................................................................213Liste des entrées/sorties du capteur......................................................................................................................214Motifs de calibration (15 plots) : .........................................................................................................................215

Fichier de simulation de la puce BLUE. .................................................................................................215

9

Introduction

10

Depuis l'apparition du premier transistor en 1947, et du premier circuit intégré inventé en

1958 par Jack Kilby (Ingénieur à Texas Instrument) [INTEL99], les technologiques n'ont ces-

sé d'évoluer, et placent aujourd'hui l'industrie du semi-conducteur au premier plan du marché

de l'électronique. Les technologies silicium comme les technologies CMOS (Complementary

Metal Oxide Semi-conductor) ont été très largement instaurées, et représentent aujourd'hui

environ 75% du marché du semi-conducteur. Cette évolution est largement cofinancée par

l'explosion de la micro-informatique, des multimédias et systèmes de communication pour qui

les besoins sont de plus en plus grands en termes de performances. Ces quinze dernières an-

nées ont été les témoins d'un effort constant visant l'intégration de fonctions de plus en plus

complexes. Pour situer cette évolution, on peut s'intéresser tout particulièrement à l'évolution

des processeurs et des mémoires, représentées en figure 1a et 1b respectivement. Le premier

graphe donne l'évolution de la complexité des microprocesseurs en précisant le nombre de

transistors. On s'aperçoit que l'on est passé de quelques dizaines de milliers de transistors pour

les premiers processeurs (8086 en 1982), à plusieurs dizaines de millions de nos jours, avec la

sortie du Merced en 1999. Pour information, le premier processeur a été inventé par INTEL

en 1972. Il s'agit du 4004, composé de 2300 transistors et capable de traiter 60000 opérations

par seconde à une fréquence de 108KHz. La figure 2 représente une microphotographie du

processeur 4004 et du Pentium II de INTEL. Il en va de même pour l'évolution des mémoires

RAM (Random Access Memory) qui sont passées de quelque kilos-bits à quelques Giga-bits

stockés en l'espace de quelques années.

82 85 89 92 95 98 01 04

104

Nombre de transistors

Années

8086

8028680386

486 pentium

Mercedpentium II

105

106

107

108

109

1-a : Evolution du nombre de transistors des différentsmicroprocesseurs ces dernières années

82 85 89 92 95 98 01 04

105

Taille des mémoires (bit)

Années

256K

4M

64M

256M

1G

1M

16M

106

107

108

109

1010

1-b : Evolution de la complexité des mémoires ces derniè-res années

Figure 1 : Les grandes tendances de l’évolution technologique ces dernières années[SIA97].

11

2.a : Microphotographie du processeur 4004 2-b : Microphotographie du processeur PentiumII (P2B)

Figure 2 : Photographies de deux processeurs emblématiques de INTEL [INT99].

Cette incroyable évolution des performances est essentiellement due à la réduction d'un pa-

ramètre technologique qui est la dimension de la longueur de canal des transistors. L'évolution

est aussi fortement corrélée à la maîtrise lithographique des traitements du silicium au cours

des différentes étapes de fabrication [SIC92]. La figure 3 permet de comprendre comment on

arrive à intégrer de plus en plus de transistors sur la même surface de silicium. Deux techno-

logies sont comparées, l'une datant de 1989 (0.7µm) et l'autre de 1998 (0.25µm) où la tec h-

nologie est définie par la longueur minimale de canal réalisable. Pour cela nous avons choisi

une vue en trois dimensions d'un système de trois inverseurs, et la même surface de silicium

est reproduite (10µm²).

3.a - 0.7µm 3.b - 0.25µm

Figure 3 : Comparaison 3D d'un technologie 0.7µm et 0.25µm CMOS [SIC98]

10µm 10µm

12

Plus la technologie est performante, plus on peut mettre de transistors sur la même surface

de silicium. Il n'est donc pas étonnant de faire une comparaison directe entre l'évolution tech-

nologique, en s'attachant à la largeur de canal, et l'évolution des microprocesseurs comme

présenté en figure 4.

l

83 86 89 92 95 98 01 04

0.1

Canal l (µm)

Année

8028680386

486pentium

pentium II

1.0

0.2

0.3

2.0

0.05

Recherche

ProductionIndustrielle

Recherche

Figure 4 : Evolution des processeurs (production et recherche) référencés par rapport auxévolutions technologique des longueurs (en longueur de canal) [SIA97].

La réduction de la lithographie est l'un des critères principaux de l'augmentation des per-

formances des circuits pour laquelle la recherche a en permanence environ deux à trois ans

d'avance sur la production. De plus on s'aperçoit que l'évolution a été constante au cours de

ces dernières années, et on peut prévoir quelles seront les performances des circuits de de-

main. La S.I.A. (Semiconductor Industry Association) a régulièrement publié un certain nom-

bre d'informations relatives à ces évolutions, et précise les objectifs de ces prochaines années

[SIA 97]. Ces prévisions identifient les verrous technologiques qui doivent être levés pour at-

teindre les performances prévues. Le tableau 1 donne, par exemple, la complexité des proces-

seurs et des mémoires d'ici l'année 2010 en fonction de la lithographie. La S.I.A. y précise des

informations relatives à chaque technologie comme le nombre de transistors, la fréquence de

fonctionnement, la taille des puces avec l’année de mise en production. C’est en se basant sur

ces informations que nous pourrons par la suite classer par ordre de priorité les problèmes à

résoudre pour parvenir en temps voulu à de tels niveaux de complexité.

13

Année de mise en production

Lithographie (µm)

1995

0.35

1997

0.25

1999

0.18

2001

0.15

2003

0.12

2006

0.07

2009

0.05

Mémoires (Bits/Puce) 64M 256M 1G 1G 4G 16G 64G

Processeurs (Transistors/cm²) 3M 4M 6.2M 10M 18M 84M 180M

Taille des puces (mm²) 250 300 340 385 430 620 750

Fréquences internes (MHz) 500 750 1250 1500 2100 6000 10000

Tension d’alimentation (V) 3.3 2.5 2.0 1.8 1.5 0.7 0.6

Nombre de Brochesdes Processeurs

500 600 810 900 1100 2000 2700

Nombre de Broches desASIC

800 1100 1500 1800 2200 4100 5500

Tableau 1 : Evolution des circuits intégrés au cours des prochaines années [SIA97].

Si les interconnexions ont été longtemps négligées elles sont aujourd'hui au centre de nom-

breuses études. L'évolution technologique les placent au premier rang des éléments perturba-

teurs des circuits intégrés. Le délai de propagation, le bruit induit par couplage diaphonique,

le délai induit par couplage ou les fluctuations d'alimentations sont autant de phénomènes

pouvant compromettre le bon fonctionnement des circuits, d'où l'urgence à trouver des solu-

tions réduisant leurs effets néfastes. La récente apparition du cuivre dans le filières de pro-

duction en est un exemple flagrant, mais les efforts ne doivent pas s'arrêter là car très vite,

l'introduction de nouveaux matériaux ne suffira pas à endiguer les problèmes d'intégrité de si-

gnal. Il parait donc nécessaire de modifier les méthodologies de conception, d'extraction et

simulation de circuits prenant en compte les interconnexions pour garantir la fiabilité du

fonctionnement des systèmes.

La caractérisation précise des phénomènes parasites est la première étape et c'est sur celle-

ci que nous allons porter notre attention dans le premier chapitre de ce document. Des études

comparatives utilisant une modélisation simple des interconnexions y sont menées de façon à

quantifier leurs effets avec les réductions des dimensions. En fin de chapitre nous posons les

définitions du délai de propagation, de la diaphonie, et du retard induit par diaphonie.

Le chapitre II est consacré à l'extraction des paramètres de ligne et essaye de montrer

comment on peut passer des équations de Maxwell à une modélisation de type RLC. Un logi-

ciel d'extraction de paramètres permettant de mener des études paramétriques y est présenté

ainsi qu'une série d'analyses. Le Chapitre III, fait l'inventaires des différentes modélisations et

formulations existantes qui servent à estimer l'amplitude des phénomènes parasites.

Le chapitre III présente les modèles de lignes existants et aborde le problème d'une estima-

tion rapide du couplage diaphonique.

Mais la simulation n'est pas tout, et pour la valider, des mesures sont nécessaires. Il existe

différents types de mesures, dont les principales sont présentées dans le chapitre IV. Certaines

d'entre elles sont dites "externes" comme la réflectométrie ou les mesures de paramètres [S],

14

mais la tendance est au développement de systèmes de mesure totalement intégrés sur sili-

cium. L'une des méthodes que nous avons choisie pour effectuer nos mesures y est décrite en

précisant nos choix.

Le chapitre V est entièrement consacré à la présentation de résultats de mesure effectués

sur plusieurs puces allant de la technologie 0.7µm à la technologie 0.18µm. Des comparaisons

avec les simulations sont faites afin de valider les différents modèles. La dernière partie de ce

chapitre développe l'implémentation d'un motif complet dédié à l'intégrité de signal permet-

tant la mise en place d'abaques directement utilisable pour faire des estimations rapides de

placement routage ou des analyses de retard et de bruit sur des circuits finis. Ces techniques

sont exposées dans le dernier chapitre (Chap.VI) de ce document où une implémentation logi-

cielle a été effectuée pour l'analyse et des délais de propagation et de diaphonie.

15

Références :

[INT99] INTEL Site internet, "History of the Microprocessor",http://www.intel.com/intel/museum/25anniv/index.htm.

[SIA97] Semiconductor Industry Association, "The Technology Roadmap for Semicon-ductors : Technology Needs", 1997 édition. http ://www.sematech.org/public.

[SIC92] E. Sicard, "La Micro-Electronique Simulateur en Main", TEC & DOC Lavoisier,Language et Informatique - ISBN : 2-85206-816-8.

[SIC98] " Microwind, an introduction to microelectronics design on PC " Editeur INSA1998, ISBN 2-87649-017-X

[CAT95] J. Catrysse, A. Sinnaeve, G. Vandecasteele, "Measured Crosstalk on Chips UsingSpecially Designed Components", IEEE Trans. On Electromagnetic Compati-bility, Vol. 37, N° 2, pp. 313-315, May 1995.

[SOU99] K. Soumyanath, et al. "Accurate On-Chip Interconnect Evaulation: A Time-Domain Technique", IEEE Journal of Solid-State-Circuits, Vol 34, N° 5, May1999.

[NOU97] Nouet, Toulouse “Use of Test structures for characterization and modelling ofCapacitances in a CMOS process ”, IEEE Trans. Semiconductor Manufact. Vol10, N°2, Nov 97

[TOUL98] A Toulouse, "Contribution à la caractérisation et à la modélisation des capacitésen technologie CMOS ", manuscrit de doctorat .

16

Chapitre I : Intégrité du Signal et Evolutions Tech-nologiques.

17

I. Place de l'interconnexion dans l'évolution technologique.

1.1) Introduction.

Face à l'augmentation constante de la complexité des circuits intégrés, à une intégration de

plus en plus dense, le problème des interconnexions est devenu un des points cruciaux du

fonctionnement des systèmes intégrés. Essentielles pour les liaisons entre les transistors, les

interconnexions ont vu leur nombre suivre l'augmentation du nombre de transistors, et on pré-

voit que ce phénomène s'intensifiera comme le présente le tableau I.1, dont les données pro-

viennent de la S.I.A. [SIA97].

Année de mise en production

Lithographie (µm)

1995

0.35

1997

0.25

1999

0.18

2001

0.15

2003

0.12

2006

0.07

2009

0.05

Nombre de niveaux métalliques

DRAM

Processeurs

2

4-5

2-3

6

3

6-7

3

7

3

7

4

8

3

9

Longueur maximale

d’interconnexion (m/puce)380 820 1480 2160 2840 10000 24000

densité (m/cm²/niveau) 60 80 109 125 150 300 400

Tableau I.1 : Evolution des interconnexions [SIA97].

L’augmentation du nombre de niveaux métalliques et la densité croissante des intercon-

nexions représentent une limitation majeure dans les performances des circuits intégrés en

technologie CMOS sub-micronique [RYAN95]. Ceci est essentiellement dû aux réductions de

dimensions des pistes métalliques nécessaires pour attendre un tel niveau d’intégration. Les

interconnexions ne peuvent plus être considérées comme de simples lignes équipotentielles,

mais comme à un réseau plus ou moins complexe de capacités, résistances, voire

d’inductances. La prise en compte de tous ces paramètres ainsi que l’augmentation des per-

formances des transistors a pour effet d’engendrer des phénomènes parasites tel que le retard

de propagation, le couplage diaphonique, et l’émission d'énergie électromagnétique par

rayonnement. Ces phénomènes sont amplifiés du fait de la réduction de dimensions des inter-

connexions et à l'augmentation du nombre de niveaux métalliques

18

Lithographie(µm)

Lambda(λ )(µm)

Année Nb deniveaux

Tensiond’alimentation

(V)

Oxyde(A)

Vt(V)

Fichier de rè-gles

0.7

0.4 1990 2 5.0 150 0.7 Ams08.rul

0.35

0.2 1995 5 3.3 80 0.5 Hcmos6.rul

0.250.15 1997 6 2.5 60 0.45 Hcmos7.rul

0.18 0.1 1999 6 2.0 45 0.40 Hcmos8.rul

0.12 0.07 2000 7 1.5 25 0.30 Hcmos9.rul

0.10 0.05 2002 7 1.2 15 0.25 Hcmos10.rul

0.07 0.04 2004 8 1.0 10 0.20 Hcmos11.rul

Tableau I.2 : Evolution des interconnexions en fonction des technologies [SIA97]

Les performances des circuits sont fortement corrélées avec ce que l'on nomme le "Back-

end" technologique qui correspond à la réalisation des niveaux métalliques dans les procédés

de fabrication. La géométrie des interconnexions influe directement sur les problèmes d'inté-

grité de signal. Dans ce chapitre nous décrirons tout d'abord les différents phénomènes para-

sites en identifiant quels sont leurs causes et leurs effets. Pour cela nous nous intéresserons à

plusieurs types de technologies allant de la 0.7µm à la 0.07µm, sur la base des données de la

S.I.A., résumées dans le tableau 3. Ce tableau présente les paramètres principaux, à savoir les

tensions d’alimentation, les épaisseurs d’oxyde de grille et la tension de seuil des transistors

de type NMOS (VT). La dernière colonne spécifie le fichier contenant le détail des règles de

dessins ainsi que les cartes modèles des transistors utiles pour la simulation. Ces paramètres

correspondent au niveau 3 de SPICE pour une première approximation de phénomènes, mais

nous utiliserons par la suite un modèle plus adapté aux technologies submicroniques pour

obtenir des simulations précises.

1.2) Augmentation de la fréquence de fonctionnement.

Grâce aux paramètres technologiques précédement définis, nous sommes à même de lancer

des simulations comparatives pour se faire une idée plus précise de l'impact de la réduction du

canal du transistor sur les performances des circuits. Pour cela nous avons choisi de simuler la

structure du diviseur de fréquence par deux, que nous notonsDIV2 (Fig.I.1). Cette cellule pos-

sède une fréquence de comptage maximale, correspondant à la fréquence maximale de l'hor-

2λ2λ

19

loge H pour laquelle la cellule divise la fréquence. L’avantage de celle-ci est d’être relative-

ment représentative des évolutions technologiques puisqu’elle donne une fréquence de fonc-

tionnement proche des portes standards de chaque lithographie.

DFFD Q

H

T 2*T

Figure I.1 : Structure du diviseur de fréquence par deux (DIV2).

La figure I.2 présente les résultats obtenus en fonction des technologies référencées selon

le tableau I.2.

12

56,25

10

12,513,5

0

2

4

6

8

10

12

14

AMS08

Hcmos6

Hcmos7

Hcmos8

Hcmos9

Hcmos1

0

Hcmos1

1

Figure I.2 : Evolution des fréquences de fonctionnement de la cellule DIV2 en fonctiondes technologies.

1.3) Evolution des interconnexions.

Nous allons illustrer l'évolution technologique relative aux interconnexions toujours en se

référant à la SIA [SIA97]. Les interconnexions sont définies par leurs dimensions géométri-

ques, mais aussi par les matériaux qui les constituent et les diélectriques qui les entourent. En

effet, les principales contributions parasites de la ligne, à savoir sa résistance propre et ses ca-

pacités, représentent aujourd’hui un verrou technologique qu’il est impératif de résoudre

[EDE95].

Fréquence (GHz)

Lithographie

20

Jusqu’aux générations technologiques dont la largeur de grille est supérieure à 0.35µm, les

interconnexions sont réalisées en aluminium et placées dans un diélectrique isolant de typeSiO2 de constante 4=rε . Avec l’apparition de la technologie 0.25µm en 1998, le cuivre a

remplacé l’aluminium dans les procédés de fabrication. De plus, de nouveaux diélectriques à

faible permittivité appelés "Low K" se sont substitués au SiO2 classique. Le cuivre est un

atout primordial dans la problématique "rapidité de fonctionnement des circuits" dans le sens

où sa conductivité propre est environ deux fois supérieure à celle de l’Aluminium. La résis-

tance des lignes est de ce fait divisée quasiment par deux (à section équivalente), se traduisant

par une rapidité accrue de la transmission du signal comme nous le verrons dans le paragraphe

suivant. L’intérêt d’introduire des isolants à faible permittivité est de diminuer la contribution

capacitive de la ligne, principalement les capacités de couplage. Ces changements technologi-

ques sont nécessaires aujourd’hui, si on souhaite continuer à augmenter les performances des

circuits avec la réduction de dimension tout en limitant les problèmes d’intégrité de signal.

1.4) Evaluation des paramètres résistifs et capacitifs.

Pour arriver à bien exposer l’intérêt de toutes ces modifications technologiques, nous al-

lons dans ce paragraphe évaluer les paramètres parasites des interconnexions, en se basant sur

les technologies décrites dans le tableau I.2. Pour chaque technologie, nous décrirons les di-

mensions typiques des interconnexions selon la notation de la figure I.3, et précisons les ma-

tériaux utilisés. Ces données sont résumées dans le tableau I.3. Elles correspondent aux fi-

chiers de règles précisés à la dernière colonne.

W

WT

HW

Figure I.3 : Définition des paramètres géométriques des interconnexions.

21

Lithographie

(µm)

λ

(µm)

Nb

métaux

W

(µm)

T

(µm)

H

(µm)

T/W Cond εr

(*ε0)

Fichier de règle

0.7

0.4 2 1.6 1.1 3.0 0.6 Al 4.0 Ams08.rul

0.350.2 5 0.8 0.8 3.1 1.0 Al 4.0 Hcmos6.rul

0.25

0.15 6 0.5 0.7 2.1 1.2 Al 4.0 Hcmos7.rul

0.18

0.1 6 0.4 0.6 1.8 1.5

Al

Al

Cu

4.0

3.0

3.0

Hcmos8.rul

Hcmos8l3.rul

Hcmos8x.rul

0.120.07 7 0.3 0.5 1.5 1.7

Al

Cu

4.0

3.0

Hcmos9.rul

Hcmos9x.rul

0.100.05 7 0.2 0.4 1.2 2.0

Al

Cu

4.0

2.5

Hcmos10.rul

Hcmos10x.rul

0.070.04 8 0.15 0.35 0.9 2.5

Al

Cu

4.0

2.0

Hcmos11.rul

Hcmos11x.rul

Tableau I.3 : Evolution des interconnexions en fonction des lithographies[SIA97].

Nous pouvons noter le changement d'aspect de l'interconnexion, passant de structures ho-

mogènes (T/W = 1) en 0.35µm à des structures plus hautes que larges (T/W = 2.5) en 0.07µm.

La permittivité du diélectrique entre conducteur ne cesse de diminuer (εr = 4 en 0.35µm à εr =

2.0 en 0.07µm) pour limiter les effets de couplage.

A partir des données du tableau I.3, nous extrayons les paramètres parasites de ligne (ta-

bleau I.4) tels que la résistance par unité de longueur R, la capacité masse Cg, capacité de

bord, Cf, et la capacité de couplage Cc par unité de longueur. En se référant aux divers fi-

chiers de règles ainsi élaborés, nous pourrons simuler les phénomènes parasites introduits par

les lignes, à savoir le retard de propagation, le bruit induit par couplage diaphonique et le dé-

lai de propagation introduit par couplage.

22

Lithographie Rmétal

(Ω/q)Cmétal

(aF/µm)CCrosstalk(aF/µm)

CCxt

/(Cmétal)εr Fichier de régles

0.7µm 0.04 60 40 0.66 4.0 Ams08.rul

0.35µm 0.05 35 55 1.57 4.0 Hcmos6.rul

0.25µm 0.055 35 70 2 4.0 Hcmos7.rul

0.18µm

0.18µm low K

0.18µm low K, Cu

0.06

0.06

0.03

36

75

60

60

2.1

1.66

1.66

4.0

3.0

3.0

Hcmos8.rul

Hcmos8l3.rul

Hcmos8x.rul

0.12µm

0.12µm low K, Cu

0.1

0.0535

83

68

2.4

1.95

4.0

3.0

Hcmos9.rul

Hcmos9x.rul

0.10µm

0.10µm low K, Cu

0.15

0.0734

90

70

2.65

2.05

4.0

2.5

Hcmos10.rul

Hcmos10x.rul

0.07µm

0.07µm, low K, Cu

0.2

0.130

105

66

3.5

2.2

4.0

2.0

Hcmos11.rul

Hcmos11x.rul

Tableau I.4 : Paramètres des lignes suivant les différents process.

Nous pouvons constater que pour une interconnexion de niveau métallique trois, la capa-

cité Cmétal reste quasiment constante pour toutes les technologies. Pour la technologie AMS08

n'ayant que deux niveaux métalliques, la capacité entre le métal 2 et la masse est plus élevée.

La capacité de couplage CCrosstalk augmente très rapidement avec la technologie en raison de

l'inversion du rapport W/L. L'introduction du "Low K" joue le rôle attendu et diminue cette

valeur, mais elle reste malgré tout importante comme le montre le rapport CCrosstalk/Cmétal.

II. Interconnexions et intégrité du signal.

2.1) Le retard de propagation.

La première conséquence visible de l'accroissement de la densité ainsi que de la longueur

maximale d'interconnexion est le temps que va mettre un signal pour se propager sur une li-

gne longue depuis la sortie d'une porte jusqu'à la porte suivante. Positionnons nous dans le cas

d'une ligne de métal de nivaux X, de longueur L, au dessus du substrat, que l'on considérera

comme plan de masse. Cette ligne aura tendance à se comporter comme une charge dont l'im-

portance croit avec la longueur. L'impédance de cette ligne peut être en première approxima-

tion modélisée par une capacité vers la masse et une résistance, figure I.4a et figure I.4b, où la

ligne est assimilée à un filtre de type RC dépendant de paramètres géométriques. La simula-

tion de la propagation sur une ligne seule (Fig. I.4c) d'un tel filtre est donnée en figure I.4d où

on observe clairement le retard introduit par une ligne de métal de 3000µm de long de section

0.5*0.5µm à une hauteur H de 2.2µm au dessus du substrat. Pour la présente simulation nous

avons utilisé un modèle de type Π RC, suffisant pour une bonne approximation du phéno-

23

mène, mais il existe bien sûr plusieurs types de modélisation qui seront développés dans le

chapitre III.

h

e

wL

CS

R

(a) (b)

(c) (d)

Figure I.4 : exemple de retard de commutation simulé en 0.25 µm sur une interconnexionde 3 mm.

2.1.1) Définition du délai.

Sur la figure I.4d, on peut, en comparant le signal en début de ligne et en fin de ligne, se

rendre compte du retard introduit par la ligne, B-A sur le graphe. Ce retard est fortement cor-

rélé aux paramètres géométriques. Il aura tendance à augmenter avec la réduction de dimen-

sions et ceci essentiellement à cause de l'augmentation de la résistance intrinsèque des lignes.

Pour l'étude de la propagation, il est important de donner une définition du retard qui diffère

suivant les auteurs. La plupart considère la différence B - A à VDD/2 (5.d) [Vanier98],

[EDE95]. Une autre façon est de considérer la différence D - C prises à 90% de la valeur fi-

nale du signal [ST97]. L'intérêt de se placer à la limite 10% / 90% de la valeur du signal est

d'assurer le bon établissement du signal en prenant en compte le temps de réponse de la porte.

C'est cette méthode que nous allons utiliser tout au long du manuscrit.

Near-end

Far-end

L =3 mmDébut de ligne

A

B

90%

D

Fin de ligne

0.0 0.2 0.4

Temps (ns)

Tension (V)

24

2.1.2) Notion de longueur typique.

D'après Bakoglu [BAKO90], l'évolution de la longueur typique d'interconnexion avec la

technologie est donnée par la loi :

LA

Typ

C=2

AC étant la surface de la puce en mm2 ( 1.1 )

Nous avons utilisé pour AC la surface maximale autorisée par la technologie donnée figure

I.5-a. Ces données, correspondant aux données de la S.I.A, montrent la tendance à l'accrois-

sement régulier des complexités des circuits. Ceci conduit à une augmentation régulière de la

longueur typique d'interconnexion avec la réduction de la lithographie comme présenté en I.5-

b. La longueur typique d'interconnexion telle que définie par (1.1) ne correspond plus à la

longueur moyenne d'interconnexion sur la puce. En effet, la réduction de la section des lignes

(Tableau I.3) se traduit par l'augmentation considérable de l'effet de retard (RC). Il devient

alors obligatoire d'insérer des répéteurs dont le but est de maintenir la vitesse de propagation

du signal en diminuant la charge de la ligne. De ce fait, la longueur moyenne d'interconnexion

devient plus petite que celle calculée par ( 1.1 ).

180

200

1000

800

600

400

250

0

200

400

600

800

1000

1200

1985 1990 1995 2000 2005

Années

Surface en mm

0

2

4

6

8

10

12

14

16

18

1985 1990 1995 2000 2005

Années

Ltyp(mm)

(a) Evolution de la surface de puce maximale autori-sée par la technologie ces dernières années

(b) Evolution de la longueur typiqued’interconnexions ces dernières années

Figure I.5 : Evolution des interconnexions : surface et longueur typique[BAKO90].

2.1.3) Evolution du délai avec la technologie

A partir des fichiers de règles que nous avons batis dans le précédent paragraphe, nous étu-

dions l'évolution du délai de propagation le long d'une ligne longue de façon à démontrer

l'importance grandissante des interconnexions. Le schéma de principe utilisé pour les simula-

tions est donné en figure I.6. Toutes les dimensions sont données en lambda (λ) pour faciliter

le passage d'une technologie à l'autre. Par définition λ vaut la moitié de la longueur minimale

du canal. Seule la longueur de la ligne reste constante (3mm).

25

P : 220*2λN : 130*2λ

P : 110*2λN : 65*2λ

P : 50*2λN : 30*2λ

P : 220*2λN : 130*2λ

L = 3000µm

W = 4 λ

Figure I.6 : Schéma de principe de l'étude sur l'impact des réduction de dimensions sur letemps de propagation.

Pour notre étude nous fixons la longueur d'interconnexion à 3mm pour s'affranchir du pro-

blème de lignes démesurément longues. Notre but est de comparer le temps réponse d'une

porte seule, directement extraite des résultats de la figure I.2, avec le retard introduit par l'in-

terconnexion.

Lithographie(µm)

Résistance(Ω)

CapacitéCg (fF)

Near-end( C ) (ps)

Far-end( D ) (ps)

Temps de réponsedu MOS (ps)

Niveau mé-tallique.

Ams08 75 220 270 282 222 2

Hcmos6 188 217 210 236 144 5

Hcmos7 330 210 135 190 70 6

Hcmos8 450 200 134 207 51 6

Hcmos8x 225 200 130 162 51 6

Hcmos9 1250 177 130 344 32 7

Hcmos9x 625 177 140 234 32 7

Hcmos10 2200 120 102 464 25 7

Hcmos10x 1100 120 128 280 25 7

Hcmos11 3750 100 85 654 20 8

Hcmos11x 1875 100 112 368 20 8

Tableau I.5 : Résultats de propagation de signal sur une ligne de 3mm suivant les techno-logies.

Le tableau I.5 donne en détail les résultats obtenus en rappelant les paramètres de lignes,

résistance et capacité. Ceux-ci nous ont permis de comparer la part du retard due aux portes

logiques ("buffer" typique de la technologie) et celle due aux interconnexions typiques défi-

nies précédemment. Cette étude est reportée dans l’histogramme de la figure I.7.

26

0

100

200

300

400

500

600

700

Ams0

8

Hcmos

6

Hcmos

7

Hcmos

8

Hcmos

8x

Hcmos

9

Hcmos

9x

Hcmos

10

Hcmos

10x

Hcmos

11

Hcmos

11x

delai total (ps)delay du MOS

Figure I.7 : Histogramme représentant la part du délai due aux portes et celle due aux in-terconnexions (…x correspond aux filières cuivre).

La tendance globale est à l’augmentation des délais à partir de la technologie HCMOS8.

Le délai par porte diminue de façon quasi linéaire alors qu’à l’inverse, le délai de propagation

croît très rapidement pour les technologies conventionnelles (technologies dont la terminaison

ne contient pas x). La réduction de section influe considérablement sur la valeur de la résis-

tance de la ligne, ce qui a pour effet une importante augmentation du temps de propagation

avec les réductions de dimension. En introduisant du cuivre (technologies dont la terminaison

contient x), on résout en partie ce problème en diminuant la résistance de la ligne d'un facteur

proche de deux. Mais celui-ci reste entier pour les lithographies dont la longueur de grille est

inférieur à 0.12µm (HCMOS9x). Il semble donc important de trouver d'autres solutions au ni-

veau du "back-end" pour bénéficier des avancées technologiques relatives aux transistors

MOS.

2.1.4) Insertion de répéteurs.

La longueur des interconnexions est le point déterminant des performances actuelles des

circuits intégrés. L'introduction de répéteurs sur le chemin du signal pourrait être tout à fait

intéressant si l'on considère les performances des transistors. L'intérêt est avant tout de dimi-

nuer l'impédance équivalente de la ligne et de profiter des gains en courant des transistors

MOS. Cette technique a deux inconvénients, la surface silicium occupée par ces portes iden-

tités (répéteurs), mais surtout, ces éléments sont à insérer sur le chemin que suit l'intercon-

nexion, nécessitant donc une modification des parties actives de la puce, compliquant de ce

fait le processus de placement routage. Chose qu'il est difficile de prendre en compte dans le

développement des outils de placement et routage automatique (Place and Route Aided De-

sign) [SYN99].

Délai (ps)

Technologie

27

Toujours en se plaçant dans le cas d'une interconnexion de longueur de 3mm, nous compa-

rons les temps de propagation entre une structure sans répéteurs et une structure avec deux ré-

péteurs, ce qui nous place dans la configuration de trois lignes successives de 1mm chacune

(Figure I.8). La structure du répéteur que nous avons choisi est constituée de deux inverseurs

en série de taille 220*2λ pour le PMOS et 130*2λ pour le NMOS, correspondant à un buffer

de taille maximale de la bibliothèque du fondeur.

Figure I.8 : Schéma de principe de l'introduction de répéteurs pour la réduction du tempsde propagation.

Pour la simulation nous avons utilisé les mêmes fichiers de règles que précédemment, et

chaque interconnexion est modélisée par un filtre de type RC en Π. Les résultats sont donnés

dans le tableau I.9a et représentés sont forme d'histogramme en figure I.9b, où les barres som-

bres (bleues) représentent le temps de propagation sans répéteurs, et les barres claires (rouges)

le temps de propagation avec répéteurs.

Les résultats montrent que l'introduction de répéteurs permet de re-dynamiser le signal

pour les technologies inférieures à la Hcmos8, et maintient un temps de propagation raisonna-

ble. Par contre pour les technologies telles que la 0.7µm ou la 0.35µm, ce concept perd de son

intérêt en augmentant le temps de propagation par rapport à une ligne seule.

Lithographie sans rept avec reptAMS08 282 475Hcmos6 236 366Hcmos7 190 189Hcmos8 207 164Hcmos8x 162 154Hcmos9 344 161Hcmos9x 234 134Hcmos10 464 182Hcmos10x 280 139Hcmos11 654 201Hcmos11x 368 145

0

100

200

300

400

500

600

700

AMS08

Hcmos

6

Hcmos

7

Hcmos

8

Hcmos

8x

Hcmos

9

Hcmos

9x

Hcmos

10

Hcmos

10x

Hcmos

11

Hcmos

11x

(a) – Tableau de résultats (b) - graphique

Figure I.9 : Histogramme représentant le rôle des répéteurs dans la réduction du temps depropagation.

P : 220*2λN : 130*2λ

P : 220*2λN : 130*2λ

L = 1000µm

II

P : 220*2λN : 130*2λ

L = 1000µm L = 1000µm

Lithographie

Temps (ps)

Avec répéteur

Sans répéteur

28

Sur l'exemple d'une interconnexion de 3mm, nous avons montré que les interconnexions

jouent un rôle majeur dans les performances temporelles du circuit du fait de la prédominance

d'un effet RC. Les simulations présentées ne donnent qu'une idée de l'urgence du problème à

résoudre. Au niveau technologique l'introduction de nouveaux matériaux apporte quelques

solutions. Au niveau de la conception l'ajout de répéteurs est une solution intéressante, mais la

mise en place des critères de placement et dimensionnement de ces portes est compliquée.

C'est pourquoi, il est primordial de savoir modéliser précisément les phénomènes de propaga-

tion sur lignes longues afin de pouvoir définir rapidement des solutions permettant de conti-

nuer à augmenter les performances des circuits.

2.2) Le couplage diaphonique.

Le couplage diaphonique (crosstalk) est un phénomène parasite qui apparaît lorsque deux

lignes sont proches. Les deux pistes métalliques séparées par un diélectrique (Fig. I.10a) se

comportent alors comme si elles étaient liées par une capacité Cc (Fig. I.10b) dont la valeur

dépend des dimensions géométriques en jeu. Lorsque l'une des lignes commute (Agresseur),

l'autre (Victime) subit une perturbation comme représenté dans l'exemple de la figure I.10c.

La simulation du phénomène correspondant pour une longueur de ligne couplée de 6mm est

donnée en figure I.10d sur une technologie 0.35µm. La diaphonie apparaît par exemple sur les

bus lorsqu'un certain nombre de fils commutent alors que d'autres restent inactifs.

h

e

wLTyp

d

CSCS

CC

R R

(a) (b)

L =6 mm

CC

Agresseur

Victime

Signal Agres seur

Victimeperturbée.

∆∆t

∆∆V

Temps (ns)

Tension (V)

VDD/2

(c) (d)

Figure I.10 : exemple de couplage diaphonique simulé en 0.25 µm sur deux intercon-nexions couplées sur 6 mm.

29

2.2.1) Définitions.

Comme nous l'avons fait pour la commutation, il est intéressant de définir le bruit de cou-

plage. Celui-ci est principalement définit par son amplitude ∆V qui caractérise les conséquen-

ces directes du phénomène. Le bruit est aussi caractérisé par la durée du phénomène noté, ∆t,

prise à ∆V/2.

Si l'on considère deux fils couplés sur une longue distance, quatre cas de figure peuvent

être envisagés suivant les configurations des lignes nommées victime et agresseur (figure

I.11) :

1. Le signal agresseur passe de la valeur logique '0' à '1', la victime est à '0' : on observe la

génération d'un bruit de couplage positif sur la ligne victime (Fig. I.11a).


génération d'un bruit de couplage négatif sur la ligne victime (Fig. I.11b).


génération d'un bruit de couplage positif sur la ligne victime entraînant un dépassement de

la valeur VDD (Fig. I.11c), tension d'alimentation.


génération d'un bruit de couplage négatif sur la ligne victime entraînant une chute de ten-

sion en dessous du Vss (Fig. I.11d), masse de la puce.

14.a 14.b

14.c 14.d

Figure I.11 : Quatre cas de crosstalk suivant les configurations de ligne.

Les cas 1 et 2 sont les plus étudiés, car ils peuvent conduire à des fautes logiques. En effet

si les conditions sont suffisantes pour générer un bruit de couplage important, le potentiel de

l'interconnexion atteint de manière transitoire la tension de commutation de la porte réceptrice

avec pour conséquence possible une faute logique. Jusqu'à une période récente, la diaphonie

n'était pas considérée comme un problème du fait de la faible amplitude du phénomène obser-

vé. Avec les réductions de dimensions latérales, les dimensions verticales restant constantes,

Time

Time

VDD

Time

VDD

Time

VDD

VSS

VSS

VSS

VSS

Agresseur

Victime Agresseur

Victime

Agresseur

Victime

Agresseur

Victime

30

le bruit par couplage a rapidement augmenté pour atteindre des valeurs proches des tensions

de commutation. Il devient crucial de le prendre en compte dès la conception des circuits.

Le couplage diaphonique commence à être pris en compte à partir de 1990 avec les études

de T. Sakurai [SAKU93], qui propose des formulations analytiques pour le calcul des capaci-

tés de couplage, et par E. Sicard [SIC92] qui donne une estimation du couplage prenant en

compte les résistances de commutateurs. Mais toutes ces formulations ne sont plus adaptées

au problème posé par les technologies submicroniques.

2.2.2) Evolution de la diaphonie avec la technologie

Pour quantifier l'évolution de la diaphonie avec les réductions technologiques, nous base-

rons notre étude sur le schéma de principe décrit en figure I.12 où l'on simule l'amplitude de la

diaphonie sur une ligne de 3mm. Les tailles de transistors et des lignes sont données en lamb-

da (λ) de façon à se caler sur les règles de dessin exposées dans les tableaux 2 et 3.

Figure I.12 : Schéma de principe de l'étude sur l'impact des réductions de dimensions surle temps de propagation.

Pour cette étude nous modélisons le couplage en prenant en compte la résistance équiva-

lente de chaque ligne R, la capacité vers la masse Cg, ainsi que la capacité de couplage, Cc,

comme le montre la figure I.13. Pour ce modèle on considère que la capacité totale est répar-

tie en début et en fin de ligne. Elles ont donc pour valeur Cg/2 et Cc/2.

Cc/2 Cc/2

Cg/2

Rl3

Cg/2

Rl1

Cg/2Cc/2 Cc/2

Cg/2

Rl2

Cg/2

Cg/2

Figure I.13 : Principe de simulation du couplage diaphonique sur trois lignes

P : 220*2λN : 130*2λ

P : 110*2λN : 65*2λ

P : 50*2λN : 30*2λ

P : 220*2λN : 130*2λ

L = 3000µm

W = 4 λS = 4 λ

31

Lithographie(µm)

Résistance(Ω)

CapacitéCg

(fF)

CapacitéCc

(fF)

VDD

(V)

Amplitudede

Crosstalk(∆V)

Amplitudede

Crosstalk(%VDD)

Niveaumétallique.

Ams08 75 138 260.1 5.0 0.626 13.24 2

Hcmos6 188 90 351 3.3 1.372 41.576 5

Hcmos7 330 105 438 2.5 1.2 48 6

Hcmos8 450 109.5 459 2.0 1.103 55.15 6

Hcmos8L3 450 106.5 390 2.0 1.07 53.5 6

Hcmos8x 225 106.5 393 2.0 1.05 52.5 6

Hcmos9 1250 105 498 1.5 0.87 58 7

Hcmos9x 625 100.5 411 1.5 0.87 58 7

Hcmos10 2200 103.5 573 1.2 0.683 56.917 7

Hcmos10x 1100 95.1 414 1.2 0.668 55.667 7

Hcmos11 3750 105 648 1.0 0.522 52.2 8

Hcmos11x 1875 93 399 1.0 0.56 56 8

Tableau I.6 : Résultats de bruit induit par couplage diaphonique sur une ligne de 3mm sui-vant les technologies.

Les résultats observés sont donnés dans le tableau I.6, et résumés dans l'histogramme de la

figure I.14, où l'amplitude du bruit est donnée en volt (axe de gauche) et en % de VDD (axe de

droite). Nous porterons tout particulièrement notre attention sur la courbe d'évolution du cou-

plage rapportée en % de VDD. On peut constater que pour la technologie 0.7µm, ce phéno-

mène n'est pas très important, et sa valeur n'excède pas 15% de VDD. A partir de la technolo-

gie HCMOS6, cette valeur de tension croit considérablement pour immédiatement atteindre

plus de 40%. Pour les autres technologies, l'amplitude reportée à VDD continue à augmenter

pour se stabiliser autour de 50, 60% de VDD. Il est bien évident que de telles valeurs ne sont

pas admissibles lorsque l'on considère que le niveau critique de bruit est de 30%, valeur de

commutation des portes les plus sensibles. Cependant, à partir de la technologie HCMOS8,

l'amplitude du bruit de couplage se stabilise entre 50% et 60% de VDD. On peut estimer que

ceci est dû à l'augmentation importante de la résistance des lignes avec la réduction des di-

mensions.

32

0

0.2

0.4

0.6

0.8

1

1.2

1.4

1.6

AMS08

HCMOS6

HCMOS7

HCMOS8

HCMOS8L

3

HCMOS8x

HCMOS9

HCMOS9x

HCMOS10

HCMOS10

x

HCMOS11

HCMOS11

x

0

10

20

30

40

50

60

70

Bruit(mV)

Bruit(%VDD)

Figure I.14 : Histogramme représentant le bruit de diaphonie sur une piste de 3mm.

Comme nous l'avons fait pour l'étude sur les phénomènes de propagation, nous pouvons

nous intéresser à l'introduction de deux répéteurs sur les lignes couplées et observer la diffé-

rence d'amplitude. Une comparaison des deux méthodologies est reportée dans l'histogramme

de la figure I.15 où l'on représente le bruit en pourcentage de VDD.

0

10

20

30

40

50

60

70

80

AMS08

HCMOS6

HCMOS7

HCMOS8

HCMOS8L

3

HCMOS8x

HCMOS9

HCMOS9x

HCMOS10

HCMOS10

x

HCMOS11

HCMOS11

x

Bruit ss rpt

Bruit avec rpt

Technologies

% VDD

Figure I.15 : Comparaison de l'amplitude de la diaphonie pour des ligne de 3mm avec etsans répéteurs.

L'introduction de répéteurs diminue significativement l'amplitude du bruit de diaphonie

pour la majorité des technologies jusqu'à la génération HCMOS10 (0.12µm). Par contre pour

la technologie HCMOS11, la réduction de la résistance par découpage de l'interconnexion,

% VDDVolts (V)

Technologies

33

augmente considérablement le couplage. L'introduction du cuivre et des diélectriques à faible

permittivité (HCMOS11x) limite le phénomène.

Pourtant la configuration que nous avons utilisée n'est pas le cas le pire que l'on puisse ren-

contrer. On peut trouver des structures "dissymétriques", où les tailles des buffers des lignes

"agresseurs" et "victime" ne sont pas identiques, et où les sens de parcours du signal sont op-

posés (Fig. I.16a). Ces configurations amèneraient un bruit de couplage encore plus impor-

tant. Pour les simulations qui suivent nous avons utilisé sur la technologie HCMOS8

(0.18µm) et trois cas sont étudiés (Fig.I.16b).

P : 220*2λN : 130*2λ

P : 15*2λN : 7*2λ

L = 3000µm

(16.a)

-0.200

0.000

0.200

0.400

0.600

0.800

1.000

1.200

1.400

1.600

1.800

2.000

0.000 0.500 1.000 1.500 2.000

Cas "1"

Cas "2"

Cas "3"

Time (ns)

Volts (V)

(16.b)

Figure I.16 : Simulation du bruit de couplage en technologie HCMOS8 pour 3 cas de figu-res

Sur la figure I.16, trois cas de couplages sont reportés. Le Cas "1" correspond à la configu-

ration de la figure 16 où les lignes sont dans le même sens, sans dissymétrie entre les transis-

tors. Pour le cas "2", nous avons gardé les tailles des transistors, mais la ligne victime a été

inversée. Finalement le cas "3" présente une ligne inversée, avec un transistor d'entrée dont la

taille a été divisée par quatre. L'amplitude du bruit de couplage diaphonique passe respecti-

vement de 1.1 V (55% de VDD) à 1.4 V (70% de VDD) pour pratiquement atteindre 90% de

VDD, 1.717 V (86% de VDD).

Suivant les configurations, on s'aperçoit que le couplage diaphonique peut engendrer des

phénomènes parasites très différents et dont l'importance peut être considérable. La problé-

34

matique de la diaphonie est aujourd'hui devenue une problème majeur qu'il faut prendre en

compte au moment de la conception du circuit.

2.3) Le retard induit par couplage diaphonique.

Nous nous intéressons dans ce paragraphe au retard induit par couplage diaphonique ap-

pelé aussi "Crosstalk delay". Dans le paragraphe précédent nous avons vu que lorsque deux

pistes sont couplées, une commutation sur l’une d'entre elles entraînait une variation de ten-

sion sur l’interconnexion voisine portée à un potentiel fixe. Mais lorsque les deux pistes

commutent quasiment au même moment, un autre genre de phénomène parasite apparaît : le

délai induit par couplage. La figure I.17 montre comment un front descendant sur la ligne

coupable ralentit un front montant sur la ligne victime. Les conséquences de ces variations de

temps de commutation peuvent être la désynchronisation des circuits, une distorsion des si-

gnaux de contrôle des bascules, allant jusqu'à provoquer une faute dans les systèmes logiques.

Pour calculer le retard induit par diaphonie on peut garder la définition que nous avons uti-

lisée pour caractériser le retard de propagation en considérant le temps que met le signal pour

atteindre 90% de sa valeur finale. Mais il convient aussi de calibrer le délai additionnel intro-

duit par le couplage ∆tXT pour une modélisation correcte du phénomène.

L =6 mm

CC

Agresseur

Victime

Commutationsans Couplage

Victimeperturbée.

∆∆t90%

Délai induitpar couplage

∆∆tXT

VDD

Temps (ns)

(a) (b)

Figure I.17 : Principe et simulation du retard induit par couplage.

Jusqu'à une période récente, le délai induit par couplage était un phénomène négligé. Ceci

est essentiellement du à complexité de la mise en place d'une telle mesure, car le phénomène

observé peut être très différent suivant la synchronisation des fronts et leur sens. F. Moll et M.

Roca présentent une des premières mesure indirecte de délai induit par couplage [Moll97] en

générant une faute logique sur une bascule. En 1999 S. Delmas présente une méthode de me-

sure permettant d'effectuer l'échantillonnage de ce phénomène [DEL99]. Plusieurs cas peu-

vent être envisagés comme le montre la figure I.18.

35

(a) (b)

(c) (d)

Figure I.18 : Evaluation des différents cas de délai induit par couplage diaphonique sui-vant les fronts.

Les cas a et b montrent des signaux qui commutent en sens contraire. On observe alors sur

la ligne "victime" l'apparition d'un pic de tension qui aura pour effet de retarder le passage du

signal de "0" à "1" ou de "1" à "0".

Les cas c et d montrent des signaux qui commutent dans le même sens. Les deux lignes au-

ront alors tendance à se tirer mutuellement vers leur valeur finale, et ceci engendrera une ac-

célération de la commutation.

Les deux derniers cas envisagés montrent clairement qu'il est possible d'obtenir un délai

∆tXT négatif. C'est pourquoi nous avons décidé de définir celui-ci par rapport à 90% de la va-

leur finale du signal. A partir de cette définition nous nous positionnons dans le pire des cas

pour effectuer des simulations sur les différentes technologies définies au début du chapitre.

La configuration utilisée est similaire à celle décrite en figure I.13, mais on injecte maintenant

une commutation descendante sur la ligne victime. Le tableau (a) de la figure I.19 résume les

différentes valeurs trouvées en considérant deux cas:

• une ligne de 3mm sans répéteurs

• une ligne de 3mm avec deux répéteurs.

TempsVSS

Agresseur

VictimeVDD

Tension

Temps

VDD

VSS

Agresseur

Victime

Tension

Temps

VDD

VSS

Agresseur

VictimeTension

Temps

VDD

VSSAgresseur

Victime

Tension

36

Techno ss rept avec reptAMS08 1.165 1,415

HCMOS6 1,017 1,354HCMOS7 1,403 0,888HCMOS8 1,886 1,437

HCMOS8L3 1,61 1,292HCMOS8x 0,93 1,19HCMOS9 5,4 1,867HCMOS9x 2,425 1,434HCMOS10 9,728 2,515HCMOS10x 4,091 1,102HCMOS11 20 3,995HCMOS11x 8,904 1,63

02468

101214161820

AMS08

HCMOS6

HCMOS7

HCMOS8

HCMOS8L

3

HCMOS8x

HCMOS9

HCMOS9x

HCMOS10

HCMOS10

x

HCMOS11

HCMOS11

x

ss reptavec rept

Lithographie

Temps (ns)

(a) Tableau de résultats (b) graphique

Figure I.19 : Histogramme illustrant le rôle des répéteurs dans la réduction du temps depropagation.

On retrouve dans ces courbes les résultats que nous avons obtenus lors de l'étude de la pro-

pagation, aussi bien sans répéteurs qu'avec répéteurs. Cependant les délais observés ici sont

beaucoup plus importants que pour un commutation simple, ceci à cause de l'introduction du

pic de surtension tirant le signal en sens opposé. La diaphonie associée à la commutation a

donc pour effet de dégrader fortement les délais, pour obtenir en HCMOS11 une valeur de

20ns. L'introduction du cuivre et d'un diélectrique de constant εr = 2 va permettre une réduc-

tion de 55% de cette valeur. Il est donc maintenant évident que pour accroître les performan-

ces des circuits intégrés, il est nécessaire de changer de matériaux. L'introduction de répéteurs

permet une amélioration considérable à compter de la technologie HCMOS9, avec pour la

technologie HCMOS11 un gain de 80%. D'après les simulations, en combinant introduction

de répéteurs et nouveaux matériaux on passe d'un délai de couplage de 20ns à 1.63ns, soi une

réduction de 92%.

III. Quelles Solutions pour résoudre les problèmes d'intégrité de si-

gnal.

Face aux réductions de dimensions, l'intégrité de signal devient un problème majeur dans

la conception des circuits intégrés. Pour pallier aux différents problèmes rencontrés de délai

de propagation et de bruit induits par couplage diaphonique, il est maintenant nécessaire

d'adopter un certain nombre de solutions technologiques permettant de réduire l'effet de retard

et de diaphonie. L'introduction de nouveaux matériaux comme le cuivre et les diélectriques à

faible permittivité sont des évolutions incontournables, mais celles-ci ne sont pas suffisantes

face à la rapidité à laquelle les technologies évoluent. Il est donc nécessaire d'envisager des

37

solutions au niveau conception qui permettraient de garantir l'intégrité du signal. Deux mé-

thodologies peuvent être abordées:

• Mise en place de règles de dessin dédiées à l'intégrité de signal

• Vérification et simulation "Post Layout".

3.1) Règles de dessin dédiées à l'intégrité de signal.

Cette étape est complexe si on considère tous les parasites à la fois. En effet, résoudre le

problème du délai de propagation n'est pas forcement compatible avec la réduction du bruit de

couplage diaphonique comme en témoigne la figure I.20. Dans cet exemple, on s'intéresse au

dimensionnement de deux lignes couplées où on cherche à optimiser le rapport largeur de

piste (W et W=S), épaisseur (T). Pour cet exemple on choisit de garder constant la section

(W*T) de la piste de façon à conserver la même valeur de résistance. Dans le cas 27.a, le

"pitch" (W+S) est élevé, ce qui conduit à une augmentation de la capacité vers la masse et une

diminution de la capacité de couplage. On observera alors une augmentation du délai de pro-

pagation et un faible couplage diaphonique. Si pour diminuer le temps de propagation on

choisit de diminuer le pitch, on diminuera la capacité masse, mais en contre partie on accen-

tuera l'effet de couplage.

(27.a)

(27.b)

Figure I.20 : Exemple d'optimisation de la géométrie de deux pistes couplées

Il semble donc évident qu'il y ait des compromis à faire suivant le ou les parasites dont on

veut s'affranchir. Cette étape peut passer par l'élaboration de critères définissant des règles de

dessin adaptées pour chaque technologie. Une liste non exhaustive de quelques-uns de ces

critères et règles pourrait être :

§ Distance minimale entre pistes,

§ Longueur maximale de routage avant l'insertion d'un répéteur

Time

V

Time

VW

Délai élevé Crosstalk faible

S

Time

V

Time

V

T

Délai faible Crosstalk élevé

38

§ Longueur maximale de couplage entre deux pistes pour ne pas dépasser 20% de

VDD

§ Choix des tailles de transistors pour une optimisation du délai

§ Choix de routage des pistes si le délai induit par couplage dépasse de 20% le délai

initial.

Cette liste peut bien sûr être allongée, et on comprend les difficultés qu'il faut résoudre

pour définir clairement tous les critères qui pourront permettre par la suite d'élaborer des cir-

cuits dépourvus de phénomènes parasites liés aux interconnexions. Un certain nombre d'étu-

des tentent de trouver des solutions permettant d'optimiser les circuits tant sur le délai que sur

les bruit . C'est le cas de J. Cong qui propose des algorithmes pour l'optimisation des délais de

propagations [CONG98] et du couplage diaphonique [CONG97]. Mais les méthodes que pro-

pose J. Cong sont difficiles à mettre en œuvre, et peu réalistes dans le sens où elles sont ba-

sées sur un ensemble complexe de simulations. Il est nécessaire de simplifier ces approches et

de les valider sur des bases expérimentales si l'on souhaite pouvoir les utiliser dès la concep-

tion des circuits aux niveaux des règles de dessin.

3.2) Vérification et simulation "Post-Layout".

La mise en place de critères pouvant couvrir tous les domaines de l'intégrité de signal sem-

ble malgré tout utopique quant on pense à la complexité que pose le routage complet de cir-

cuits comportant plusieurs millions de transistors. La vérification des problèmes d'intégrité de

signal peut par contre s'effectuer après le routage complet de la puce, il s'agit d'une vérifica-

tion "Post-Layout". Le but de cette opération est d'extraire à partir du layout les nœuds criti-

ques parmi des millions, et d'évaluer avec le plus de précision possible l'amplitude du phéno-

mène parasite. On pourra alors par la suite envisager des modifications ponctuelles du layout.

La condition sine-qua-non pour aboutir à ce résultat est d'être capable d'extraire les paramè-

tres R, L et C des nœuds et de savoir quel est le modèle de simulation le mieux adapté à la si-

tuation.

L'extraction des paramètres fait appel à des notions d'électromagnétisme puisqu'il s'agit de

conducteurs noyés dans un milieu diélectrique [BREW86]. Il y a quelques années, alors que la

lithographie était encore supérieure à 0.7µm et que le nombre de niveaux métalliques ne dé-

passait pas deux, une approche à deux dimensions de la résolution des équations de Maxwell

et Laplace était suffisante. Aujourd'hui, étant donné l'augmentation du nombre des niveaux

métalliques, les variations de diélectriques et des techniques de routage, ce problème est de-

venu tridimensionnel, ce qui tend à faire exploser le temps de calcul nécessaire. L'utilisation

de formulations analytiques du calcul de C et L basées sur une définition géométrique permet

de résoudre le problème du temps de calcul [SAKU83] [DELO97]. Mais en contre partie, ces

formulations ont un domaine d'utilisation limité et ne couvrent pas tous les cas possibles.

La deuxième partie qui consiste à simuler les interconnexions n'est pas innée car il existe

plusieurs façons de modéliser les interconnexions. De là va découler la précision que l'on at-

39

tend et le temps de simulation suivant la complexité du modèle choisit. Ce choix est critique

quand l'on sait que le modèle n'est pas forcement un critère de précision et que cela dépend

des cas rencontrés. La question reste dont entière sur la stratégie à adopter quant il faut simu-

ler plusieurs milliers de nœuds.

IV. Conclusion.

Si les interconnexions ont été longtemps négligées elles sont aujourd'hui au centre de nom-

breuses études. Nous avons pu montrer par des simulations simples que, aux vues des rapides

évolutions technologiques, le délai de propagation, le bruit induit par couplage diaphonique et

le délai induit par couplage vont devenir des facteurs prédominant dans le bon fonctionnement

des circuits intégrés. Malgré l'introduction du cuivre et des diélectriques à faibles permittivités

dans les filières de production, le problème d'intégrité de signal demeure présent. Il parait

donc nécessaire de mettre en place des méthodologies de conception, extraction et simulation

de circuits autour des interconnexions pour s'assurer de la fiabilité des systèmes. Parmi les

solutions envisagées, l'introduction de répéteurs permet de réduire de façon non négligeable le

délai de propagation. Cependant il ne résout pas entièrement le problème du couplage diapho-

nique, et il faut préciser avec soin la façon dont on place les répéteurs. Il existe donc

un réel manque d'informations et de solutions au niveau de la mise en place des règles de

dessins et des méthodes de conception pour palier aux problèmes d'intégrité du signal.

40

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[TOUL98] A. Toulouse, "Contribution à la caractérisation et à la modélisation des capaci-tés en technologie CMOS ", manuscrit de doctorat .

[DEUT95] A. Deutsch & al, "Modeling and characterization of long on-chip interconnec-tions for high performance microprocesseurs", IBM Jornal of Reseach & De-velopment, Vol39, N°4, 1995.

42

Chapitre II : Rappel sur la théorie des in-

terconnexions

43

I. ) Rappel d'électromagnétisme

La théorie de la propagation des ondes électromagnétiques est à la base de la modélisation

des interconnexions en circuits intégrés dans le sens où elle mène au formalisme couramment

utilisé, qui correspond à la modélisation des lignes sous la forme de paramètres R, L, C et G.

Au cours de ce chapitre nous décrivons comment, à partir des équations électromagnétiques, il

est possible de modéliser le comportement électrique des interconnexions.

Les phénomènes électromagnétiques mis en jeu dans les transitions rapides concernent les

interactions entre électricité et magnétisme. Ils furent découverts en 1819 par Oersted (champ

magnétique crée par un courant électrique) et par Faraday en 1830 (courant électrique créé par

un champ magnétique variable). La notion de propagation des ondes électromagnétiques fut

elle découverte en 1887 par Hertz. Les résultats des expériences d'Oersted furent traduits ma-

thématiquement par Biot et Savart en 1820 puis par Ampére. Ceux de Faraday par Lenz puis

par Foucauld en 1850 aboutissant à la théorie de Maxwell en 1873 dont les équations prirent

une forme définitive en 1884 grâce à Heaviside [Char97].

Les équations de Maxwell telles que nous les connaissons sont nées il y a déjà plus d'un

siècle. Les télécommunications, en particulier la téléphonie mobile, utilisent ces équations

comme base en vue de la modélisation.

Les équations de Maxwell régissant les phénomènes électromagnétiques sont aussi essen-

tielles pour l'analyse des phénomènes propres aux circuits intégrés. Dans notre étude, nous

nous intéressons plus particulièrement à la façon dont ces lois peuvent êtres appliquées aux

interconnexions dans les circuits fabriqués en technologie CMOS. Pour cela nous tâcherons

dans un premier temps d'expliciter succinctement les équations de Maxwell en les appliquant

aux milieux diélectriques et aux conducteurs (Aluminium, Cuivre). Dans un deuxième temps

nous présenterons une méthode puissante et générale de résolution appliquée à la propagation.

Enfin nous décrirons les différents modes de propagation avec un intérêt particulier pour les

technologies CMOS agressives. Nous pouvons alors faire l'analogie avec la modélisation de

type RLC couramment utilisée pour la simulation des interconnexions en basse fréquence et

en haute fréquence.

1.1 ) Equations de Maxwell.

Les ondes électromagnétiques se propagent sans support matériel apparent contrairement

aux ondes qui se caractérisent par un phénomène de propagation de proche en proche ( vibra-

tions) [PER96]. L'approche théorique considère dans un premier temps le vide comme un mi-

lieu continu dont l'état électromagnétique est entièrement défini par deux paramètres mesura-

bles en tout point de l'espace et à chaque instant:

- le champ Er

, ou champ électrique.

- le champ Br

, ou champ magnétique.

Ces deux paramètres sont directement liés aux grandeurs:

44

- Dr

Induction électrique,

- Hr

Induction magnétique

par les relations :

( 2.1a )

( 2.1b )où µ représente la perméabilité,

oùε la permittivité du milieu.

Dans cette théorie, le vide est un milieu comme un autre, avec une permittivité et une per-

méabilité propre respectives :

( 2.2a )

( 2.2b )

les unités sont:

ε : Farad par mètre (F/m) ou capacité par unité de longueur.µ : Henry par mètre ou inductance par unité de longueur.

L'état électromagnétique est défini par cinq paramètres : Dr

, Hr

, Br

, Er

et jr

, où le para-

mètre jr

représente la densité de courant en chaque point de l'espace. Ces paramètres sont re-

liés par des équations d'état, les équations de Maxwell.

Le système complet est de la forme :

( 2.3a )

( 2.3b )

( 2.3c )

( 2.3d )

L'équation ( 2.3a ) correspond au théorème de Gauss où cρ représente la distribution de

densité de charge exprimée en Coulomb par mètre cube (C/m3). Cette équation nous dit que la

densité de flux électrique sortant par les surfaces d'un élément volumique V est équivalente àla densité de charge cρ que contient ce même élément.

L'équation très proche de l'équation ( 2.3b ) est couramment appelée loi de conservation

des flux.

70

90

10.4

10..36

1

−

−

=

=

ππ

ε

µ

E. D

µB

Hrr

rr

å=

=

tD

j Hrot

tB

- Erot

Bdiv

Ddiv

∂∂

+=

∂∂

=

==

rrr

rr

r

r

0

cρ

45

Les deux dernières équations, ( 2.3c ) et ( 2.3d ) lient les quantités magnétiques et électri-

ques entre elles, et sont appelées respectivement, équation Maxwell-Faraday ou loi de l'in-

duction, et équation de Maxwell-Ampère ou champ magnétique crée par un courant.

Si l'on cherche maintenant à exprimer la densité de courant jr

(A/m), celle-ci peut se dé-

composer sous la forme:

cjjj s

rrr+= ( 2.4 )

Où sjr

est le courant source des différents champs magnétiques et,

Où cjr

le courant de conduction.

Dans le cas des circuit intégrés, il n'y a pas de source magnétique propre, et on peut donc

considérer que 0j s =r

. La densité de courant totale sera alors uniquement représentée par la

quantité cjr

qui d'après la loi d'Ohm s'écrit :

E . jcrr

σ= ( 2.5 )

Où σ représente la conductivité du milieu. Pour les milieux conducteurs, σ s'exprime en

Siemens par mètres ou conductance par unité de longueur.

Les équations de Maxwell comme toutes les autres équations différentielles, ont une infi-

nité de solutions, et il faut donc pour les résoudre spécifier des conditions aux limites. Ces

conditions aux limites sont définies aux interfaces entre milieux différents. Si l'on considère

deux milieux M1 et M2, définis par leurs paramètres propres, 1ε , 1µ , 1σ et 2ε , 2µ , 2σ res-

pectivement, les conditions de transfert entre milieu sont les suivantes :

• Les composantes tangentielles du champ électrique et de l'induction magnétique

restent continues.

( 2.6a )

( 2.6b )

• Les composantes normales du champ magnétique et de l'induction électrique

restent continues

( 2.6c )

( 2.6d )

Prenons l'exemple où l'un des deux milieux (M2) est un conducteur parfait, condition que

l'on pourrait apparenter à l'interface ligne de métal, diélectrique (SiO2). Dans ce cas précis, la

conductivité est infinie, ∞=σ . D'après l'équation ( 2.5 ) et les équations de Maxwell ( 2.3 ),

tous les vecteurs de champ sont nuls ( c'est à dire 0 B 0, H 0, D 0, E 2222 ====rrrr

)

[CLAY92]. En conséquence, les vecteurs tangentiels ( 2.6a-b ) et normaux ( 2.6c-d ) sont nuls

comme représenté sur la figure II.1. Le résultat des équations ( 2.6 ) devient :

21

21

tt

tt

HH

EErr

rr

==

21

21

nn

nn

BB

DDrr

rr

==

46

( 2.7a )

( 2.7b )

( 2.7c )

( 2.7d )

Deux nouvelles quantités apparaissent :• La densité de courant de surface SK , exprimée en Ampère par mètre (A/m), représente la

distribution de courant à l'interface par unité de longueur.• La densité de charge par unité de surface Sρ , exprimée en Coulomb par mètre carré

(C/m2).

La figure II.1 (ci-dessous) nous permet de comprendre pourquoi le champ Er

est toujours

perpendiculaire aux surfaces du conducteur.

Milieu M2Conducteur parfait

∞=σ

Milieu M1

1ε , 1µ , 1σ

z

xy

Et2 = 0

Bn2 = 0

Ht2 = 0

Dn2 = 0Dn1

Ht1

B1

Bn1 = 0

E2

Et1 = 0

Figure II.1 : Illustration des conditions aux limites quand l'un des milieux est un conduc-teur parfait.

1.2 ) Régime statique.

Après avoir défini les équations de Maxwell de façon générale, nous allons nous intéresser

aux différents régimes dans lesquels elles s'appliquent. Le régime statique est peut être le plus

simple à aborder dans le sens où il n'y a aucun mouvement de charges, et donc pas de courant.

Ce mode de fonctionnement est généralement utilisé pour calculer les paramètres de lignes

RLC. Les équations de Maxwell s'écrivent alors :

S

SK

ñ

0

0

1

1

1

1

====

n

t

n

t

D

H

B

E

r

r

r

r

47

( 2.8a )

( 2.8b )

( 2.8c )

( 2.8d )

Les contraintes de l'électrostatique et de la magnétostatique sont applicables. De ce fait, les

grandeurs Er

et Hr

sont définies par les Laplaciens :

( 2.9a )

( 2.9b ) et 0Hdiv =r

En considérant que le champ Er

dérive d'un

potentiel Φ ( Φ−= gradEr

), et que la conservation des charges se réduit à 0jdiv =r

, on

tombe alors sur les équations de Laplace pour le champ électrique ( 2.10a ) et pour le champ

magnétique ( 2.10b ) :

( 2.10a )

( 2.10b )

Où Φ est le potentiel scalaire du

champ électrique

Où Ar

est le potentiel vecteur du champ magnétique.

Les équations de Laplace sont largement utilisées pour le calcul des paramètres statiques

des lignes, à savoir R et C séparant deux conducteurs (Fig. II.2). Dans le domaine des circuits

intégrés la résistance entre conducteurs est nulle car le diélectrique est considéré sans perte. Sinous considérons deux conducteurs parfaits ( ∞= mσ ), placés dans un milieu diélectrique de

permittivité ε et de conductivité dσ , nous pouvons alors calculer la capacité et la résis-

tance les séparant grâce aux résolutions intégrales suivantes :

( 2.11a )

( 2.11b )

j Hrot

Erot

Bdiv

Ddiv

rr

r

r

r

====

0

0

0

0)1

(

0)(

=

=Φ

Arotµ

div

graddivr

ε

jrotH

Err

r

=∆=∆ 0

∫

∫

∫

∫

=

=

dlEC

dSE

dlER

S

S

L

.

.

.

r

r

r

r

.dSEε

σ

48

Conducteur 1

1=ΦConducteur 2

0=Φ

SurfaceS

L

Diélectrique

σε ,

Figure II.2 : Deux conducteurs parfaits dans un milieu diélectrique.

Pour résoudre ces équations, on défini arbitrairement les valeurs des potentiels scalai-

res, Φ , normalisées 1 et 0 permettant de résoudre les équations de Laplace. On peut écrire à

partir de ces deux équations la relation suivante pour les matériaux semi-conducteurs :

σε

RC = ( 2.12 )

Nous pourrons utiliser cette formulation comme une approximation pour déterminer R et

C, à condition que le milieu dans lequel se trouvent les conducteurs soit parfaitement homo-

gène, ce qui n'est pas rigoureusement le cas des structures des circuits intégrés.

De plus, les formulations que nous avons exposées au cours de ce paragraphe ne sont vala-

bles que pour les approximations quasi-statiques. Elles ne tiennent donc pas compte des va-

riations des paramètres R, C et L en fonction de la fréquence. Il faudra donc, pour affiner no-

tre extraction de paramètre, chercher des formulations plus adéquates et s'orienter vers un ré-

gime harmonique de propagation; surtout lorsque l'on tend vers des fréquences élevées de

fonctionnement.

1.3) Régime harmonique.

Pour le régime harmonique, on considère que les variations temporelles des champs vecto-

riels sont une variation sinusoïdale du temps, pouvant s'écrire sous la forme complexe tje ω .Dans cette représentation complexe de l'onde, la pulsation fπω 2= où f est la fréquence de

propagation de l'onde. Cette considération permet de simplifier la résolution mathématique

des équations de Maxwell en écrivant les champs Er

et Hr

sous la forme:

( ) tje m .zy,x,E E ω=

r( 2.13a )

tjω.e)z,y,x(HH m=r

( 2.13b )

En appliquant le régime harmonique aux équations de Maxwell décrites en ( 2.3 ), celles-ci

se transforment pour arriver aux équations suivantes :

( 2.14a )

( 2.14b )

( 2.14c )

( 2.14d )EEHrot

HErot

Hdiv

Ediv c

rrr

rr

r

r

εσ

ρε

jù

-j ùj

0

0

+==

==

49

Dans ces équations, la permittivité, la perméabilité et la conductivité peuvent être com-

plexes et sont donc des fonctions variant avec la fréquence; ce qui est le cas de la plupart des

matériaux, et notamment des matériaux à pertes. Sachant que σ traduit les pertes ohmiques et

ε les pertes diélectriques, on introduit la notion de permittivité complexe ε~ telle que :)j(~ δεεε tanr −= 10 ( 2.15a )

où cd δδδ tantantan += ( 2.15b )

Où δ représente l'angle de perte,Où dδ représente l'angle de perte du diélectrique,

Où cδ représente l'angle de perte du conducteur.

La représentation harmonique est intéressante puisqu'elle est très proche de la commutation

d'un transistor MOS connecté à une piste métallique. Pour déterminer la fréquence de fonc-

tionnement, nous nous basons sur le temps de transition de la porte. Si nous nous référons à la

figure 1.5 du chapitre I, concernant l'étude de la fréquence de fonctionnement d'un oscillateur

à trois inverseurs, nous pouvons établir les fréquences relatives à chaque technologie que nous

appliquerons pour la résolution des équations du régime harmonique (Tableau II.1).

Lithographie fréquence (GHz) Pulsation (ω )(rad/m)

AMS08 4.5 28.2743Hcmos6 6.9 43.3539Hcmos7 14.4 90.4778Hcmos8 19.5 122.522Hcmos9 31.5 197.920Hcmos10 41.1 258.238Hcmos11 50.7 318.551

Tableau II.1 : Evolution des fréquences et pulsations en fonction des technologies.

Si on se place dans un milieu diélectrique homogène, le résultat de la résolution des équa-

tions de Maxwell en régime harmonique conduit aux équations de propagation :

( 2.16a )

( 2.16b )

Où k représente la constante de propagation de l'onde électromagnétique :

=

ωσ

εω j - k 2 µ2 ( 2.16c )

1.4) Les fonctions de Green

Des formulations sous forme intégrale permettent de résoudre les équations de propagation

dans les milieux diélectriques. Pour cela il faut introduire au formalisme mathématique deux

grandeurs donnant le champ électrique en fonction des densités de courant et des charges, qui

0 Ek - E

0 Hk - H2

2

=∇=∇

r

rr

2

2

50

sont respectivement le potentiel vecteur Ar

, et le potentiel scalaire Φ (potentiel de surface),

aussi appelé potentiel de Lorentz, définis de la façon suivante:

( 2.17a )

( 2.17b )

D'après la jauge de Lorentz, Ar

et Φsont liés par la relation :

t∂Φ∂

+2c

1A divr

( 2.18 )

Où c représente la célérité de la lumière soit : 810.3c = .

Ces relations conduisent aux intégrales définissant les potentiels magnétiques et électriques

dans l'espace τ : ( 2.19a )

( 2.19b )Où mG représente la fonction de

Green magnétique,Où eG représente la fonction de Green électrique.

Dans l'équation ( 2.14b ), le potentiel de Lorentz représente le potentiel répartit dans l'es-

pace τ . Si on considère des charges ponctuelles dans un régime statique, Φ est la différence

de potentiel entre ces deux charges et l'équation (2.14b ) peut alors s'écrire :

( )∫∫∫= τρ drr ',(r).GV(r) ec ( 2.20 )

La résolution de cette solution intégrale est relativement simple à partir du moment où l'on

arrive à déterminer la fonction de Green. La formulation la plus connue de cette fonction cor-

respond à la formulation de la force électrostatique Fe existant entre deux charges ponctuelles

q et q' et dont les coordonnées dans un plan à une dimension sont r et r'. La fonction de Green

équivalente est donnée par :

Ge = 24

1

)r'r(

'qq

Re −

−=

πεF ( 2.21 )

Si l'on étend cette formulation à l'espace à deux dimensions, la fonction de Green est alors

définie par :

[ ]''rr'rr2

1 r'r,

r

rrrr−−−= LogLog)G (

πε( 2.22 )

Où rr

, est le point d'observation,

Où 'rr est le point source,

Où ''rr est le point image de 'r

r par rapport au plan de masse.

tA

-grad Ö-E

Arot B

∂∂

=

= rr

rr

( ) ( )( ) ( )∫∫∫

∫∫∫=Φ=

τρτ

dG

d.GjA

e

m

'

'

rr,.tr,

rr,tr,

c

rr

51

La répartition des charges dans l'espace est donc déterminée par la fonction de Green élec-

trique. Lorsque l'on utilise un logiciel d'extraction des paramètres basé sur la résolution des

fonctions de Green, il faut donc diviser le volume en surfaces élémentaires (équivalentes à des

plans de charge ou panneaux). La capacité entre deux conducteurs i et j est extraite en esti-

mant que la somme des charges obtenues soit égale à:

∑∈

=i conducteur k

kij qC ( 2.23 )

Pour que cette formulation soit effective, il faut normaliser les tensions sur les conducteurs

à '1' pour le conducteur i, et '0' pour le conducteur j.

De la même façon que nous avons extrait la capacité, il est possible de déterminer les ré-

seaux d'inductances des interconnexions. Pour cela, on utilise la formulation ( 2.19b ) définis-

sant la fonction de Green magnétique (Gm) en fixant les courants à 1 Ampère pour le conduc-

teur i, et 0 Ampère pour les autres. La fonction de Green magnétique est proche de la fonction

de Green électrique, et l'on a :

'

1

4 rr

µ

−=

πmG ( 2.24a ) pour une dimension

[ ]'Log'Log 'rrrr2ð

µ rrrr−−−−=mG ( 2.24b ) pour deux dimensions

La fonction de Green magnétique étant reliée au courant par la relation ( 2.19a), nous pou-

vons l'appliquer à la relation ( 2.17b ) en considérant que Ejrr

.σ= . On trouve alors :

( )∫∫∫ Φ−=+ graddVjGj

m ).(.')(

r'rr,jr r

r

ωσ

( 2.25 )

En considérant que chacun des N conducteurs est divisé en filaments rectilignes de section

ai, et qu'il est parcouru par un courant ii, alors on aura, ii = ai . ji.En conséquence, la densité de courant s'écrira sous la forme :

( ) ∑=

=N

i

j1

iii (r).lwirr

( 2.26 )

En intégrant ( 2.26 ) dans ( 2.25 ), et en résolvant l'équation obtenue, on obtient une ex-

pression similaire à :( ) VLj RI =+ ω. ( 2.27 )

Où R représente la résistance de ligne,

Où L représente l'inductance,

Où I représente le courant électrique,

Où V représente la différence de potentiel.

Ce qui permet d'identifier les paramètres R et L en fonction de la fréquence.

Nous ne développerons pas ici la façon dont sont modélisées les fonctions de Green élec-

triques et magnétiques, mais on s'aperçoit qu'il est possible de les utiliser pour modéliser des

52

interconnections dans un milieu diélectrique. Leur avantage est de ne considérer que la sur-

face des conducteurs pour le calcul des paramètres R, L et C.

1.5) Modes de propagation

Après avoir défini les lois qui régissent le mode de propagation d'une onde électromagnéti-

que dans un milieu quelconque, ( 2.16 ), nous allons tâcher de comprendre et d'appliquer ces

lois aux circuits intégrés silicium. Nous distinguerons alors deux types de matériaux, les con-

ducteurs et les diélectriques, ainsi que plusieurs modes de propagation que nous tâcherons

d'expliciter.1.5.a) Equation de Maxwell dans un conducteur.

Dans un conducteur, on peut considérer que le courant de conduction est majoritaire, et la

loi d'Ohm liant le champ électrique Er

, et le courant jr

est directement applicable (2.5). En

considérant un conducteur de section S et de longueur rr

, les relations sont les suivantes:

∫=rr

rrrr.dE)rV( ( 2.28a )

∫=S

.dSjIr

( 2.28b)

Ces deux relations sont directement liées à la relation classique de l'électricité définissant

le potentiel en fonction du courant de type : R.I U = . L'extraction de la résistance statique R

est alors obtenue en résolvant ces deux intégrales, et on obtient :

S

lR

σ= ( 2.28c )

De façon générale, c'est la méthode que l'on utilise pour calculer la valeur de la résistance

par unité de longueur d'une interconnexion.

1.5.b) Mode de propagation Transverse Electromagnétique.

Notre intérêt se porte essentiellement sur la façon dont les ondes électromagnétiques se

propagent dans un milieu représentatif des technologies Silicium (conducteurs-diélectrique).

Jusqu'à présent, nous n'avons pas considéré de direction privilégiée de la propagation de ces

ondes pour le régime harmonique. Cependant, on peut considérer que les interconnexions se

comportent comme des guides d'onde attribuant une direction privilégiée à celles-ci. On dis-

tingue alors trois modes de propagation :

• TE : Transverse Electrique : Ce mode de propagation est défini pour une onde dont le

champ électrique Er

, dans un espace (x,y,z), a pour particularité d'avoir la composante

suivant z égale à zéro ( 2.13a ). Les composantes électriques, normales à z, Ex et Ey sont

non nulles. La propagation s'effectue alors uniquement suivant l'axe z. Un exemple de

mode de propagation TE dans un guide rectangulaire est donné en figure II.3.

53

y

x

z

0

E

B

a

b

Figure I.3 : Allure des champs électromagnétiques dans un guide d'onde : Mode TE10.

• TM : Transverse Magnétique : L'onde est maintenant définie uniquement pour un champ

magnétique Br

( 2.13b ), se propageant suivant l'axe z. De la même façon que pour la pro-

pagation de type TE, la composante suivant z ,Bz est égale à zéro, et les composantes Bx et

By sont non nulles.

• TEM : Transverse Electro-Magnétique : Il s'agit de la combinaison des deux précédents

modes. On considère que les composantes Ez et Hz sont nulles.

C'est ce dernier mode de propagation qui est traditionnellement considéré pour la modéli-

sation des interconnexions car il s'applique aux guides d'ondes placés dans des milieux homo-

gènes. Ceci est essentiellement dû au fait que les modes TM et TE présentent des fréquences

de coupures basses introduisant une atténuation de l'onde.

Mais l'approche TEM est elle aussi critiquable car les structures des circuits intégrés, du

fait des procédés de fabrication, ne sont pas vraiment homogènes (Fig.II.4a). On passe de11=rε pour le substrat à 1=rε pour l'air, avec une succession d'empilement de couches

isolantes SiO2 de constante diélectrique 4=rε . On parlera alors d'approximation "quasi-

TEM" si les lignes métalliques sont noyées dans ce dernier milieu, et assez loin du substrat et

de l'air en estimant que l'erreur introduite est minime.

Ces configurations étaient classiques jusqu'à présent, mais pour des raisons d'augmentation

de performance des circuits et d'immunité aux bruits de couplages, on voit apparaître des em-

pilements de diélectriques différents, SiO2 et diélectriques à faibles permittivités appelées

aussi "LowK" (fig.II.4b). Nous pouvons donc nous poser la question de la validité d'un for-

malisme "quasi-TEM" dans ce cas.

54

Substrat

11=rε

SiO2

4=rε

1=rεAir

Substrat

11=rε

3=rε

4=rε

1=rεAir

SiO2

LowK

II.3a II.3b

Figure II.4 : Vue en coupe ("Process") de deux types de procédés de fabrication [SIC98].

1.6) Equivalence ligne de transmission

Grâce aux formulations des équations de Mawxell, on peut être à même d'extraire les pa-

ramètres de ligne à partir de ce que l'on appelle l'équivalence ligne de transmission

[CLAY94], [WIL97]. Celle-ci n'est valable que dans le cas où l'on se trouve dans le mode de

transmission TEM. Cette procédure est basée sur le fait que dans une propagation d'onde gui-

dée conventionnelle, les répartitions de courants et de potentiels sont donnés par les classiques

équations télégraphiques ( 2.29 ) qui gouvernent les lignes de transmission.

0)( =++∂

∂ ù)(z,jùt

ù)(z,iLR

u( 2.29a )

0)( =++∂

∂ù)(z,jù

t

ù)(z,uCG

i( 2.29b )

Les impédances caractéristiques qui entrent dans ces équations peuvent être écrites en

terme de circuit équivalent R,L,C et G, comme elles apparaissent clairement dans les équa-

tions précédentes, et on écrira :( ) ( ) ( )ùjùù LRZS +=ω ( 2.30a )

( ) ( ) ( )ùjùù CGYP += ω ( 2.30b )

Cela revient à considérer que la tension V et le courant I sont proportionnels aux champs

transverses électriques et magnétiques. En effet, dans un mode de propagation de type TEM,

on peut décomposer les champs électriques et magnétiques sous la forme d'une composante

transversale (N), et d'une composante longitudinale (Z). Les champs électriques et magnéti-

ques peuvent s'écrire alors:

55

z)y,(x,z)y,(x,z)y,(x, ZN EEErrr

+= ( 2.31a )

z)y,(x,z)y,(x,z)y,(x, ZN HHHrrr

+= ( 2.31b )

En raison des propriétés des modes de propagation transverse, on peut réécrire (2.31a) et

(2.31c) sous la forme :

(z)y)(x,z)y,(x, fEE TN .rr

= ( 2.31c )

(z)y)(x,z)y,(x, gHH TN .rr

= ( 2.31d )

où, f et g sont des fonctions définissant les propriétés des champs suivant l'axe z.

La déduction de ces formulations sera l'expression de l'impédance caractéristique de la li-

gne de transmission :

H

EZC r

r

= ( 2.32a ) avec P

SC Y

ZZ = ( 2.32b )

Les ingénieurs considèrent que ces approximations sont aussi valables dans les milieux à

pertes. La résolution des équations télégraphiques est donc une bonne approximation des pa-

ramètres de ligne R, L, C et G ceci à partir des impédances caractéristiques de ligne si l'on

considère que l'on se place dans un mode de propagation "quasi-TEM" [BREW86], [WIL99].

1.7) Effet de peau.

Si l'on se place dans le cas d'une ligne seule au dessus d'un substrat, les effets de peau ap-

paraîtront pour des fréquences et des conductivités élevées. Cela se caractérise par la profon-deur de pénétration électromagnétique ( Siδ ) dans le silicium défini comme suit :

SiSi µ ωσ

δ0

2= ( 2.33 )

La caractéristique principale de ce mode de propagation est que celle-ci s'effectue surtout

au niveau des surfaces du conducteur. La conséquence immédiate de cet effet, est de placer la

masse effective (ou masse dynamique) en profondeur du substrat comme représenté en figure

II.5.

Siδ

Interconnexion

Substrat

SiO2

Plan de masse dynamique

hSiO2

hSi

Figure II.5 : Effet de peau dans le Silicium

56

Ce mode existe pour des fréquences se situant dans la fourchette : fδ < f < fSi, où fδ repré-

sente la fréquence d'apparition de l'effet de peau, et fSi représente la fréquence de relaxation du

Silicium. Ces deux fréquences sont données par les formulations :

Si

SiSif

πεσ

2= ( 2.34a )

².0 Si

Si

hµf

πρ

δ = ( 2.34b )

La fréquence de relaxation dépend elle des matériaux utilisés, à savoir le silicium, en liant

la conductivité et la perméabilité. Dans notre cas, l'application numérique de la formule

(2.34a) donne une fréquence fSi ≅ 15GHz. Pour des fréquences supérieures à la fréquence de

relaxation, on considérera un mode de propagation "Quasi-TEM".

1.8) Classification des modes de propagation.

Il existe plusieurs régimes de propagation suivant les matériaux utilisés et les fréquences

mis en jeu, et ceci est particulièrement complexe dans le cas du silicium. Hasegawa

[HASE71] à mis en évidence trois types de mode de propagation suivant les substrats de type

silicium utilisés, reportés sur la figure II.6 [GREG98]. Les modes dépendent de la fréquence

des signaux, de la résistivité et de la conductivité des matériaux. Plusieurs types de structures

Métal Isolant Semi-conducteur MIS (la technologie "Bulk" (a), les technologies épitaxiées (b)

et les technologies sur substrat de type "SOI" (c), Fig. II.6), sont représentés dans le graphe de

la Figure II.7). La zone en bleu correspond à zone de transition permettant de passer de façon

continue d'un mode à l'autre. La technologie utilisée pour les circuits intégrés est une techno-

logie "Bulk", on aura donc tendance à se situer en mode de propagation lente. Ceci dit, l'aug-

mentation des performances à amené la technologie "Bulk" (1) dans la bande 1GHZ à 20

GHz. On se trouve donc alors à la limite des trois zones, c'est pourquoi on ne peut négliger

aucun de ces modes.

substrat substrat substrat

(a) (b) (c)

SiO2

SiO2 SiO2SiO2

P-P-

350µm350µm

10µm

350µm

10µm

1µm

P-P- P+

Figure II.6 : Les différents types de substrats silicium : Bulk, P- epitaxié et SOI.

57

Figure II.7 : Carte des modes de propagation [GREG98].

Nous évoluons donc exactement dans une zone de transition entre les trois modes de pro-

pagation qui s'accentue avec l'augmentation des fréquences. C'est ce phénomène qui rend la

caractérisation des interconnexions par la mesure très délicate lorsque l'on sait que l'interpré-

tation des résultats dépend des hypothèses de mode de propagation que l'on définit [DYL97].

A ces différents types de mode de propagation, on associe en général différentes modélisa-

tions des interconnexions auxquelles correspondent des schéma électriques équivalents. Ceux-

ci sont reportés en figure II.8. En connaissant le mode de propagation dans lequel on se

trouve, on pourra alors simuler les interconnexions en respectant suivant les modèles appro-

priés.

(a) Mode "Quasi-TEM" (b) Mode "Effet de peau" (c) Mode "Onde lente"

Figure II.8 : Modélisation des modes de propagation.

R LCox

RSi

R

RSi

L

Cox

LSi

R L Cox

GSi CSi

58

II. Logiciels d'extraction des paramètres

Notre intérêt est de développer un outil qui nous permettra par la suite de bâtir des simula-

tions fiables des phénomènes parasites en circuits intégrés quelles que soient les configura-

tions de lignes (fig. II.9). Le logiciel développé est particulièrement axé sur l'extraction des

capacités parasites.

Substrat

Cgs

Cf

CcCapacité

ResistanceInductance

Extraction de

Modélisation de :

VSS Temps

VDD

VSS Temps

VDD

VSSTemps

VDD

VSSTemps

VDD

Délai dePropagation

Bruit de couplage

Délai induit parcouplage

Fluctuationd'alimentations

Figure II.9 : Principe de simulation des phénomènes parasites depuis le layout.

2.1) Méthodes de résolution.

Extraire les paramètres des interconnexions est un problème crucial pour la simulation des

phénomènes parasites liés à la propagation du signal en technologie sub-micronique profond.

Il devient clair que ceux-ci doivent être calculés avec précision pour l'obtention de résultats

très proches de la réalité. Une approche électromagnétique d'un ou plusieurs conducteurs

noyés dans un diélectrique permet de leur donner une valeur. Apres avoir exposé les diffé-

rentes façons de résoudre les équations de Maxwell, le choix de la méthode de calcul est im-

portant suivant le type d'analyse à réaliser.

Pour extraire les paramètres de ligne, un grand nombre de logiciels sont proposés, utilisant

plusieurs méthodes résolvant soit les équations de Laplace (2.10 a et b) soit les fonctions de

Green (2.14 a et b). De façon générale, la première opération est de définir la géométrie de la

structure dont on souhaite extraire les paramètres (Fig. II.9a), et de définir les différents maté-

riaux utilisés ( conducteurs, diélectriques). L'espace est alors découpé en parcelles élémentai-

res (volumes ou surfaces) pour calculer la répartition de potentiel dans l'espace (Fig. II.9b).

En effet, c'est à partir des lignes de champ obtenues que l'on obtiendra les capacités et induc-

tances parasites nécessaires à la modélisation des interconnexions dans les circuits intégrés.

Plusieurs méthodes mathématiques de calcul peuvent être utilisées comme les méthodes à

59

éléments finis [SABO86], [RAPH95], les différences finies, en passant par l'utilisation de

méthodes des moments [MATRA]. La figure II.7 illustre un exemple de structure d'intercon-

nexions à trois dimensions, la façon dont est effectué le maillage ainsi que la répartition des

potentiels dans l'un des plans. De façon générale, la précision des résultats obtenus dépendra

de la façon dont est maillée la structure. Plus ces parcelles élémentaires seront petites, plus le

calcul sera juste, mais en contre partie il faut considérer le temps de calcul qui peut être pro-

hibitif. La partie la plus délicate de l'opération, est donc de trouver le bon compromis entre

temps de calcul et précision des résultats.

(a) (b)

Figure II.9 : Exemple de maillage en 3 dimensions.

2.2) Intérêt de la mise en place d'un extracteur de paramètres.

Dans la problématique du calcul de paramètres de ligne, nous avons mis en place un logi-

ciel de calcul, résolvant les équations de Maxwell en statique et en dynamique.

2.2.1) Choix de la dimension (2D, 3D)

Un des premiers points importants est de pouvoir considérer à la fois les approches à deux

dimensions (2D) et à trois dimensions (3D) pour couvrir tous les cas. En effet, avec l'évolu-

tion des technologies et des complexités croissantes, un problème qui il y a quelques années

ne nécessitait qu'une approche à deux dimensions doit être maintenant approché en trois di-

mensions, en grande partie à cause de l'augmentation du nombre de niveaux métalliques et

des réductions de dimensions (Fig. II.10). Avec un tel outil, on pourra alors mener des études

prospectives sur l'évolution de l'intégrité de signal depuis la technologie 0.7µm, deux niveaux

de métaux, à la technologie 0.07µm, huit niveaux de métal.

60

(a) Technologie 0.7µm (b) Technologie 0.18µm

Figure II.10 : Comparaison des métallisations en technologies 0.7µm et 0.18µm.

Dans cet exemple nous avons représenté à la même échelle une vue des interconnexions

dans deux technologies, 0.7µm et 0.18µm.

Dans le cas d'une technologie 0.7µm une approche bi-dimensionnelle du problème est suf-

fisante étant donné la grande dimension des lignes et leur petit nombre. Cette approche n'in-

troduira pas d'erreurs importantes dans le calcul des éléments parasites [CONG97].

Par contre, dans le cas d'une technologie 0.18µm; à la réduction des dimensions des lignes

d'un facteur quatre, s'ajoute une complexité accrue, qui tend à montrer la nécessité d'une mo-

délisation électromagnétique à trois dimensions [QI98].

2.2.2) Choix d'une analyse paramétrique sur plusieurs paramètres.

L'intégrité de signal est aujourd'hui fortement liée au dimensionnement des intercon-

nexions (Fig. I.27 chap. I), et des matériaux utilisés (Al, Cu et diélectrique à faible permitti-

vité, LowK). Chaque génération technologique pose le problème de l'optimisation des dimen-

sions géométriques des interconnexions. Un pas de routage fin permet un routage dense, mais

augmente le délais de propagation et le couplage. Le bon compromis ne peut être trouvé que

par des analyses paramétriques portant sur une ou plusieurs variables du processus. Un soin

particulier doit être apporté à l'interface utilisateur, tout autant qu'au post processeur de mise

en graphique des résultats.

Si plusieurs solveurs 2D, 3D sont disponibles pour les résolutions de paramètres R, L, C, G

de ligne; en revanche aucun outil simple, économique et convivial sur PC n'est à ce jour dis-

ponible. Devant ce constat, l'un des objectifs forts du projet européen MEDEA A-408 "Mi-

croelectronic design with physical constraints" a été le développement d'un environnement

permettant de simuler le comportement d'interconnexions en milieu submicronique profond et

de rechercher le bon compromis dans le dimensionnement des interconnexions.

Notre contribution dans ce projet a été de définir un certain nombre de critères nous per-

mettant d'effectuer des analyses les plus complètes et précises possibles. Ceux-ci sont doncliés aux dimensions géométriques (W,S,H,E) et aux matériaux ( 1ε , 2ε ) comme le montre la

fenêtre du logiciel reportée en figure II.11.

61

Figure II.11 : Analyse paramétrique réalisable grâce au logiciel "C-Param"

Grâce à cette méthodologie il est alors possible de prévoir quelle sera l'évolution des capa-

cités en fonction de la variation d'un paramètre technologique, comme par exemple l'évolution

des capacités de deux conducteurs couplés lorsque l'on fait varier l'espacement entre ceux-ci

(Figure II.12).

Figure II.12 : Evolution de la capacité de couplage avec l'accroissement de l'espacemententre pistes.

Ce type d'analyse paramétrique est intéressant pour la mise au point des procédés de fabri-

cation et la mise en place des règles de dessin en facilitant des études complexes sur l'intro-

duction de nouveaux matériaux ainsi que sur le choix des "Pitch" et dimensionnement des

pistes métalliques.

2.2.3) Méthodologie adoptée.

La mise en place des nouvelles technologies est relativement complexe et demande un

grand nombre d'études relatives à l'extraction des paramètres parasites. Pour situer l'intérêt du

logiciel que nous avons développé, nous comparerons les approches dites conventionnelles et

celle que nous avons adoptée.

Coupling (fF)

Ground (fF)

62

ApprocheConventionnelle

Changermanuellement les

Paramètres

Lancer lasimulation

Construction desgraphiques

law

Etablir la"netlist"

Très lentprocedureiterative

peu fiable

Notre approche

Internerapide etévite leserreurs.

Definition de l'étude

Modificationautomatiquede la netlist

Lancement dusimulateur

Automatic parameterextraction

Constructionautomatique des

graphiques

(a) Approche conventionnelle (b) Approche utilisé dans le logiciel

Figure II.13 : Comparaison des approches d'extractions complètes de paramètres des inter-connexions.

Dans notre approche, nous avons choisi d'automatiser les manipulations internes au logi-

ciel. Le seul souci de l'opérateur est de déterminer le type d'étude qu'il veut réaliser et la plage

sur laquelle il souhaite travailler. Le logiciel prend en charge l'incrémentation des paramètres

et le lancement simultané des solveurs et simulateurs. Le résultat est directement accessible

sous forme de courbes ou de tableaux. La méthode de calcul est elle aussi fixée par l'opéra-

teur, trois sont disponibles :

• Application de formulations analytiques : le but est d'obtenir des résultats ap-

proximatifs des valeurs de capacités très rapidement. Les formulations analytiques

sont basées sur les formulations de N. Delormes [DEL96], similaires aux formula-

tions de Sakurai [SAKU83] pour les technologies 0.25µm. Il existe d'autres types

de formulations analytiques, beaucoup d'entre elles sont répertoriées dans le livre

de Bakoglu [BAKO90].

• Résolution des équations de Laplace par la méthode des différences finies : On se

place dans l'approximation "quasi-statique", qui reste valable jusqu'à des fréquen-

ces de l'ordre de 15GHz. Cette méthode requiert le maillage volumique complet de

la structure à étudier et de grandes ressources de calcul.

• Résolution des fonctions de Green : cette méthode est tout à fait applicable pour

les régimes harmoniques, et présente l'intérêt d'être rapide pour un type de stratifi-

cations donné. En effet l'extraction des capacités n'est basée que sur le maillage

surfacique des conducteurs. Cependant, il faut savoir que si les stratifications du

process sont modifiées, il faudra alors recalculer les fonctions de Green. La mé-

63

thode est alors moins rapide lorsque l'on souhaite faire varier des grandeurs comme

les hauteurs ou les constantes de diélectrique.

Vue desconfigurations

Résultats(Graphiques &

tables)

Choix del'analyse

ParamètresBasic

Selection de laméthode de

calcul

Figure II.14 : Aperçu de la fenêtre du logiciel "C_Param"

La figure (II.14) montre la fenêtre générale du logiciel "C_PARAM" développé à l'INSA

de Toulouse en collaboration avec MATRA Système et information.

2.2.4) Exemple d'application.

Deux études sont présentées ici dans le but de montrer le type d'analyses réalisables avec

cet outil logiciel. Dans ces deux cas nous avons considéré trois lignes couplées de métal 3

proches d'une technologie 0.18µm. Les paramètres principaux sont reportés en figure II.15 a

et b. La structure décrite ici correspond à une simplification d'une stratification qui devrait

normalement comporter 19 couches de valeurs de diélectriques différentes, mais elle donne

une très bonne idée de l'évolution des capacités. Sur la base de cette configuration, nous al-

lons nous intéresser à deux types d'analyses.

64

(a) Vue en coupe d'un process générique (b) Définition des paramètrestechnologiques

Figure II.15 : configuration basique des études menées.

Le premier exemple d'analyse paramétrique (Fig. II.16) concerne les évolutions des capa-

cités en fonction de l'espacement S entre les pistes. Les capacités sont données en fF/µm.

Nous pouvons tout de suite nous rendre compte que dans cette configuration, la valeur de la

capacité de couplage est très nettement supérieure aux autres valeurs de capacité, qu'elle dé-

passe d'un facteur 5. En augmentant la distance entre les pistes, la capacité de couplage chute

très rapidement pour ne devenir similaire aux autres qu'à partir de 2µm d'espacement.

L'élaboration de ce type d'abaques est très intéressante pour établir une loi simple sur la

charge capacitive de l'interconnexion qui, combinée à l'évolution de la résistance, permet de

donner une évaluation du délais de propagation. Une deuxième application de cette abaque est

de préciser la loi de dépendance du couplage avec la distance, afin de calibrer les outils d'ex-

traction de la diaphonie. Une troisième application est l'évaluation empirique de la tension de

couplage, notion détaillée dans [SICA99] [rapports ST].

Substrate

W S W

Metal1

Metal 2

ε1

ε2

ε1

H

Thickness E

h2

h4

Passivation

Thickness E

1 2 3

65

54.76

25.5

15.8

9.4

S (µm)

C (fF/µm)

Figure II.16 : Evolution des capacités en fonction de l'augmentation de l'espacement entrepistes.

La deuxième analyse considère la réduction de la valeur de la constante diélectrique, de 4

(pour le classique SiO2) à 2, pour le diélectrique "inter-layer", séparant les pistes. Le résultat

est reporté figure II.17, où on note une réduction constante de la capacité de couplage avec la

valeur du diélectrique. Cependant, cette valeur n'est pas divisée par deux comme on aurait pu

le croire. le faible diélectrique n'étant appliqué qu'entre les pistes métalliques et non pas dans

tout l'espace.

Figure II.17 : Evolution des capacités en fonction de la variation de valeur de diélectrique"interlayer"

66

III. Conclusion.

La compréhension des phénomènes parasites liés aux interconnexions est un problème

complexe qui passe par l'extraction d'un jeu de paramètres R, L, C et G, propres à chaque li-

gne d'un circuit intégré. Pour obtenir ces paramètres, on résout les équations de l'électroma-

gnétisme définies par Maxwell, et plusieurs méthodes sont alors disponibles suivant les con-

ditions fréquentielles ou structurelles de fonctionnement des interconnexions. Ce choix se fait

aussi sur un compromis temps de calcul et précision des résultats. Notre approche a été de

présenté rapidement les fondements de l'électromagnétisme applicable aux interconnexions

des technologies CMOS.

Mais appliquer la théorie des lignes aux circuits intégrés n'est pas simple. Le principal sou-

ci des technologues et concepteurs est aujourd'hui de trouver des lois et des méthodes à mettre

en place, permettant de garantir un maximum d'immunité au bruit adaptables à la très grande

complexité des circuits. Ceci s'effectue à deux niveaux :

• Technologiques: choix des spécifications du process, matériaux, épaisseurs.

• Conception: choix de règles de dessin orientées intégrité de signal (concepteurs).

Notre souci a donc été de mettre en place un logiciel permettant à ces deux catégories de

personnes de mener des analyses prédictives des phénomènes parasites suivant les variations

technologiques et géométriques. Le logiciel "C_param", a été développé à cet effet. Présenté

aux rapport final du projet MEDEA – A408 en juin 1999, cet outil logiciel permet d'effectuer

facilement des analyses paramétriques aussi bien sur des facteurs dépendant de la technologie,

que sur des paramètres géométriques. Grâce à un large choix de paramètres, nous l'avons uti-

lisé pour la mise place de lois d'évolution des capacités applicables à plusieurs technologies

spécifiques.

67

Références :

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[CLAY92] R.P.Clayton, "Introduction to Electromagnetic Compatibility",. Wiley in-terscience publication, 1992, ISBN : 0-471-54927-4

[CLAY94] R.P.Clayton, "Analysis of Multiconductor transmission Lines", Wiley Series inMicrowave and Optical Engineering, Kai Chang Series Editor, 1994, ISBN : 0-471-02080-X.

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[DEL97] N. Delorme, "Influence des interconnexions sur les performances des circuitsintégrés silicium en Technologie Largement Submicronique", Thèse soutenueen Nov. 1997 à Institut National Polytechnique de Grenoble

[DEL96] N. Delorme, M. Belleville, J. Chilo, "Inductance and Capacitance AnalyticFormulas for VLSI interconnects", Electronics Letters, Vol. 32, N° 11, May1996.

[SAKU83] T. sakurai, K. Tamaru, "Simple Formulas for Two- and Three-DimensionalCapacitances", IEEE Trans. On Electron Devices, Vol.ed-30, N° 2, February1983.

[BAKO90] H.B. Bakoglu, "Circuits, Interconnections and Packaging for VLSI", Library ofCongress Cataloging-in-Publication Data, ISBN 0-201-06008-6.

[GREG98] C. Gregut, "Modélisation Théorique et Consolidation Expérimentale des Inter-connexions et Technologie Silicium Avancée", Thèse soutenue en Nov. 1998 àl'Université Joseph Fourier, Grenoble

[HASE71] H. Hasegawa, M. Furukawa, H. Yanai, "Proterties of Microstrip Line on Si-SiO2 system", IEEE Transaction on Microwaves Theory and Technique, Vol.19, N° 11 Nov 1971. (Modèle de transmission (these corines, pp42).

68

[WIL99] D. F. Williams, "Metal-insulator-silicon transmission lines," IEEE Transac-tions on Microwave Theory and Techniques, vol. 47, no. 2, pp. 176-181, Feb.1999.

[WIL98] D. F. Williams, "Metal-insulator-silicon transmission line model," 51stARFTG Conference Digest, pp. 65-71, June 12,1998.

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[RAPH95] RAPHAEL User’s Manual, TMA Associates, 1995

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[CONG97] J. Cong, & al., "Analyis and justificafion of a Simple, Practical 2 ½-D Capaci-tance Extraction Methodology", Design Automation Conf., June 1997, pp.627-632.

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[SIC98] E. Sicard, " Microwind, an introduction to microelectronics design on PC "Editeur INSA 1998, ISBN 2-87649-017-X

69

Chapitre III :Modélisation des d'interconnexions

70

I. Introduction

Avec les très rapides évolutions technologiques des circuits intégrés CMOS, les intercon-

nexions sont devenues une limitation majeure dans l'amélioration des performances voire du

bon fonctionnement des circuits. Les deux raisons principales sont l'augmentation de la résis-

tivité des lignes et des phénomènes de couplage. De ce fait le "back-end" technologique, c'est

à dire les étapes de métallurgie (l'opposé du "front-end": étape consistant à l'implémentation

des transistors MOS ) est passé au premier plan des préoccupations dans la conception des

systèmes sur puce. Le principal souci des concepteurs est de pouvoir simuler des structures

très complexes avec la meilleure appréhension possible des phénomènes parasites le plus tôt

possible dans le processus de conception. Ceci implique des modèles de délai et de couplage à

la fois simples et fiables. Pour bâtir ces modèles, l'interconnexion peut être représentée selon

différentes approches. Le rapport temps de calcul/précision des résultats doit être pris en

compte dans ce choix pour ne pas exploser les délais de conception tout en garantissant les

fonctionnalités du circuit. C'est le travail des outils logiciels tels que les outils de routage au-

tomatiques (Place and Route Aided-Design), et des outils de vérification après routage (Post-

Layout Verification) qui sont devenus une nécessité pour la conception dans ce que l'on ap-

pelle communément le challenge des interconnexions, ou "interconnect Challenge". La figure

III.1 présente le flux de conception typique. Le passage de la caractérisation à la simulation se

fait à l'interface Process - Design, avec la mise en place de librairies spécifiques des intercon-

nexions. Celles-ci seront par la suite utilisées après extraction pour la simulation du fonction-

nement du système complet, ou de plusieurs de ses parties.

3Dcaractérisation

desinterconnexions

3Dlibrairies des

interconnexionsInterconnexions

ExtractionSimulation

Figure III.1 : Le challenge des interconnexions : "Interconnet challenge" [FREQ99].

Dans l'élaboration de ces librairies, plusieurs niveaux hiérarchiques peuvent être considérés

allant de l'étude des portes élémentaires au circuit complet, la problématique étant de com-

71

prendre comment les liaisons entre transistors ou blocs vont réagir les unes par rapport aux

autres. Cette étude passe par une bonne compréhension de la modélisation des intercon-

nexions dans les cas les plus hétéroclites.

Dans ce chapitre, nous tâcherons de présenter quels sont les différents modèles couram-

ment utilisés dans la littérature en comparant leur efficacité. Le modèle doit être assez simple

pour être appliqué à des blocs fonctionnels entiers et assez précis pour rendre compte de ma-

nière fiable des phénomènes critiques. Avec les réductions de dimension, nous présentons

aussi les principales expressions analytiques adaptées aux nouveaux procédés de fabrication

sub-microniques profonds où le choix du modèle devient critique. Nous ferons alors le lien

entre les modèles et les formulations analytiques, et l'intérêt qu'ils présentent pour l'applica-

tion à un haut niveau de hiérarchie, c'est à dire pour l'analyse de circuits entiers.

II. Calcul des paramètres d'interconnexion

2.1) Introduction

Les interconnexions sont des éléments actifs à part entière que l'on doit simuler précisé-

ment pour estimer l'importance des phénomènes parasites de propagation. Les modèles de si-

mulation couramment utilisés sont basés sur les paramètres R, L, et C que l'on extrait à l'aide

de simulateurs électromagnétiques complexes. Souvent dérivé d'un modèle de propagation de

type "onde lente", le modèle d'interconnexion, est décliné de plusieurs façons en fonction des

simplifications, approximations ou appoints. Dans ce paragraphe nous allons présenter diffé-

rents modèles, en évaluant leur intérêt, ainsi que leurs domaines d'application.

2.2) Modélisation capacitive

Un réseau d’interconnexions pose principalement un gigantesque problème de calcul de

capacités. En effet un circuit micro-électronique se compose d’un empilement de couches

conductrices séparées de diélectrique, formant ainsi de multiples possibilités de capacités pa-

rasites entre conducteurs. Dans une technologie à deux niveaux de métal, le problème du cal-

cul de capacités est relativement simple du fait du nombre limité de configurations de cou-

plage. On considère principalement les couplages des interconnexions vers le substrat, les

couplages par croisement entre niveaux différents et les couplages par diaphonie latérale sur

un même niveau. Dans les technologies à cinq niveaux de métal et plus, le problème du calcul

de capacités est beaucoup plus délicat. La plupart des niveaux supérieurs d’interconnexion ne

voient pas le substrat. Considérer seulement la capacité de l’interconnexion vers le substrat

n’est pas représentatif, car celle-ci est très faible, en particulier devant les capacités de cou-

plage entre niveaux différents et sur un même niveau. Ceci vient du fait que le routage des

interconnexions se fait dans des directions privilégiées aux niveaux métalliques. Ainsi, par

exemple, les niveaux métalliques pairs (2,4 et 6) sont routés horizontalement, les niveaux

72

métalliques impairs (1,3,5), verticalement comme l'indique le figure III.2. Essayons donc

d'évaluer la capacité dans ces interconnexions au moyen de formulations analytiques.

Capacités principales

Capacités secondaires

Capacités secondaires

Capacités principales

(b) Technologie 0.18µm – 6 niveaux métalliques

(a) Technologie 0.7µm – 2 niveaux métalliques

Figure III.2 : Modélisation capacitive en technologie 0.7µm et 0.18µm.

2.2.1) Capacité de substrat.

Nous décrivons ci-après les formules les plus communes permettant de calculer la capacité

d’un conducteur métallique au dessus d’un plan de masse.

- Capacité plane

La capacité plane correspond à la capacité de deux surfaces en regard. Dans notre cas, il

s'agit d'une interconnexion, et d'un substrat comme présenté en figure III.3. La formulation

servant de point de départ au calcul de capacité vers le substrat est exprimée par unité de lon-

gueur, et donne :

h

WC r ⋅⋅= εε 0 ( 3.1 )

avec : C en F/m

0ε = 8,85 10-12 F/m

rε (SiO2) = 3.9

73

W = largeur de la piste en m

h = hauteur de la piste par rapport au plan de masse en m

e = épaisseur du conducteur.

h

w

substrat

e

εr

Figure III.3 : Calcul de la capacité d’interconnexion vers le substrat

Cette formulation est essentiellement valable à partir du moment ou "W" est très grand de-

vant l'épaisseur du conducteur, notée "e".

- Prise en compte des effets de bord

La configuration précédente est rarement présente en circuits intégrés. On a en général des

lignes dont l'épaisseur et la largeur sont comparables, et ce rapport a tendance à s'inverser

avec l'évolution technologique. La figure III.4 montre une interconnexion de faible largeur

"W" , par rapport à son épaisseur "e" (*3) et l'allure des lignes de champ lorsque le potentiel

du conducteur est à 1V. Une faible partie des lignes de champ surfacique se couple avec la

masse. Par contre une grande partie des lignes de champ provenant des parois latérales de

l'interconnexion se couple avec la masse. Ceci montre bien l'importance de la capacité de bord

qui peut être nettement supérieure à la capacité surfacique. Ce phénomène est confirmé dans

le manuel de règles de dessins publié par les fondeurs [ST-HCMOS7] où pour une intercon-

nexion de métal 2, la capacité de bord (Cf0) est trois fois supérieure à la capacité vers la masse

(Ca).

La valeur de la capacité donnée par l’équation précédente (3.1) est alors inférieure à la ca-

pacité réelle totale. Or, avec l’évolution technologique vers les petites dimensions, la largeur

des interconnexions décroît beaucoup plus rapidement que leur épaisseur. Il faut donc tenir

compte des effets de bord.

Figure III.4 : Lignes de champ couplant un conducteur avec la masse.

1V

0V

74

En 1982, une nouvelle méthode d’évaluation de la capacité d’un conducteur au-dessus

d’un plan de masse est proposée par [YUAN82]. Elle prend en considération les effets de

bord et conserve une interprétation physique. La piste de section rectangulaire est remplacée

par un "ovale" composé d’un rectangle et de deux demi-cercles (figure III.5).W

h

t

t/4 t/4

Figure III.5 : Représentation du conducteur sous forme d’un rectangle et de deux demi-cercles.

La capacité résultante est alors calculée comme la somme de deux capacités vers la masse:

la capacité d’un conducteur rectangulaire de largeur (W-t/2) et la capacité d’un conducteur

rond de rayon t/2 :

+++

Π+

−⋅=

2222

1ln

220

t

h

t

h

t

hh

tW

C rεε ( 3.2 )

- Approche analytique

Les formulations que nous présenterons ici ont été proposées par N. Delorme [DEL97],

[DEL96] et sont dans la continuité des méthodes proposées par [SAKU83], [YUAN82],

[BAR88] et [NING87]. Ces formulations analytiques permettent de calculer avec une bonne

précision les capacités vers le substrat et entre conducteurs pour des configurations corres-

pondant aux techniques sub-microniques, en tenant compte des capacités de bord, que le cir-

cuit comporte un ou deux plans de masse. Ces formulations sont déduites de résultats de si-

mulation par la méthode aux éléments finis puis par interpolation.

Dans le cas d’un conducteur simple au dessus d’un plan de masse (fig. III.4a), N. Delorme

propose l’équation suivante:

+

+⋅=

425.011.0

011 475.1443.113.1h

e

h

W

h

WC rεε ( 3.3 )

où, C11 est la capacité totale du conducteur vers la masse par unité de longueur

(Fig.III.6a) exprimé en fF/mm. Cette capacité prend en compte la capacité surfacique, CS en

fF/mm, et les capacités de bord, CF en fF/mm. de façon générale, la capacité totale s'exprime

sous la forme C11 = CS+2CF (Fig.III.6b)

Le domaine de validité de cette équation est : 12,502,0 ≤≤h

W et 12,502,0 ≤≤

h

e

75

h

e

w

CS CFCF

(a) (b)

Figure III.6 : Capacité entre un conducteur et le substrat considéré comme un plan de

masse.

De nombreux auteurs, comme E. Barke [BAR88] se sont attachés à l’évaluation, à la com-

paraison des formulations existantes et à l’élaboration de nouvelles méthodes de calcul des

capacités d’interconnexions vers le substrat dans les circuits intégrés.

Pour comparer les trois méthodes de calcul de la capacité entre un conducteur et la masse,

une étude a été menée par S. Delmas [DELM98]. Celle-ci est illustrée dans le cas d'une tech-

nologie submicronique profonde, telle que la 0.25 µm. La figure III.7a illustre la configura-

tion utilisée pour cette étude, les résultats sont reportés dans le graphe III.7b.

W

e = 0.6µm

h = 2.5 µm10-1

1

10

0,1 1 10 100

Largeur du métal W (µm)

Capacité vers le substrat (fF/ µm)

10-2

10-3

Capacité de Delorme (3.3)

Capacité de Yuan (3.2)

Capacité plane (3.1)

(a) (b)

Figure III.7 : Calcul de la capacité par unité de longueur entre un conducteur métallique

niveau 2 et le substrat selon [DEL98], et [YUAN82]

Pour une largeur de métal importante, les trois méthodes convergent. A l’inverse pour une

piste métallique de largeur minimale, la formule de la capacité plane sous-estime d'un facteur

10 la capacité vers le substrat. Il en découle donc qu'une formulation basée sur la capacité sur-

facique simple n'est plus applicable pour les technologies microniques et d'autant plus pour

les technologies sub-microniques. Par contre, son application reste valable pour des surfaces

grandes (>10µm), telles que les capacités intégrées et les plots de contact des entrées et sorties

du circuit.

76

2.2.2) Capacité de couplage.

Après avoir défini la capacité propre d'une interconnexion, on peut s'intéresser à l'interac-

tion entre deux lignes, et extraire la capacité de couplage correspondante. Ici nous nous pla-

çons dans la configuration de deux interconnexions d’un même niveau métallique séparées

par une distance "d" (Fig.III.8a). La capacité de couplage entre les conducteurs sera notée C12

(Fig.III.8b). CF correspond à la capacité de bord, et CS à la capacité surfacique. Il va de soi

que la formulation de la capacité vers la masse n'est plus valide, dans le sens où il existe une

piste latérale, qui vient annuler la contribution de la capacité de bord sur un des côtés, comme

le montre la figure III.6c. Il faudra donc utiliser une nouvelle formulation de la capacité de

substrat dans le cas d'un couplage.

h

e

wd

CSCF

C12

(a) (b) (c)

Figure III.8 : Capacités de couplage entre deux conducteurs.

En 1983, Sakurai [SAKU83] propose une évaluation de la capacité de couplage C12 (équa-

tion 3.4). Son domaine de validité correspond à une technologique micronique. En submicro-

nique, l’erreur par rapport à une approche par analyse numérique peut atteindre 50%.38.132.008.1

012 43.082.1−

+⋅

+

⋅=

h

d

h

W

h

eC rεε ( 3.4 )

Basée sur l’équation précédente, [DEL97] donne une expression analytique des valeurs de

capacités de substrat et de couplage dans le cas de deux conducteurs couplés (3.5 a et b). Ces

formules sont adaptées aux configurations du submicronique.

Les capacités sont exprimées en fF/mm, et les domaines de validité respectifs de ces équa-

tions sont :

Domaine de validité : 28,102,0 ≤≤h

W ; 28,102,0 ≤≤

h

e et 28,102,0 ≤≤

h

d

−

+

+

+

+=

−h

d

r eh

e

h

W

h

e

h

W

h

WC 87.0146.052.059.079.011.1

17.001.053.01.0

011 εε

(3.5a)

Domaine de validité : 28,102,0 ≤≤h

W ; 28,102,0 ≤≤

h

e et 56,202,0 ≤≤

h

d

77

+

+⋅+

+⋅

+=

− 64.022.21.0

012 54.017.71ln25.015.121.1h

d

d

W

h

d

h

e

d

eC rεε ( 3.5b )

Comme nous l'avons fait pour le calcul de capacité de substrat pour une ligne seule, nous

allons comparer les méthodes de calcul pour les capacités de couplage entre deux pistes. Nous

allons pour cela baser notre étude sur le tableau 4 du chapitre I, où sont définies les dimen-

sions des interconnexions pour plusieurs technologies. A partir de celles-ci, nous utiliserons

trois méthodes de calcul de la capacité de couplage entre deux conducteurs. La première mé-

thode consiste à utiliser le solveur de résolution des équations de Laplace par la méthode des

différences finies décrit au chapitre II. Les résultats obtenus nous servirons de référence,

comme méthode donnant le meilleur résultat. La deuxième méthode correspond à la formula-

tion de T. Sakurai, le 3ème celle de N. Delorme. Le tableau, et un histogramme (fig.III.9), re-

portent les résultats obtenus pour cette capacité en fonction d'un espacement minimal prévu

par la technologie.

0

20

40

60

80

100

120

140

160

180

AMS08

HCMOS6

HCMOS7

HCMOS8

HCMOS9

HCMOS10

HCMOS11

DFM aF/µm

SAKU93

DEL97

C12 (aF/µm)

Technologies

Figure III.9 : Comparaison des méthodes de calcul pour l'évaluation des capacités de cou-plage suivant les technologies.

Les formulations données par Sakurai surestiment la capacité de couplage d'environ 50%.

Ceci s'explique par le fait que ces formulations ont été mises au point pour des technologies

dont la largeur de grille est supérieure au micron. Les formulations données par N. Delorme

donnent des résultats assez bon avec une erreur moyenne de l'ordre de 5% pour les technolo-

gies sub-microniques.

C12 (aF/µm)

Technologies

78

2.2.3) capacité de croisement.

En submicronique profond, une configuration réaliste d’interconnexions se compose d’une

piste métallique croisant à intervalles réguliers une série de pistes routées à angle droit. Il

s’agit donc non plus d’un problème de deux dimensions mais bien de trois. L'élaboration de

formulations analytiques du croisement de piste est de ce fait plus difficile à élaborer. C'est

pourquoi elles sont plus rares dans la littérature. Une approche consiste à extrapoler les for-

mulations analytiques citées plus haut par un passage de 2D en 3D, avec le risque de négliger

les capacités de bord entre certaines surfaces en regard, notées CC sur la figure III.10. Pour

obtenir une évaluation précise des capacités de croisement, il faut faire appel à un "solveur"

de capacités en trois dimensions, basé par exemple sur la méthode des éléments finis.

W1

W2C12

Cc

Cs

Figure III.10 : Capacités mises en jeu entre deux pistes routées perpendiculairement.

Une formulation de la capacité de croisement a été proposée par [NOUET97]. Elle consiste

à ajouter à la capacité de surface en regard les différentes capacités de bord, ainsi que les ca-

pacités de coin. Ne pas tenir compte de ces capacités de coin en submicronique profond, peut

générer des erreurs de modélisation allant jusqu’à 50 % [TOUL98]. Le résultat est une for-

mulation de la capacité de couplage sous la forme suivante :( ) ( ) CSX CWWCWWCC 42 211221 ++⋅+⋅⋅= ( 3.6 )

Cx = capacité totale de croisement

Cs = capacité de couplage inter niveau par unité de surface (F28)

C12 = capacité linéique de bord (solveur 2D)

Cc = capacité unitaire de coin (solveur 3D)

W1 = largeur du conducteur 1


2.2.4) Conclusion.

Les différentes formulations que nous venons d'exposer ne permettent pas d’évaluer avec

précision les configurations avec des oxydes à faible permittivité entre conducteurs horizon-

taux et forte permittivité entre conducteurs verticaux. Il faut alors reconduire les étapes de si-

mulation par éléments finis puis d’interpolations en prenant en compte ces variations de con-

figuration technologique.

79

En conclusion de cette étude sur la modélisation capacitive d’une interconnexion, on préfé-

rera l’approche par éléments finis qui donne des valeurs précises des capacités vers la masse

et des capacités de couplage entre conducteurs. C'est cette approche que nous utiliserons lors-

que l'on devra calculer des capacités dans des configurations similaires.

2.3) Modélisation résistive

La résistance de l’interconnexion joue un rôle de plus en plus important avec l’évolution

technologique vers les petites dimensions. Nous donnons ci-dessous un aperçu de l’évolution

technologique concernant l’interconnexion, certaines valeurs numériques et une discussion

sur l’effet de peau.

2.3.1) Résistance par carré

La résistance par carré, R, correspond à une portion de conducteur dont la longueur est

égale à la largeur, vu de haut. Ainsi, l’interconnexion est découpée en carrés élémentaires

comme le montre la figure III.11. La résistance totale de l’interconnexion est alors égale au

nombre de carrés multiplié par R, selon la formule (3.7). La résistance par carré est d’autant

plus grande que la section du conducteur est faible. C'est en général la formulation qui est

donnée dans la plupart des règles de dessins des différents technologues.

W

e L

1 carré

W eeW

W

S

lR

ρρρ =

⋅⋅=⋅=⋅⋅ ( 3.7 )

ρAl = 0.0277 Ω.µm résistivité de l’aluminium ρCu = 0.0172 Ω.µm résistivité du cuivree = épaisseur du métal (µm).

Figure III.11 : Calcul de la résistance par carré d’un conducteur métallique

Toutefois, la structure en coupe du conducteur est constituée d’un "sandwich" de différents

matériaux, dont du titane très résistif utilisé comme couche d’accrochage entre l’isolant et

l’interconnexion. Jusqu’à la technologie 0.25 µm, l’épaisseur des couches d’accrochage re-

présente un total de 0.15 µm environ d’épaisseur, répartie en bas et en haut de

l’interconnexion (figure III.12). Avec l’introduction des procédés "Damascene", à partir de la

technologie 0.12 µm [RYAN95], l’accrochage est en bas et sur les côtés. Les résistances par

carré présentées ci-dessus sont donc sensiblement plus élevées que celles obtenues avec la

formule de base prenant en compte l’épaisseur totale du conducteur.

80

w= 0.8µm

e=0.72µm

0.35µm : 50mΩ/

w= 0.5µm

e=0.6µm

0.25µm : 75mΩ/

w= 0.2µm

e=0.3µm

0.05µm : 110mΩ/

w= 0.4µm

e=0.6µm

0.12µm : 50mΩ/

métal

TiN

Légende:

Procédé standartAluminium

Procédé damasceneCuivre

Figure 12: Evolution de la résistance par carré avec la réduction des dimensions

Avec l’évolution technologique, et de surcroît la réduction des sections, la résistance par

carré ne cesse d’augmenter. L’introduction de la filière cuivre, depuis la technologie 0.18 µm

permet de diminuer cette résistance d’environs 35 %, tout en gardant la même tendance.

2.3.2) Rôle des Vias

Le via est un passage vertical entre niveaux métalliques. La tendance technologique étant à

l’augmentation de la longueur des interconnexions moyennes et du nombre de niveaux métal-

liques, leur nombre augmente donc très rapidement. Le nombre croissant de vias constitue un

facteur supplémentaire qui augmente la résistance totale. Ayant obéi à la même loi de réduc-

tion de sa section, sa résistance augmente. Fabriqué en tungstène (ρTu = 0.0530 Ω.µm), il est

de plus en plus résistif. On estime que pour une technologie de 0.25µm de largeur de grille, la

résistance moyenne d'un seul via est de 3Ω, Ω1m . Si l'on s'en tient aux statistiques du rou-

tage des signaux, celles-ci font apparaître que pour ce type de technologie, la fréquence de

passage d’un niveau de métal à l’autre est d’environ 1 contact tous les 30µm. Ramené en in-

terconnexion moyenne de routage, le rôle résistif des vias n’est plus négligeable. Un exemple

de chemin routé vu en coupe est reporté Figure III.13.

Figure III.13 : Rôle des vias dans le calcul de la résistance d’interconnexion

2.3.3) Effet de peau

La question de l’effet de peau et de sa conséquence sur la résistance se pose lorsque les

conducteurs sont traversés par des courants à haute fréquence. L'effet de peau correspond à

Substrat

81

une circulation des charges repoussée à la périphérie du conducteur, ainsi qu'à la création

d'une masse effective en profondeur du substrat. L'effet immédiat d'une circulation de courant

périphérique crée une zone avec très peu de circulation de courant au centre, d’où une section

efficace de conducteur plus faible, donc une résistance effective plus élevée.

La densité de courant ( 3.8 ) dans le conducteur s’exprime avec une loi de type :

J J ez

= ⋅−

0δ ( 3.8 )

où J0 est l'amplitude réelle du courant à la surface,

où z est la profondeur dans le conducteur (m).

où δ est l'épaisseur de peau (m)

δπ µ γ

=

2

2 0

1

2

F( 3.9 )

où F est la fréquence du signal (Hz).

où µ0 = 1.257e-10 H/m, perméabilité du vide

où γ est la conductivité : (58 106 S/m pour le cuivre et 36.5 106 S/m pour l’aluminium.)

A 1Ghz, l’épaisseur de peau du cuivre est 2.1 µm, à 10GHz 0.6µm, à 100 GHz 0.21µm.

Ceci implique que pour une interconnexion submicronique de routage, la section efficace du

courant est très proche de la section réelle. L’évolution de l’épaisseur de peau du cuivre en

fonction de la technologie est représentée figure III.14. Par contre, dans le cas des boîtiers,

l’effet de peau crée une augmentation significative de la résistance de ligne pour des fréquen-

ces de l’ordre du GHz.

0.5µm : 1GHz

1µm

δ=2µm

0.3µm

0.18µm 10 GHz

δ=0.6µm

0.16µm

δ=0.21µm

0.07µm 100 GHz

0 z 0 z 0 z

Figure 14 : Evolution de l’épaisseur de peau avec la technologie.

2.4) Modélisation inductive d'une interconnexion

L’inductance de l’interconnexion métallique sur substrat peut être calculée selon diverses

formules. Comme pour le calcul des capacités, elles sont calculées en fonction des paramètres

géométrique des interconnexions. Si on considère que le substrat est un bon plan de masse, on

se trouve dans le cas de la figure III.15, et l'inductance de la ligne est donnée par la formule (

3.10 )

82

h

e

w

+⋅⋅=

h

W

W

hL r 4

8ln

2

1011 πµµ ( 3.10 )

L11 = inductance du conducteur (H/m) µ0=1.257e-6 H/m µr=1 dans l’air et le SiO2

W = largeur du métal (m)h = hauteur par rapport au substrat (m).

Figure III.15 : Calcul de l’inductance d’un conducteur de type interconnexion au dessus

d’un plan de masse.

Cette équation est utilisée pour la modélisation des pistes de circuits intégrés et de circuits

imprimés. Nous avons calculé l’inductance d’interconnexion de section minimale en métal 2

pour chaque technologie (figure III.16). L’inductance d’une interconnexion ne doit cependant

pas être négligée car elle permet de modéliser avec précision les délais de propagation pro-

ches de r

c

ε où c est la vitesse de la lumière.

0

0,1

0,2

0,3

0,4

0,5

0,6

0,7

0,8

0,9

1

1985 1990 1995 2000 2005

Années

L (

nH

/mm

)

1.2 µm

0.8 µm0.5 µm

0.35 µm

0.25 µm

0.18 µm

Figure III.16 : Inductance d’une interconnexion de longueur typique pour chaque tech-

nologie.

Le problème est de préciser l’altitude du plan de masse. En effet, lorsqu’on raisonne en

haute fréquence, le substrat subit l’effet de peau qui repousse les charges du centre vers les

bords, on peut alors considérer que le plan de masse est situé au niveau de la jonction entre le

substrat et l’oxyde de silicium. Par contre, en basse fréquence, les charges se répartissent dans

tout le substrat et on peut alors considérer que la masse se trouve au niveau de la couche en-

terrée fortement dopée. La figure III.17 schématise l’altitude du plan de masse par rapport à

l’interconnexion métallique en basse et haute fréquence.

83

Couche enterrée P++

Substrat P

Effet de peau :zone dépeuplée

Accumulation decharges en surface :

plan de masse

Haute Fréquence

Couche enterrée P++

Substrat Pplan de masse

Basse Fréquence

Charges répartiesdans le substrat

Figure III.17 : Altitude du plan de masse suivant la fréquence.

Cependant, en submicronique profond, les interconnexions voient rarement le substrat nu.

Cela tient à la présence de nombreuses zones actives et de zones de routage denses et courtes.

Il y a donc fort peu de chances de rencontrer une longue ligne d’interconnexion sans autre ni-

veau inférieur que le substrat. Nous donnons en (3.10), la formulation de l’inductance pour

une configuration à un plan de masse [BAKO90].

Nous construisons un modèle ligne principalement dans le but de simuler la réponse de la

ligne à une excitation, soit une commutation en tension, un transport de courant ou un cou-

plage. Le but de la simulation est ensuite de caractériser la ligne, afin de bâtir des modèles

analytiques permettant des évaluations rapides et précises du comportement à l’échelle d’un

circuit.

Dans le cadre de l’intégrité du signal, nos besoins sont principalement :

- La caractérisation de la commutation

- La caractérisation du couplage diaphonique

- La caractérisation du di/dt

III. Modélisation des interconnexions.

3.1. Choix d’un modèle

Chaque interconnexion d'un circuit intégré a des composantes capacitives, résistives et in-

ductives. Le problème est maintenant de savoir comment associer ces différents éléments pour

obtenir une modélisation fiable des phénomènes parasites introduits par un réseau complexe

d'interconnexions. Dans le chapitre précèdent, nous avons présenté des schémas équivalents

des lignes de transmission (Fig. III.18) suivant le régime de fonctionnement de la ligne, à sa-

voir, le mode "Quasi-TEM", le mode "effet de peau", ou le mode "d'onde lente". On trouvera

dans la littérature plusieurs déclinaisons de ces modèles, mais de façon générale, le mode de

propagation dans les interconnexions des circuits intégrés est le mode d'onde lente. La plupart

des modèles que nous présenterons découlent donc de la figure III.18c où le substrat est con-

sidéré sans perte.

84

(a) Mode "Quasi-TEM" (b) Mode "Effet de peau" (c) Mode "Onde lente"

Figure III.18 : Modélisation des modes de propagation.

Dans ce paragraphe, nous présentons différents modèles utilisés dans le cas d'une ligne

seule, ou de lignes couplées. Dans chaque cas, nous nous attachons à estimer la précision du

modèle et le temps de simulation requis.

3.1.1) L’interconnexion seule

Nous avons à notre disposition plusieurs types de modèle d’interconnexion. Concernant

une interconnexion seule, le plus simple est le modèle capacitif. Il s’applique au couplage vers

le substrat (figure III.19-a).

(a) (b) (c)

Figure III.19 : Différents types de modèles pour une interconnexion seule.

Le grand avantage de cette méthode est de considérer chaque interconnexion comme une

équipotentielle. Ce modèle n’est utilisable que pour de courtes interconnexions. En effet, pour

des interconnexions de longueur moyenne, l’effet résistif entre en jeu (figure III.19b). Pour

tenir compte des composantes capacitives et résistives, on peut utiliser un modèle en Π ou en

T. D'après une étude menée par T.Sakurai en 1983 [SAKU83], les modèles Π ou T donnent

des résultats quasiment identiques, et ceci quel que soit le nombre de cellules élémentaires

considérées dans la distribution. La figure III.19b représente un modèle en Π où la capacité

intrinsèque de la ligne est répartie en début et en fin de ligne. En technologie submicronique

profonde, l’effet de retard de propagation peut être modélisé par une inductance, comme indi-

qué figure III.19-c. La question est de savoir à quel moment il faut prendre en compte

l’inductance. D’après les travaux de E. Vanier [VANI98], pour une technologie 0.35 µm,

l’écart au niveau de la simulation temporelle d’une commutation, entre un modèle RC et un

modèle RLC est de 4% pour une ligne de 10 mm. La prise en compte de l’inductance dépend

de la nature de la ligne. En effet, les interconnexions subissant des variations de courant im-

portantes, comme les alimentations; elles sont sujettes à de fortes fluctuations dues à

l’inductance de ligne. Dans ce cas l’inductance ne doit pas être ignorée. Par contre, si la ligne

véhicule un signal logique, l’influence de l’inductance est négligeable devant celle de la ré-

sistance.

Cox

R L CoxR

R LCox

RSi

R

RSi

L

Cox

LSi

R L Cox

GSi CSi

85

3.1.2) Deux interconnexions couplées

Dans le cas de deux lignes couplées, on retrouve les mêmes configurations que pour une

ligne simple, auxquelles s'ajoutent la capacité de couplage Cc, voire une mutuelle inductance

K. La modélisation la plus simple consiste à ne considérer que les capacités qui ne s'adressent

qu'à des lignes courtes(Fig.III.20a). Une solution plus générale consiste à prendre en compte

la résistance intrinsèque de chaque ligne en répartissant les capacités en début et fin de ligne

(Fig.III.20b). Les capacités masse CG comme les capacités de couplage CC sont réparties en

entrée et en sortie de ligne, leur valeur étant divisée par deux. Rl et R2 sont les résistances de

chacune des lignes. C'est la solution qui reste la plus largement adoptée dans les simulateurs

pour la modélisation des interconnexions.

Enfin la dernière solution prend en compte tous les paramètres de l'interconnexion à savoir:

R, L et C (Fig. III.20c). Comme pour la configuration précédente, on répartit les charges (va-

leurs de paramètres de part et d'autre de la ligne. Apparaît alors un nouveau paramètre, KM, la

mutuelle inductance entre L1 et L2.

CG2CC

CG2

R2

Rl

CC/2CC/2

CG2/2 CG2/2

CG1/2CG1/2

R2

Rl

CC/2CC/2

CG2/2

CG2/2

CG1/2CG1/2

Ll

L2

KM

(a) (b)

(c)

Figure III.20: Différents types de modèles pour deux interconnexions couplées.

3.1.3 Découpage de la ligne : Vers un modèle distribué

Les paramètres R, L et C des modèles que l'on vient de donner, aussi bien pour une inter-

connexion seule que pour un couplage diaphonique, peuvent être distribués pour obtenir une

meilleure précision en terme de délai de propagation ou ce couplage (Fig. III.21). il est alors

envisageable d'avoir plusieurs cellules élémentaires dont on répartit de façon équitable les

valeurs de capacités et de résistance.

86

RL

CL/2 CL/2

RL/2

CL/3 CL/3 CL/3

RL/2

1 cellule 2 cellules

Ou

A B

Figure III.21 : Modèle d'interconnexion en ΠΠ à une cellule ou à 2 cellules

Le fait d'augmenter le nombre de cellules pose malgré tout le problème du temps de simu-

lation. De plus, si un modèle distribué reste simple dans le cas une d'interconnexion seule, une

telle modélisation devient lourde pour des lignes couplées. La figure III.22 présente un mo-

dèle de trois lignes couplées Π RC. Devant la complexité de mise en œuvre de tels modèles,

nous devons évaluer le pourcentage d'erreur avec des modèles plus simples, afin de s'assurer

que ce type d'approche est réellement justifié.

C17C717

C751

C101102 C10025

C101103 C10052

C51 C52C103

C101 C100

C102

C7

10352

17

7

51

10225

101100

C25

Rl1d Rl1f

Rlcd Rlcf

Rl2d Rl2f

Figure III.22 : Modèle de trois interconnexions couplées avec deux cellules RC en ΠΠ.

3.2) Etude comparative des modèles.

Pour établir les critères de choix des différents types de modèles, de leur distribution ou

non, nous proposons une étude sur quatre technologies décrites dans le chapitre I, à savoir: la

technologie AMS08 (0.7µm), HCMOS6 (0.35µm), HCMOS8 (0.18µm) et HCMOS 10

(0.10µm). Pour chacune d'entre elles, nous utiliserons les modèles C, CRC, CRC distribué

deux fois et trois fois, CRLC et CRLC distribué deux fois, trois fois et huit fois. Les huit mo-

dèles seront appliqués à une interconnexion seule, dans le but d'évaluer le délai de propaga-

tion.

87

P : 200*2λN : 100*2λ

P : 100*2λN : 60*2λ

P : 100*2λN : 50*2λ

P : 100*2λN : 60*2λ

L = variable

W = 4 λ

Figure III.23 : Modèle de simulation pour l'étude de la modélisation des interconnexions.

Ce délai est calculé par rapport à la définition donnée au paragraphe (3.1) du chapitre I.

Les valeurs des capacités et inductances ont été calculées en utilisant un solveur électroma-

gnétique résolvant les équations de Green. La ligne considérée est une ligne de métal 2 pour la

technologie AMS08, et de métal 3 au dessus d'un plan de masse en métal 1 pour les autres. Le

modèle de simulation est donné en figure III.23, où les dimensions des transistors sont don-

nées en λ (2*λ = longueur de grille minimale). La figure III.24 donne sous forme d'histo-

gramme les résultats de simulation pour plusieurs longueurs.

AMS08

0

200

400

600

800

1000

1200

1400

1600

10 100 200 500 1000 2000 5000 10000Longueur (µm)

Temps (ps)

RLC8

RLC3

RLC2

RLC

RC3RC2

RC

C

HCMOS6

0

200

400

600

800

1000

1200

1400

1600

10 100 200 500 1000 2000 5000 10000Longueur (µm)

Temps (ps)

RLC8RLC3

RLC2RLC

RC3RC2

RCC

HCMOS8

0

200

400

600

800

1000

1200

1400

1600

10 100 200 500 1000 2000 5000 10000Longueur (µm)

Temps (ps)

RLC8

RLC3

RLC2

RLC

RC3

RC2

RC

C

HCMOS10

0

500

1000

1500

2000

2500

3000

3500

4000

10 100 200 500 1000 2000 5000 10000Longueur (µm)

Temps (ps)

RLC8

RLC3

RLC2

RLC

RC3

RC2

RC

C

Figure III.24 : Comparaison des temps de propagation suivant différente technologies etdifférents modèles de simulation.

88

D'après cette étude on peux constater que pour la technologie 0.7µm, une modélisation très

simple telle que la modélisation capacitive permet de bien rendre compte des temps de propa-

gation jusqu'à une longueur de 2mm. Au delà ce cette longueur, la modélisation non distri-

buée de type CRC donne de très bon résultats.

Pour les autres technologies 0.35µm, 0.18µm et 0.1µm, la modélisation purement capac i-

tive donne des résultats satisfaisants jusqu'à une longueur de plus en plus faible, avec pour la

technologie HCMOS10 une erreur estimée à plus de 800% pour une longueur de 10mm. Pour

pouvoir comparer les résultats avec plus de précision nous présentons en figure III.25 l'évolu-

tion de l'erreur de prédiction du délai par rapport à un modèle RLC distribué huit fois.

AMS08

-12

-10

-8

-6

-4

-2

0

2

0 1000 2000 3000 4000 5000 6000 7000 8000 9000 10000

RLC8

RLC3

RLC2

RLC

RC3

RC2

RC

C

HCMOS6

-20

-15

-10

-5

0

5

10

0 2000 4000 6000 8000 10000

RLC8

RLC3

RLC2

RLC

RC3

RC2

RC

C

HCMOS8

-20

-15

-10

-5

0

5

10

15

0 2000 4000 6000 8000 10000RLC8

RLC3

RLC2

RLC

RC3RC2

RC

C

HCMOS10

-20

-15

-10

-5

0

5

10

15

20

0 2000 4000 6000 8000 10000RLC8

RLC3RLC2

RLCRC3RC2

RCC

Figure III.25 : Evolution de l'erreur de prédiction du délai de différents modèles par rap-port au modèle RCL à huit cellules

Les graphes de la figure III.25, montrent clairement que pour la technologie AMS08 l'er-

reur introduite par une simple modélisation capacitive n'est pas importante. Celle-ci n'excède

pas quelques pour-cent. En passant à une modélisation CRC non distribuée, l'erreur reste de

l'ordre du pour-cent, même pour de grandes longueurs.

Mais cette approximation n'est plus valable dès que l'on est en technologies 0.35µm et

0.18µm. La modélisation capacitive introduit très vite une erreur non négligeable atteignant

15% et 60% pour 10mm de longueur d'interconnexion. L'utilisation de modèles en Π simple

ou distribué en deux cellules élémentaires permet de réduire l'erreur aux environs de 5%.

89

Lorsque l'on passe à la technologie HCMOS10, la modélisation capacitive n'est plus appli-

cable, sauf pour des longueurs d'interconnexions inférieures à 100µm, où l'erreur reste infé-

rieure à 2%. Quel que soit le modèle, l'erreur augmente très vite jusqu'à des longueurs voisi-

nes de 2mm. Elle reste alors constante, et on peut noter que les modélisations avec et sans in-

ductances convergent vers les même valeurs. Ici une distribution à trois cellules élémentaires

donne une erreur voisine de 3-4%. Pour plus de précision, il faudra considérer une distribution

plus importante. Le fait que l'inductance agisse peu pour ces technologies est essentiellement

dû à l'effet résistif qui prédomine.

En première approximation, un modèle non distribué est suffisant pour simuler les inter-

connexions en submicronique profond. Le découpage de la ligne en tronçons élémentaires

avec R, L et C répartis est rendu nécessaire pour avoir des résultats de bonne précision au delà

d’une certaine longueur d’interconnexion et de fréquence de signal à véhiculer [DES97]. Mais

le modèle doit rester suffisamment simple pour être appliqué à des blocs fonctionnels entiers

et assez précis pour prendre en compte de manière fiable les phénomènes parasites.

Ces discussions basées sur les simulations de propagation amènent l'élaboration de règles

représentées en figure III.26 où pour chaque technologie nous définissons le modèle à utiliser

suivant la précision de simulation escomptée, 10% (a) ou 5% (b).

(a)

0 2000 4000 6000 8000 10000

0.7µm

0.35µm

0.18µm

0.10µm

C

CRC

CRLC

CRC2 ou CRLC2

CRC3 ou CRLC3

Longueurd'interconnexion

(µm)

Prédiction du délai avec une précision de 5%Technologie

(b)

0 2000 4000 6000 8000 10000

0.7µm

0.35µm

0.18µm

0.10µm

C

CRC

CRLC

Prédiction du délai avec une précision de 10%

Longueurd'interconnexion

(µm)

Technologie

CRC2 ou CRLC2

CRC3 ou CRLC3

Figure III.26 : Définition d'un modèle de simulation en fonction des technologies et de laprécision voulue.

90

Des études ont été menées par E. Vanier [VAN98] et D. Deschacht [DES98] pour estimer

le nombre de cellules élémentaires à distribuer et la réduction d'erreur qu'apporte cette distri-

bution. Leurs études ont permis de mettre au point une formulation basée sur une simulation

d'un modèle non distribué. La valeur obtenue est alors modifiée par un facteur correctif qui

dépend des dimensions géométriques de la ligne ainsi que des transistors mis en jeu. Les for-

mulations ainsi mises au point donnent le temps de propagation à VDD/2. L'intérêt de telles

formulations est de diminuer le temps de calcul en n'utilisant qu'un simple modèle Π. Dans

ce modèle, la résistance de la ligne est remplacée par une résistance équivalente (Fig. III.27)

prenant en compte les caractéristiques du transistor et de l'interconnexion. Le coefficient mul-

tiplicateur de la résistance de ligne, α, est donné par les formules (3.11-a) et (3.11-b) suivant

que l'on ait à faire à un front montant ou descendant, αRise et αFall .

Figure III.27 : D'un modèle distribué vers un modèle équivalent non distribué [VAN98].

( )

+

−=NLst

stRise CR2ln2

1τ

τα ( 3.11a )

( ) ( )

+

−=PLst

NPstFall CRµR

CC2ln2.

/.1

ττ

α ( 3.11b )

Dans ces formules, stτ est défini comme le temps minimum de réponse que permet la

technologie calculé à VDD/2 (pour une porte symétrique, chargée par une porte identique). CP

et CN sont respectivement les capacitées de charge des transistors PMOS et NMOS corres-pondant à stτ . R(µ) représente la dissymétrie de process entre le transistor P et N.

Une étape supplémentaire est franchie par J.Cong [CONG96], [CONG97], [CONG98] qui,

sur la base d'une contrainte de délai de propagation, propose un algorithme de dimensionne-

ment des transistors et de dimensionnement des interconnexions. A l'inverse de la plupart des

publications où les interconnexions et les transistors sont décorrélés, les travaux de J. Cong

sont basés à la fois sur les données des interconnexions et des transistors. Le but est de résou-

dre ce qu'il nomme le problème STIS (the simultaneous transistor and interconnect sizing) et

GSIC (global interconnect sizing and spacing). La figure III.28 donne un exemple de la dé-

marche à suivre.

αRLine

CL/2 CL/2

RL/n

CL/2n

RL/n

CL/2n CL/2n CL/2n

91

200ps

50ps

100ps

200ps

50ps

100ps

STISAlgorithme

Buffer petit pour limiter le courantet la surface silicium

Buffer plus rapide Piste moins résistive

Figure III.28 : Exemple de l'application de l'algorithme STIS [CONG98].

Nous choisissons dans cet exemple de partir sur la configuration de trois lignes

géométriquement identiques et controlées par des portes de tailles identiques. Le but est

d'imposer des contraintes temporelles sur la propagation des signaux (100ps, 200ps et 50ps).

En utilisant l'algorithme de J. Cong, il est alors possible automatiquement de redimensionner

les tailles des transistors et des interconnexions pour respecter les contraintes. L'inconvénient

de cette méthode est qu'elle est basée sur des tableaux de capacités prédéfines, fixant

l'évolution de la propagation du signal et du couplage diaphonique.

III. Conclusion.

La prise en compte des effets parasites des interconnexions peut s'envisager à différents ni-

veaux :

- Simulation analytique, faisant appel à des modèles R, L, C.

- Approximation analytique, délai, crosstalk.

Nous avons, pour différentes techniques, établi des critères de choix de ces modèles, en

fonction de la précision désirée et de la longueur des interconnexions. Deux modèles sont uti-

lisés : le simple modèle C pour des interconnexions courtes, le modèle CRC pour des inter-

connexions longues. Bien que présent, l'effet inductif a un impact faible devant l'effet résistif.

La simulation des interconnexions est une étape longue, faisant appel à des modèles com-

plexes dont le choix d'utilisation dépend des paramètres géométriques des transistors et des

lignes. La première étape de cette simulation est l'extraction des paramètres de lignes R ,L et

C qui peut être fait par des logiciels de résolution des équations électromagnétiques. Cette

opération étant coûteuse en terme de temps de calcul, il existe plusieurs formulations analyti-

ques calculant les capacités des interconnexions. Mais ces formules ne sont applicables que

pour un nombre de configurations limitées. La deuxième étape est le choix du modèle de si-

mulation qui fixera la précision du résultat. Là encore plus les technologies évoluent vers les

petites dimensions, plus le choix du modèles est critique. Pour les technologies submicroni-

92

ques, des modèles simples de transistor et d'interconnexion ne sont pas à même de simuler

correctement les problèmes liées à l'intégrité de signal.

C'est la raison pour laquelle de nombreuses études tentent de remplacer les approches clas-

siques, où l'on utilise des modèles RLC distribués, par des modèles simplifiés ou par des es-

timations des phénomènes parasites. Les études similaires à celles présentées en fin de ce

chapitre sont nombreuses, mais il faut vérifier à chaque nouvelle technologie leur validité, et

regarder leur application sur des circuits complets. Il est donc nécessaire d'être capable d'avoir

des mesures précises des différents phénomènes.

La vérification de circuits (Full-chip extraction) pour garantir l'intégrité du signal est deve-

nue le facteur prédominant de la conception de circuit, ceci essentiellement aux très rapides

évolutions technologiques en terme de fréquences et de dimensions. Ce temps de vérification

est devenu considérable, ce qui n'est pas compatible avec les coûts d'industrialisation. Cette

action doit donc être prise au premier niveau de conception et doit être intégrée dans les règles

de dessin.

93

Références :

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[HCMOS7] ST-Microelectronic, "HCMOS7 design Rule Manual", Distribution N° 3833,11may 1998, pp.56-67.

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[BAR88] E. Barke. "Line to Ground capacitance Calculation for VLSI : A Comparison" ,IEEE transactions on Computer-Aided Design, Vol 7, n°2, pp 313-315, Fe-bruary 1988.

[SAKU83] T. sakurai, K. Tamaru, "Simple Formulas for Two- and Three-DimensionalCapacitances", IEEE Trans. On Electron Devices, Vol.ed-30, N° 2, February1983.

[DEL97] N. Delorme, "Influence des interconnexions sur les performances des circuitsintégrés silicium en Technologie Largement Submicronique", Thèse soutenueen Nov. 1997 à Institut National Polytechnique de Grenoble

[DEL96] N. Delorme, M. Belleville, J. Chilo, "Inductance and Capacitance AnalyticFormulas for VLSI interconnects", Electronics Letters, Vol. 32, N° 11, May1996.

[NING87] Ning Z-Q., Dewilde P. "capacitance coefficients for VLSI Multilevel Metali-zation Lines" IEEE Transactions on Electron Devices, vol ED-34, n°3, pp 644-649, March 1987.

[DELM98] S. DELMAS-BEN DHIA, "Une Nouvelle Méthodologie de Caractérisation del'Intégrité de Signal en CMOS Submicronique Profond", Thèse présentée àl'Institut National des Sciences Appliquées de Toulouse en Novembre 1998.

[NOUET97] Nouet P, Toulouse A. "Use of Test structures for characterization and model-ling of Capacitances in a CMOS process" , IEEE Trans. Semiconductor Manu-fact. Vol 10, N°2, Nov 97

[TOUL98] A Toulouse, "Contribution à la caractérisation et à la modélisation des capaci-tés en technologie CMOS" , Thèse de doctorat soutenue le 7 mai 1998 à l'uni-versité de Montpellier 2.

[RYAN95] J.G. Ryan, "The evolution of interconnection technology at IBM" , IBM Jornalof Reseach & Development, Vol39, N°4, 1995.

[BAKO90] H.B. Bakoglu, "Circuits, interconnections, and packaging for VLSI" AddisonWesley Publishing 1990, ISBN : 0-201-06008-6.

94

[VAN98] E. Vanier, "Caractérisation et Optimisation Temporelle des interconnexionsdans les circuits Sub-microniques CMOS." Thèse de doctorat soutenue le 29septembre 1998 à l'université de Montpellier 2.

[DES98] D. Deschacht, E. Vanier,"Accurate Modeling of Interconnects for Timing Si-mulation of sub-Micron Circuits", Signal Propagation on Interconnects, Editedby H. Grabinski, KLUWER Academic Publishers, ISBN : 0-7923-8275-7.

[DES97] D. Deschacht, E Vanier, "Submicron interconnect modeling for timing evalua-tion" ISIC’97, Singapore, 1997.

[CONG96] J. Cong, L. He, “An Efficient Approach to Simultaneous Transistor and Inter-connect Sizing.”, AMC intel. Conf. On Computer Aided Design, November1996.

[CONG97] J. Cong, L. He, C.K. Koh, Z. Pan “Global Interconnect Sizing and Spacingwith Consideration of coupling capacitance.”, AMC intel. Conf. On ComputerAided Design, November 1997.

[CONG98] J. Cong, L. He, “ An Efficient technique For Device and Interconnect optimi-zation in Deep Sub-micron Designs.”, AMC intel. Conf. On Computer AidedDesign, April 1998.

[BOTH93] S. Bothra, "Analysis of the Effects on Scaling on Interconnects Delay in VLSIcircuits", IEEE Trans. on Electronic Device, vol40, n°3, March 93.

95

Chapitre IV : Méthodes de mesure.

96

I. ) Introduction.

Avec l’augmentation des phénomènes parasites, il devient nécessaire de développer des

modèles à la fois bien adaptés, mais aussi d’une relative simplicité, permettant d’évaluer avec

un temps de calcul minimal, le degré de nuisance de ces parasites. Par extrapolation, il devient

nécessaire pour chaque "process" d'élaborer des modélisations appropriées à l'intégrité du si-

gnal. Sans aller jusqu'à la notion de modèle, on associe à chaque "process" un ensemble de

règles permettant d’assurer le bon fonctionnement du système. Ces règles de dessin, aident le

concepteur à réaliser des circuits fiables, dépourvus de problèmes d'intégrité de signal.

Malgré la bonne connaissance des phénomènes électromagnétiques, le choix d'un modèle

de ligne permettant d'obtenir des simulations précises se fait selon des critères qui doivent être

validés expérimentalement. Ces modèles ont été pour la plupart mis en place pour des tech-

nologies spécifiques et il est important de déterminer leur validité. La raison de cette approche

par la mesure est la remise en cause des méthodes et des formulations du fait de l'évolution

vers le Giga-Hertz et les dimensions nanomètriques. La mise en place des règles de dessin est

complexe, et on utilise en général un grand nombre d'approches physiques ou empiriques et

de simulateurs pour les bâtir. La mesure reste cependant le meilleur moyen de les valider.

Cette phase d’expérimentation s’avère de plus en plus complexe et délicate avec l’évolution

technologique.

A ce jour, on peut répertorier plusieurs méthodes d’expérimentation sur puce, plus ou

moins précises, directes ou indirectes, adaptables ou non à différents types de parasites et de

signaux. Dans ce chapitre nous présenterons succinctement les méthodes de mesures existan-

tes permettant de caractériser correctement l’intégrité de signal et les différentes perturba-

tions, en exposant leurs principes et domaines d’applications (paragraphe II). Nous ferons ap-

paraître les limitations de ces méthodes, et justifierons notre approche par échantillonnage di-

rectement sur la puce (paragraphe III). Enfin nous détaillerons l'implémentation du capteur de

mesure ainsi que le mode opératoire dans le paragraphe IV.

II. Les différentes méthodes de mesure.

2.1) Introduction:

Pour calibrer les interconnexions et leurs effets sur l'intégrité du signal, il existe quatre

grandes familles de méthodes de mesure : les mesures sous pointes, les méthodes du domaine

de l'hyperfréquence, les mesures par faisceau d'électrons et enfin les méthodes totalement in-

tégrées sur silicium. Les trois premières techniques citées font partie des méthodes de mesures

dites externes. On accède aux interconnexions à calibrer grâce à des connexions externes. La

dernière consiste à utiliser des capteurs donnant une information directe de la puce. Nous les

classerons suivant le domaine d'application et le type de résultats obtenus.

97

2.2) Mesure externe

Cette méthode de mesure reste le moyen d’expérimentation le plus classique, mais surtout

le plus facile à mettre en œuvre. Les motifs de test, sont directement accessibles depuis l'exté-

rieur de la puce grâce à des pointes spécifiques, et les mesures sont alors réalisées à l’aide

d’un oscilloscope ou d’appareils de mesure dédiés. Cependant, cette méthode de mesure est

limitée en fréquence. Il faut considérer les effets parasites qu'introduisent le plot de sortie de

la puce, le "bonding" et le "lead". Le modèle équivalent du boîtier (Fig. IV.1) a une fréquence

de coupure qui oscille entre 100 et 300 MHz, et ceci sans considérer le circuit imprimé sup-

portant le circuit. Nous devons aussi comptabiliser un connecteur, avant de pénétrer dans un

câble coaxial menant au dispositif d’acquisition. Tous ces éléments sont à prendre en compte,

et il est impératif de connaître les limitations introduites par chacun pour interpréter correcte-

ment les résultats.

Figure IV.1 : Modélisation IBIS d'un boîtier.

2.3) Mesure sous pointes

La méthode qui consiste à venir poser des pointes directement sur le silicium permet de

s'affranchir du boîtier, mais il faut malgré tout prévoir un emplacement pour celles-ci. Le test

sous pointes (Fig. IV.2) présente l’avantage de réduire le chemin capacitif et inductif depuis le

plot de sortie de la puce jusqu'à l’appareil de mesure [DUPI98]. Bien que l'évolution des sys-

tèmes de mesure est rapide, la taille des plots les plus petits sont de l'ordre de 50*50µm², soit

une capacité parasite de l'ordre du pF.

98

Figure IV.2 : Banc de test sous pointes (CNES)

En ce qui concerne l’intégrité de signal, seules certaines caractérisations, comme le délai

de propagation, peuvent être rendues possibles à condition de posséder un oscilloscope de très

grande bande passante. De plus, la charge des appareils de mesure, les capacités et inductan-

ces parasites présentes tout le long du trajet du signal, inhibent ou déforment celui-ci. Cette

méthode n’est donc pas adaptée à la caractérisation de l’intégrité du signal sur puce, au delà

de quelques centaines de MHz.

Cette méthode devient inadaptée pour la mesure des signaux ultra rapides et de faible éner-

gie que nous cherchons à caractériser. Les effets parasites introduits par les pointes et

l’utilisation de plots de test qui modifient la configuration du routage et donc les capacités pa-

rasites, modifient la tension mesurée. Cette méthode est en revanche appliquée avec succès à

la caractérisation de la propagation dans les boîtiers [TEK98], et avec un succès moindre pour

l’évaluation du couplage entre pistes de circuits imprimés. Cependant elle est tout à fait prati-

que pour extraire les paramètres statiques des transistors ou des interconnexions.

2.4) Mesure par faisceau d'électrons (IDS) : "E-Beam testing"

Le test par faisceau d’électrons est une technique dérivée de la microscopie électronique à

balayage [MARC97]. C'est une méthode ne nécessitant aucun contact direct, mais la mise en

œuvre est délicate et le coût d'un tel système est très important. Comme pour les méthodes

sous pointes, il faut penser à prévoir un plot de contact pour exciter, par injection d'électrons,

une partie du circuit.

99

SiO2

Si

e- e-e-

e-

Sonde àfaisseaud’électrons

VIDE

AIR

CHIP

TEXTOOL

TEXTOOL

Circuit imprimé

Prises BNC

Figure IV.3 : Principe de l’IDS.

Une plaquette de branchement spécifique doit prévoir le générateur de signaux sur lequel

l’IDS se synchronisera (fig. IV.3), un moyen de visualisation des sorties et des entrées du cir-

cuit intégré ainsi que des signaux de commande des différents dispositifs.

Les limitations de cette méthode de test sont les suivantes :

L'accès au circuit est assez périlleux. Les mesures ne peuvent s’effectuer que sur les ni-

veaux métalliques supérieurs des circuits intégrés car le faisceau d’électrons à tendance à dif-

fracter dans l’oxyde. La présence du SiO2 à la surface du circuit modifie la mesure car les

électrons incidents chargent l’oxyde et donc modifient ses propriétés.

Le couplage capacitif entre le point d’impact du faisceau et la piste concernée ainsi que les

couplages avec les pistes voisines, faussent la valeur du potentiel mesuré, comme l’illustre la

figure IV.4. On pourrait enlever l’oxyde de surface mais, dans ce cas là, les capacités seraient

modifiées, les dispositifs actifs risquent d’être altérés et par conséquence, notre signal aussi.

La sonde peut être positionnée avec une résolution de 0,2µm environ, du même ordre que

la lithogravure de la génération 0,18µm. L'erreur du positionnement est donc importante et la

mesure difficilement répétitive.

Faisceau d’électrons

Oxyde

Substrat

Potentiel à mesurer

Potentiel de surface

Figure IV.4 : Mesure à travers l’isolant : Couplages capacitifs.

Les performances de l’IDS sont aussi limitées par les effets des champs locaux pouvant

entraîner une déviation du faisceau et une sensibilité du détecteur aux potentiels environnants.

100

La résolution temporelle de l'échantillonnage est d'environ 200 ps, ce qui devient insuffi-

sant à partir de la technologie 0,35µm.

Le calibrage en amplitude est assez délicat lorsque l'IDS travaille à la vitesse d'échantillon-

nage la plus rapide. Le signal, fortement bruité, doit en outre faire l'objet de traitements ma-

thématiques.

En conclusion, l'IDS rend de moins en moins de services en mesure d'intégrité de signal, au

fur et à mesure de la réduction des dimensions.

2.5) Mesures hautes fréquence : Réflectométrie - Paramètres [S]

Ces méthodes s’appliquent principalement aux domaines des micro-ondes et des hyperfré-

quences. Elles consistent à poser des pointes spécifiquement adaptées aux hautes et hyperfré-

quences, sur un jeu de plots de test sur la puce, mais selon un mode opératoire très rigoureux

visant à assurer la continuité d’impédance tout au long du cheminement du signal. Ces mé-

thodes sont maintenant très largement utilisées dans le domaine des circuits intégrés silicium,

et notamment pour la caractérisation des interconnexions en technologies submicroniques. On

les appelle aussi " test temporel sub-nanoseconde" [GREG98], [EO95] car elles permettent à

la fois un fenêtrage temporel, et l'exploitation fréquentielle (par FFT). Deux types de mesures

sont possibles:

- La méthode TDR (Time Domain Reflectometry) consiste à générer un front ultra

bref (environ 10ps) sur un dispositif par des pointes hyperfréquences et échantillonner l’allure

temporelle du signal réfléchi. Elle permet d'observer l'effet de l'impédance caractéristique

d'une ligne de transmission ainsi que son temps de propagation. La qualité de la mesure est

conditionnée par le rapport entre le temps de montée du signal incident (tr) et le temps d'aller

retour sur la ligne (tar). Pour pouvoir distinguer la réflexion due à la terminaison de la ligne ,

du front incident, il faut tr<tar. Un traitement approprié permet alors d’identifier les impédan-

ces situées sur le trajet du front.

- La mesure en transmission, TDT (Time Domaine Transmission), et les paramètres

[S]. Cette méthode est préférable à la précédente, lorsque les fronts de montée sont dégradés

par la ligne à mesurer. Dans ce cas, on observe à la fois le signal réfléchi et incident.

Ces deux méthodes permettent dont d'extraire l'impédance caractéristique et la constante de

propagation de la ligne qui s'écrivent souvent sous la forme d'une matrice [S], quadripôle re-

présentatif des entrées et sorties de courant et de tensions. Cette matrice permet de donner un

modèle d’interconnexion à une fréquence donnée. Elle couvre actuellement une très large

bande de fréquences, jusqu’à une centaine de GHz, grâce à un matériel sophistiqué, des tech-

niques de connexions et des pointes spécifiques.

Mais la mise en place et le mode opératoire sont complexes, et l'interprétation des résultats

dépend essentiellement du calibrage. Preuve en témoigne le nombre d'articles présentant les

difficultés d'un bon calibrage et proposant des solutions [FER92], [WILL98], [MARK96].

Ceci s'explique par le fait que dans les circuits, les pertes importantes des lignes et du silicium

101

semi-conducteur provoquent un effet de traînage sur les réponses temporelles. Le front de

montée d'attaque des lignes est dégradé, ce qui rend les mesures difficiles.

De plus, les méthodes de mesures en paramètres [S] et l'extrapolation des matrices asso-

ciées, ne sont valables que pour des configurations de guide d'onde en mode TEM. Comme

nous l'avons précisé dans le chapitre II, le régime TEM utilisé pour la modélisation des inter-

connexions sur silicium est une approximation [WILL94b].

Pour satisfaire aux contraintes de la mesure en paramètres [S], différentes précautions doi-

vent être prises dans le dessin des configurations de lignes. Un exemple de motif spécifique

pour la mesure de paramètres [S] est donné figure IV.5. Les têtes de mesure utilisées sont des

têtes spécifiques à trois pointes. Les deux pointes extérieures correspondent aux polarisations

masse du substrat, celle du milieu correspond au signal injecté ou récupéré. Pour calibrer cor-

rectement ce système de mesure, il faut introduire des motifs spécifiques sous la forme de cir-

cuits ouverts et de circuits fermés. Cette technique permet de s'affranchir par différenciation

des capacités et inductances parasites introduites par le système de mesure. C'est pourquoi on

trouve les plots de contact ainsi qu'un petit élément de ligne sur les motifs "co" et cc"

(fig.IV.5), qui sont respectivement les motifs de calibration en circuit ouvert et en court cir-

cuit.

Figure IV.5 : Exemple de motifs à paramètres [S] appliqués à la mesure de l’intégrité du

signal.

Avec de tels motifs, on peut extraire les matrices [S] caractérisant une interconnexion seule

au dessus d'un plan de masse. Il est aussi possible d'effectuer avec une assez bonne précision

des mesures de lignes couplées, mais on utilise pour cette manipulation un système à quatre

têtes de lecture comme représenté en figure IV.6. Un système de contrôle analogique (ANA)

permet alors d'injecter un signal sur la ligne voulue grâce à un jeu d'interrupteurs et de récupé-

rer les signaux réfléchis.

GND

GND GND

GND

Sortiedu

signal

Entréedu

signal

cc co Mesure ligne seule

Motif de mesure de couplage

102

Figure IV.6 : Motifs de mesure de lignes couplées par la méthode des paramètres [S],[WILL99].

Bien sur, plus on aura tendance à s'éloigner du plan de masse, moins l'approximation "qua-

si-TEM" sera valide, et par conséquent on peut s'interroger sur la validité des résultats de me-

sures. Pour les technologies à deux niveaux de métaux , à basse fréquence les résultats obte-

nus sont bons, mais avec l'augmentation du nombre de niveaux métalliques de la fréquence

des signaux, et l'apparition de nouveaux diélectriques (voir Fig.II.3), cette méthode devient

difficile à mettre en œuvre, bien que de nombreuses études aient été menées pour compenser

théoriquement les pertes dans les matériaux [WILL94a] [WILL98].

2.6) Méthodes intégrées sur puces.

Une alternative aux méthodes externes est l'approche totalement intégrée sur silicium,

permettant de calibrer les interconnexions ou leurs effets par un dispositif de mesure directe-

ment sur la puce. Le principe est de profiter des avancées technologiques pour concevoir des

systèmes de mesures à partir de transistors CMOS, et de tirer profit de leur bande passante, de

la précision de contrôle de courant et de tension, ainsi que de la place silicium et du faible

coût de l'implémentation de telles structures. Nous essayerons de présenter ici quelques unes

d'entre elles.

2.6.1) Mesure de capacité "on-chip" :

2.6.1a) Oscillateur

La méthode proposée par [SICA98] a été mise au point en vue d’évaluer la capacité d’une

interconnexion vers le substrat. Deux oscillateurs en anneau à 6 inverseurs+1 NAND sont im-

plantés, l’un avec des connexions courtes (30 µm) entre les inverseurs, l’autre avec des con-

nexions longues (1200 µm) entre les inverseurs. La largeur de piste est fixée au minimum

permis par la technologie utilisée. La porte NAND est assimilée à un inverseur car le dimen-

sionnement de son réseau NMOS et PMOS permet de rattraper la différence de mobilité. Un

diviseur de fréquence par 64 est ajouté en sortie de l’oscillateur afin d’obtenir une fréquence

103

d’oscillation mesurable extérieurement avec un oscilloscope. Dans le cas de la figure IV.7, la

mesure a été réalisée en 0.35 µm. La largeur des pistes de métal 3 est de 0.8 µm, soit une r é-

sistance de ligne d’environ 2 Ω pour le motif à lignes courtes et une résistance d’environ 80 Ωpour le motif à lignes longues.

L’idée est de déduire par la différence de fréquence d’oscillation libre entre les oscillateurs,

le produit RC par unité de longueur équivalente des lignes de métal. De la mesure de fré-

quence externe, on remonte à la fréquence de chaque oscillateur en multipliant par 64. En-

suite, de la fréquence d’oscillation de l’oscillateur à interconnexion courte résulte un délai par

inverseur. Connaissant la fréquence d’oscillation du deuxième oscillateur et le délai introduit

par chaque inverseur, le délai dû à l’interconnexion longue est calculé. Le modèle mis en

place est de type C/2 – R – C/2 où R représente la résistance statique de la ligne. Cette résis-

tance est déterminée grâce à une piste métallique identique à celle qui relie les inverseurs en-

tre eux, connectée à deux plots de test sous pointes (figure IV.7). On déduit alors par simula-

tions successives la valeur de la capacité d’interconnexion par unité de longueur. Un modèle

de ligne distribué donne des résultats quasiment identiques du fait de la grande valeur de RON

par rapport aux résistances de lignes.

Osc_en1 Osc_out 16 inverseurs


Ligne 30 µm

Ligne1200 µm

DIV64

DIV64

Ligne 1200µm Mesurestatique de R

120 KHz

18 KHz

Osc_Out 1

Osc_Out 2

Schéma des trois motifs Exemple de chronogrammes en 0.35 µm (fréquence d’oscillation

interne reconstituée)

Figure IV.7 : Motifs permettant de déterminer par différence de fréquences un modèled’interconnexion.

2.6.1b) capteur de mesure de capacités

Nous présentons ici une méthode permettant de mesurer des capacités avec une précision

de l'ordre du fento Farad [NOU97], [CHEN98], [CHEN99], totalement intégrée sur silicium.

La méthode de mesure est basée sur l'équation du courant traversant une capacité (4.1).

( )dtdV

Cti .= ( 4.1 )

104

L'extraction de la valeur de C passe en premier lieu par la mesure du courant "inter-layer",

entre deux niveaux métalliques avec une bonne précision sur i(t) pour garantir la précision sur

C. Le principe reporté en figure IV.8 a été développé au LIRMM (Laboratoire d'Informatique,

de Robotique et de Micro-électronique de Montpellier) par P. NOUET. La structure de test est

constituée d'un amplificateur de courant directement en série avec la capacité en série à mesu-

rer (CX), un convertisseur courant/tension réalisé à base de transistor CMOS et un étage

d'échantillonnage et d'amplification. C'est ce dernier étage qui assure la détection et la mémo-

risation de la tension équivalente à la valeur de la capacité. La résolution de la mesure de ca-

pacité de ce système est de l'ordre de 100aF en technologie 0.7µm, ce qui est maintenant une

nécessité pour la mesure des capacités des lignes dans les technologies submicroniques. Grâce

à cette méthode, il est alors possible de mesurer la capacité de tout type de configuration de

ligne, seules, couplées ou des croisements. Cependant, pour extraire la capacité du motif, on

considère que l'effet capacitif est prédominant dans la variation du courant en négligeant l'ef-

fet inductif. Or avec les réductions de dimensions et la prise en compte des paramètres R, L et

C, l'équation ( 4.1 ) se complique, et le calcul de la capacité n'est plus tout aussi évident.

-

+

Convertisseur I/V

CX

Csh

Vsh

VOC

VDD

Vout

Amplificateur decourant

Figure IV.8 : schématique du principe de mesure "On-chip" de capacité [NOU97].

La méthode de Berkeley [CHEN98], [CHEN99] est basée sur une analyse fréquentielle du

courant, reportée dans l'équation ( 4.2 ), qui traverse un miroir de courant (fig. IV.9).

I - I' = (C - C') VDD.f ( 4.2 )

I et I' sont les courants mesurés (DC),

C et C' sont les capacités de part et d'autre du miroir,

f est la fréquence des deux tensions V1 et V2.

Cette méthode permet d'obtenir une précision de mesure de 20aF pour une technologie de

0.25µm.

105

A I A I'

V2

V1

V1

C'

C

Métal 1Métal 2

Figure IV.9 : Méthodologie de Berkeley pour la mesure de capacité [CHEN98]

2.6.2) Caractérisation du couplage :

La méthode proposée par J.Y. Fourniols [FOUR96], [FOUR98] a été mise au point dans le

but de mesurer l’amplitude du couplage électromagnétique entre deux pistes de circuits inté-

grés. Le principe de ce capteur est détaillé figure IV.10. Une bascule RS à base de portes

NAND est utilisée : on en contrôle le signal de commande RESET de l’extérieur et l’entrée

SET est connectée à la piste victime. Le but est de déclencher le basculement de la sortie Q

par un pic de tension induit sur le nœud SET. La connexion SET peut être positionnée soit en

début, au milieu ou en fin de ligne, permettant ainsi de caractériser les différentes amplitudes

de couplages.

Victime

Coupable

Reset

SetQ

nQ

Commande

Précharge

Générateurde bruit

Figure IV.10 : Circuit permettant de déterminer l’amplitude du bruit de cou-

plage[FOUR98].

Pour retrouver l’amplitude du bruit de couplage, la procédure est la suivante :

La bascule RS est remise à 0 avec la commande RESET ;

- La victime est préchargée à une tension analogique légèrement supérieure à la tension de

seuil de la bascule

- Un front descendant est généré sur la piste coupable. Par couplage capacitif avec la vic-

time, un pic de tension vers le bas apparaît sur le nœud SET. Lorsque ce pic dépasse la ten-

sion de seuil de la bascule, la sortie Q commute, ce qui génère une faute logique dans le cir-

cuit (figure IV.11).

106

Reset

Set

Q

Reset

Set

Q

Seuil de commutationde la bascule

Couplage

(a) Fonctionnement normal (b) Fonctionnement érronné

Figure IV.11 : Chronogrammes de fonctionnement du circuit [FOUR98].

Bien que cette méthode permette d'extraire l’amplitude du couplage de manière indirecte,

elle ne donne aucune information sur sa durée et plus généralement son allure temporelle.

2.6.3) Caractérisation du délai induit par couplage:

La technique de mesure développée par F. Moll, [MOLL97] permet de mettre en évidence

le retard ou l’accélération d’un front d’horloge dû à un couplage parasite avec une piste voi-

sine en commutation. La méthode proposée consiste à mesurer indirectement le délai (positif

ou négatif) induit par couplage capacitif entre deux pistes métalliques. La structure séquen-

tielle mise au point pour réaliser cette caractérisation est détaillée figure IV.12. Elle se com-

pose d’une bascule D, d’une chaîne de 8 inverseurs ainsi que d’une porte Nand pour activer le

système. Le couplage parasite est provoqué après le quatrième inverseur. En fonctionnement

normal, la période du signal se propageant dans la chaîne d’inverseur est égale à deux fois

celle de l’horloge "Clk" de la bascule D.

Victime

CoupableBruit

Activation

Horloge

Buffer

Couplage

D Q

Clk

Figure IV.12 : Schéma du circuit de détection du couplage induit [MOLL97].

La première expérience consiste à mettre en œuvre le retard induit. On synchronise sur la

piste coupable une transition opposée à celle de la victime. Si le couplage est suffisamment

important, le front véhiculé par la chaîne d’inverseur est retardé et la bascule D ne détecte pas

la transition au moment voulu. Ce dysfonctionnement est représenté figure IV.13.

107

Fonctionnement normal

Clk

D

Q

Dysfonctionnement dû au couplage

Clk

D

Q

Couplage

Figure IV.13 : Chronogramme du circuit en fonctionnement normal puis lors

du couplage retard [MOLL97].

La deuxième expérience consiste cette fois-ci à caractériser l’accélération du signal dû au

couplage. Il est impératif de déterminer dans un premier temps la période d’horloge "Clk" mi-

nimale nécessaire au bon fonctionnement du système. Dans un deuxième temps, il faut se

placer en deçà de cette limite de façon à faire apparaître naturellement une erreur sur la sortie

Q de la bascule D. On génère et synchronise ensuite un front de même sens sur la piste cou-

pable et sur la victime afin d’accélérer le signal victime. Celui-ci rectifie alors l’erreur de syn-

chronisation entre les entrées D et Clk de la bascule. Le système fonctionne à nouveau.

Cette méthode de mesure ne s’applique qu’à la détection de délai, positif ou négatif, induit

par couplage. Elle permet de déterminer indirectement ce délai, mais ne donne aucune indica-

tion sur la forme du signal bruité.

2.6.4) Mesures temporelles "on-chip".

La méthode de mesure que nous venons de décrire permet de déterminer un retard grâce à

l'utilisation d'une bascule. Il ne s'agit pas d'un réel échantillonnage du signal. Récemment,

sont parus des articles décrivant des méthodes d'échantillonnage sur puce. Nous tâcherons

d'expliciter ici deux de ces techniques, l'une développée par K. Soumyanath [SOU99], par

INTEL Corporation, et l'autre [DEL98] développée à l'INSA de Toulouse.

2.6.4a) La méthode d'INTEL Corporation

Ce système de mesure a été implémenté dans un process CMOS 0.25µm avec pour tension

d'alimentation VDD = 1.8V. Il permet d'effectuer des mesures temporelles grâce à un échan-

tillonnage avec une précision de l'ordre de 15ps. Au total, 120 expériences visant à caractéri-

ser les interconnexions ont été implémentées. Elles sont regroupées en huit groupes de quinze

expériences (Fig. IV.13a) où chaque motif est similaire à la figure IV.14b.

108

(a) organisation des groupes d'expériences

AC Ground

DiNi driver

Ni driver

VrefDLoutCmp

DLoutCmp

(b) Configuration typique des expériences.

Figure IV.14 : Implémentation des expérimentations de Intel Corp. [SOU99].

Chaque groupe d'interconnexions est chargé par un "buffer" ajustable et un motif de cali-

brage est situé au milieu de chacun de ces groupes. Les différents motifs sont alors sélection-

nés par des registres à décalage (Scan Selected Matrix), et la mesure est effectuée par échan-

tillonnage en début et fin de ligne grâce à un comparateur (Cmp). Les valeurs ainsi récupérées

(DLout et Drout) sont exportées à l'extérieur du circuit par une charge adaptée 50Ω, puis trai-

tées par informatique (Fig. IV.15). Le principal inconvénient de cette méthode de mesure est

la nécessitée d'un appareillage extérieur permettant d'effectuer un échantillonnage à 20GHz.

109

Figure IV.15 : Banc de test de Intel Corp. [SOU99].

La façon dont l'allure du signal est reconstruite est reportée en figure IV.16, et le schéma

de principe de la mesure en figure IV.17. La première manipulation consiste à effectuer la

mesure du motif de calibrage (Fig.IV.17b) pour construire la courbe du délai de référence en

incrémentant la valeur de la tension de référence Vref. Pour chaque valeur de Vref, on effec-

tue par le comparateur l'échantillonnage temporel de la commutation de l'inverseur de charge.

Vref 1Vref 2

Vref i

t'01+t'1

t'02+t'12

t'0i+t'1i

t01+t11+t41

t02+t12+t42

t0i+t1i+t4i

Délai deréférence

DélaiEn fin de

ligne

Amplitude (V)

Temps

t01+t11

t02+t12

t0i+t1i

Délai enDébut de

ligne

Figure IV.16 : méthode de reconstruction du signal [SOU99]..

La mesure de la propagation se fait alors en soustrayant les valeurs temporelles du motif de

calibrage (t'dl) au motif sous test en début (tdl) et fin de ligne (tdr). Cette méthode permet d'ob-

tenir une précision de l'ordre de 15ps (66Ghz) sur la mesure de propagation. Mais elle permet

aussi d'effectuer la mesure du bruit induit par diaphonie de la même façon, en injectant une

commutation sur les lignes adjacentes grâce au driver Ni de la figure IV.14b.

110

Figure IV.17 : Composants de la mesure de délai et du calibrage [SOU99].

2.6.4b) Notre approche : méthode d'échantillonnage.

C'est cette dernière méthode que nous avons choisi d'utiliser pour la mesure des phénomè-

nes parasites liés aux interconnexions en circuit CMOS, et plusieurs circuits ont été réalisés

dans différentes technologies [DEL98], [DEL99], [CAI99]. L’idée d’un échantillonneur inté-

gré appliqué à la mesure de fluctuation de tension sur les alimentations a été proposée par P.

Larson [LARS93], [LARS94], avec cependant ni description détaillée, ni optimisation de son

implémentation.

La première version du système à échantillonnage a été imaginée à l'INSA dans le but de

mettre au point les fonctions analogiques de l’échantillonneur, puis de bâtir étape par étape

une méthode à application industrielle pour, dans un premier temps, mesurer les fluctuations

de tension sur les lignes d’alimentation des circuits intégrés, et par la suite pour caractériser

l’intégrité du signal. Il s’agit de concevoir un capteur capable de mesurer un signal haute fré-

quence et de faible énergie, puis de l’exporter hors de la puce.

Le principe de fonctionnement du système de mesure est reporté en figure IV.18 où sont

présentés les principaux éléments : la cellule de délai, le système d'échantillonnage et l'ampli-

ficateur suiveur.

111

Figure IV.18 : Principe de fonctionnement du capteur à échantillonnage [DEL98].

Figure IV.19 : "Layout" du capteur de mesure en technologie 0.35 µm.

La figure IV.19 détaille l'implantation du capteur dans une technologie 0.35µm. La façon

dont le signal est échantillonné et reconstitué est reportée figure IV.20. A chaque front mon-

tant du signal "Synchro", le même phénomène (signal à mesurer) est généré. A chaque itéra-

tion, on décale la commande d’échantillonnage d'un temps ∆ti, par le biais de la cellule de

délai contrôlée par deux tensions analogiques. La cellule de délai utilisée est similaire à celle

publiée par O. Henrik [HEN98], et comporte deux transistors PMOS et NMOS contrôlés par

les tensions "Vanalog" et Vplage respectivement.

Plusieurs points de l’onde à mesurer sont ainsi prélevés en bloquant une porte de transmis-

sion. La valeur analogique est conservée quelques temps à l'entrée de l'amplificateur afin

d'être échantillonnée. Pour reconstituer le signal on utilisera, d’une part la loi donnant le re-

tard en fonction des contrôles analogiques et d’autre part le potentiel mesuré pour chaque va-

leur de "Vanalog". On pourra ainsi tracer la tension en fonction du temps en tenant compte du

retard entre chaque valeur de potentiel.

Synchro

Création dusignal parasite

Cellule de délai

Contrôledu délai

Amplificateursuiveur

Donnéeéchantillonnée

-+

Cellule à échan-tillonnage

112

Fluctuationreconstruite

Front C

Synchro

Phénomène

Echantillonnage

∆t1

Temps

Temps

V

V

∆t2 ∆t3 ∆t4

Figure IV.20 : Chronogramme représentant le fonctionnement du système de mesure[DEL98].

Nous ne détaillerons pas ici chacune des parties de ce système de mesure, car il a fait l'ob-

jet de la thèse de S. Delmas Ben-dhia [DEL98]. Nous soulignons dans le tableau IV.1 l'évolu-

tion des performances du système de mesure consécutive à l'augmentation des performances

des technologies, et l'amélioration de la conception des cellules de base du capteur.

0.7 µm 4 GHz 30 ns 2-10 ps0.35 µm 10 GHz 30ns 2-10 ps0.18 µm 20 GHz 200ns 2-10 ps

Bande passante Durée d'observabilité Résolution temporelle min.

Tableau IV.1 : Evolution des performances du capteur avec les technologies

La Figure IV.21 illustre les progrès faits sur la cellule de délai entre deux puces DEEP

(0.35µm) et BLUE (0.18µm). La cellule composée de deux transistors, un NMOS et un

PMOS permet, par le biais d'une tension analogique "Vplage", le contrôle des plages d'obser-

vation pour une meilleure précision des résultats. Par exemple, sur la puce DEEP, une valeur

de "Vplage" de 0.7V permet d'observer un signal d'une durée de 35ns. En fixant "Vplage" à

1V, la durée du signal observé ne dépassera pas 5ns, mais les résultats seront plus précis. Sur

la puce BLUE, on peut remarquer que les lois d'évolution du délai en fonction de "Vplage" et

"Vanalog" sont parfaitement linéaires. Ceci a été obtenu en optimisant le rapport W/L des

transistors PMOS et NMOS de la cellule de délai, mais aussi en réglant la tension de seuil de

l'inverseur suivant la cellule (INV2).

113

Vanalog

Delay cell

Vplage

VC

DélaiInv Out

V1Inv1 Inv2

DEEPVc = 1.5V

BLUEVc = 0.7V

0

5

1 0

1 5

2 0

2 5

0 0 , 5 1 1 , 5 2 2 , 5V a n a l o g ( V )

D é l a i ( n s )

V p l a g e = 1 , 0

V p l a g e = 1 , 2

V p l a g e = 1 , 4

V p l a g e = 1 , 6

V p l a g e = 2 , 0

0

5

10

15

20

25

30

35

40

0 0,5 1 1,5 2 2,5Vanalog (V)

Dél

ai (

ns)

Vplage = 1.2 V

Vplage = 1.0 V

Vplage = 0.8 V

Vplage = 0.7 V

Figure IV.21 : Evolution de la cellule de délai sur les puces DEEP (0.35µm) et BLUE(0.18µm).

L'avantage de cette méthode est qu'elle est facilement transportable d'une technologie à

l'autre, et surtout qu'elle permet de mesurer différents types de signaux analogiques avec une

précision de l'ordre de 10mV, avec une bonne linéarité temporelle. L'échantillonnage sur puce

est donc tout à fait adapté pour la mesure des phénomènes parasites liés aux interconnexions,

pour sa précision d'une part, mais surtout pour la faible capacité de charge qu'il introduit.

Cette capacité parasite est estimée à 10fF en 0.18µm. La bande passante élevée du système

(20GHz en 0.18µm) permet de mesurer des signaux très rapides : propagation, couplage, dé-

lai.

Nous avons conduit une expérience visant à comparer cette méthode avec la méthode

d'extraction de paramètre [S]. Une puce spécifique en 0.18µm (HCMOS8) a été fabriquée en

collaboration avec ST-Microelectronics. Celle-ci contient les mêmes motifs d'interconnexions

connectés au capteur à échantillonnage, et connectés à des plots de mesure hyperfréquence.

Les mesures des paramètres [S] sont effectuées par le NIST (National Institut of Standard and

Technics de Boulder - Colorado - USA) [WILL99] et doivent aboutir à des comparaisons de

ces deux techniques.

2.7) Comparaison, performance et choix de la méthode.

Après avoir fait un bref inventaire des différentes méthodes de mesure permettant l'extrac-

tion des paramètres de ligne et l'observation des parasites de l'intégrité de signal, nous allons

essayer de les classer les unes par rapport aux autres en spécifiant leurs points forts ainsi que

leur domaine d'application. Le tableau IV.2 résume les avantages et inconvénients des princi-

pales méthodes de mesures existantes, ainsi que leurs possibilités d’adaptation à différents

114

phénomènes parasites altérant l’intégrité du signal. Ce tableau nous servira de base dans le

choix de la méthode de mesure.

MéthodeMesure

sous poin-tes

Mesure Hy-perfré-quence

Mesure Ca-pacités

IDSINTELCorp.

INSA

Bande passante /Précision <1 GHz 70 GHz 100aF

1 GHz100mV /

200ps

10GHz20mV / <15ps

25GHz10mV / <10ps

Coût Elevé Très élevé Faible Très élevé élevé Faible

Mise en œuvre Longue Complexe Simple Complexe Complexe Simple

Lieu d’action Externe Externe Interne Locale Interne Interne

Type d’information TemporelleParamètres

Impédance Valeur de C Temporelle Temporelle Temporelle

Fluctua-tions Non Non Non Oui Non Oui

Couplage Oui Oui Oui Non Oui Oui

Propaga-tion Oui Oui Oui Oui Oui Oui

Typed'ana-lyse

Délai in-duit parcouplage

Oui Non Oui Non Non Oui

Tableau IV.2 : Comparaison des performances des différentes méthodes de mesures.

Afin d’être la plus polyvalente possible, la méthode de mesure idéale doit avoir une bande

passante élevée, pouvoir mesurer plusieurs types de signaux, même de très faible énergie, si

possible donner des résultats temporels et fréquentiels, mais surtout, elle doit être capable de

faire face aux avancées technologiques. Un faible coût et une relative simplicité de mise en

œuvre en feraient un outil idéal. Le tableaux IV.3 présente les exigences que l'on pourrait

avoir sur la précision en fonction des évolutions depuis la technologie 0.25µm à la 0.07µm.

Technologie 0.25µm 0.18µm 0.12µm 0.07µm

Alimentation 2.5 V 2.0 V 1.5V 1V

Délai parporte

50ps 30ps 20ps 10ps

Résolutiontemporelle

10ps 6ps 4ps 2ps

Résolution enamplitude

50mV 40mV 30mV 20mV

Tableau IV.3 : Evolution des technologies et précisions de mesure attendues.

115

En 0.7 µm, l’échantillonnage d’une commutation requiert un pas inférieur à 200 ps. En

0.35 µm, la commutation typique ayant une durée de 0.5ns, il faut au minimum un pas

d’échantillonnage de 100 ps. Ce raisonnement nous amène pour la technologie 0.07µm à un

pas d'échantillonnage de 2ps. Les bancs de mesures externes ne permettent pas d'atteindre de

telles fréquences d'échantillonnage, les systèmes totalement intégrés sur silicium sont une

bonne alternative. Tout en restant transposables d'une technologie à l'autre, ils permettent de

profiter des avancées technologiques en donnant une mesure non parasitée des phénomènes.

Ce système doit posséder une bande passante relativement élevée ( 10 GHz en 0.35 µm et 20

GHz en 0.25 µm) ainsi qu’une capacité de charge négligeable.

D'après les données du tableau IV.3, il faut dès à présent être capable de mesurer des si-

gnaux d'une fréquence de 20GHz, et prévoir d'ici peu de temps une évolution vers les

100GHz. Monter à de telles fréquences n'est pas envisageable avec des systèmes de mesure

standards, sauf peut être les systèmes dédiés aux études en hyperfréquence. Les solutions

"On-chip" de systèmes de mesure totalement intégrés sur silicium permet de bénéficier des

performances des transistors, et ainsi d'assurer les performance escomptées. C'est pour cette

raison que nous avons opté pour un échantillonnage "On-chip" du signal pour effectuer la ca-

ractérisation des interconnexions. Dans le paragraphe suivant nous expliciterons comment

nous avons implémenté le capteur dans plusieurs technologies allant de la 0.7µm à la 0.18µm,

et quel est le mode opératoire.

III. Méthode d'échantillonnage "on-chip".

3.1) Calibrage du système

La méthode choisie correspond à celle décrite dans le paragraphe 2.5.3b. Comme tout sys-

tème de mesure, celui-ci doit aussi être calibré pour valider les mesures en temporel et en am-

plitude, et ceci pour toutes les technologies dans lesquelles on l'implémente. Chacune des

trois parties représentées dans le schéma de la figure IV.18 à savoir, la cellule de délai,

l'échantillonnage et l'amplificateur suiveur doit être caractérisée. Pour ce faire il faut placer

sur la puce, des motifs spécifiques.

3.1.1) Calibrage de l'amplificateur suiveur.

La première mesure à effectuer, avant toute chose, consiste à vérifier le bon fonctionne-

ment de l’amplificateur suiveur. Pour cela, il faut prévoir un capteur seul dont la sonde est

tournée vers l'extérieur. On fait alors varier la tension d'entrée connectée à la sonde de 0 à

VDD+1V et, à chaque étape, on mesure la sortie de l’AOP (Fig.IV.22). De façon à avoir une

plage de fonctionnement de l'amplificateur suiveur parfaitement linéaire sur toute la plage

0V/VDD, la tension d'alimentation de celui-ci est volontairement surélevée. La synchronisation

restera toujours à 0 Volt de façon à laisser la porte de transmission passante, afin d’étudier

116

uniquement la transmission à travers l’AOP. Les tensions de contrôle de la cellule de délai

"Vanalog" et "Vplage" n’auront donc plus d’influence.

Alimentation de l’AOP :VDD+1V

Synchro : 0V

VIN = 0V

Mesure

VIN = VIN + ∆VIN

VIN > VDD+1

STOP

OUI

NON

Tension d’entrée

Tension (V)

VDD+1V

VDD+1V

(a) Protocole de mesure (b) Caractéristique de l’amplificateur monté en suiveur.

Figure IV.22 : Caractéristique de l’AOP monté en suiveur.

3.1.2) Calibrage de l'offset du système échantillonneur bloqueur.

La deuxième mesure à effectuer consiste à caractériser l’offset général du capteur afin de

rectifier la légère variation d’amplitude présente sur toutes les mesures. Comme précédem-

ment, on fait varier la tension d'entrée connectée à la sonde de 0 à VDD et on mesure la sortie

de l’AOP. En envoyant le top de "Synchro" à chaque étape, on caractérise l’offset général du

capteur dû à la perturbation du front montant de la commande d’échantillonnage sur l’entrée

V+ de l’AOP par couplage capacitif (CGD et CGS) et à l’offset généré par l’AOP lui-même. La

tension "Vanalog" est fixée à 0V et ne joue aucun rôle dans cette étude. La figure IV.23, ex-

plique le type de loi que l’on attend entre la tension à mesurer et la tension réellement mesu-

rée pour différentes valeurs entre 0 et VDD Volts. L’offset généralement mesuré est nul au voi-

sinage de VDD/2 mais de l’ordre de -250 mV en A et +250 mV en B.

Le mécanisme principal de ces non-linéarités est l'injection de charges dans les commuta-

teurs de l'échantillonneur.

117

Alimentation de l’AOP :VDD + 1V

Top Synchro

VIN = 0V

Mesure

VIN = VIN + 0.1V

VIN > VDD+1V

STOP

OUI

NON

Tension

Tension

VDD +1V

B

A

VDD +1V

(a) Protocole de mesure (b) Caractérisation de l’offset général du système de mesure.

Figure IV.23 : Type de loi de caractérisation de l’offset général du capteur [DEL98].

3.1.3) Calibrage de la cellule de délai.

La troisième mesure à effectuer, consiste à caractériser le délai introduit en fonction des

tensions "Vanalog" et "Vplage" afin de retrouver la loi temporelle précise du capteur. Pour

cela, un circuit spécifique simple permettant de fournir cette loi doit être introduit dans le

layout. Ce circuit, détaillé figure IV.24, est un oscillateur en anneau, constitué d’un nombre

pair d’inverseurs et d’une porte NAND afin d’activer le motif. En agissant sur "Vanalog" et

"Vplage", on ralentit le signal entre A et B comme détaillé en figure IV.25.

A B

Vanalog

On

F/64

Vplage

Out

Figure IV.24 : Principe du circuit de calibrage du délai en fonction de "Vanalog" et"Vplage".

118

Figure IV.25 : Principe de fonctionnement de la cellule de délai et retard introduit en sortiede l'inverseur suiveur [DEL99]

A

B

tdelFtinv tinvtdelR

T T = 2 tinv + tdelR + tdelF

tinv : délai dû à la commutation des inverseurs.

tdel : délai introduit par la cellule mise en place. (tdelR : front montant, tdelF : front descendant.

Figure IV.26 : Chronogramme présentant le fonctionnement du système de calibrage tem-porel [DEL98].

Le chronogramme de la figure IV.26 permet de comprendre comment est calculé le délai

en fonction des tensions analogiques de contrôle à partir des mesures réalisées avec le circuit

de calibrage (Fig.IV.24) . Pour chaque "Vanalog" et "Vplage", la période d’oscillation T varie

à cause du délai tdelF introduit par la cellule de délai. Par contre, le retard dû à la commutation

des inverseurs reste toujours égal à lui-même ainsi que le délai tdelR d’un front montant. On

peut alors calibrer simplement notre cellule de délai : il suffit de retrancher le délai par défaut

(pour "Vanalog"=0V) à tous les autres délais. On élimine ainsi la partie du retard due aux in-

verseurs et à tdelR.

3.2) Mise en place.

La mise en place du système de mesure reste relativement simple. Il nécessite un ordina-

teur PC muni d'une carte d'acquisition numérique/analogique, ainsi qu'une plaquette de test

permettant de faire la liaison entre le PC et le circuit où sont implementés les motifs de me-

sure. Il faut cependant prendre des précautions visant à immuniser les signaux analogiques

("Vanalog", "Vplage" et la sortie du capteur "Vout") au bruit. C'est pourquoi la puce est di-

rectement soudée sur un circuit imprimé hautes performances 4 couches, dont 2 dédiées aux

Vplage

Vanalog

Cellule de délai

1 2 3 Temps (ns)0

Tension (V)

VDD ↓↓ ⇒⇒ ↑↑ le délai de commutation

Vanalog+ VTP

VDD

Retard

119

alimentaions. De la même façon, les fils de connexion analogique entre le PC et la manipula-

tion doivent être blindés. La figure IV.27 donne un aperçu des différents éléments nécessaires.

Figure IV.27 : Ensemble des éléments nécessaires à la mesure

3.3) Mode opératoire.

Le mode opératoire permettant d'accéder aux mesures peut être décomposé en deux parties

principales. La première consiste à piloter la carte d'acquisition pour effectuer l'échantillon-

nage, la deuxième relève du traitement des données pour l'obtention des résultats finaux. La

figure IV.27 donne le protocole de contrôle du capteur et de la récupération des données.

La première étape consiste à alimenter la puce, et notamment l'amplificateur opérationnel.

Puis il faut positionner les signaux de contrôle, qui précisent quel type de mesure va être ef-

fectué. Commence alors la procédure d'acquisition des données, en positionnant "Vplage" à la

valeur voulue (cette valeur dépendant de la plage d'observabilité voulue), et "Vanalog" à 0V.

On récupère sur la sortie de l'amplificateur la tension mesurée, on incrémente "Vanalog" et on

recommence jusqu'à ce que "Vanalog" = VDD-VtP, valeur pour laquelle le système d'échan-

tillonnage coupe. La courbe ainsi obtenue (Fig.IV.28a) représente l'allure du signal à mesurer

en fonction de "Vanalog". Pour obtenir l'allure finale, il faut effectuer la correction d'offset

introduit par le système de mesure (Fig. IV.22) et effectuer le passage en temporel par la

courbe de la figure IV.21. On obtient alors la courbe IV.28b, qui correspond à l'allure exacte

du signal à mesurer.

Circuit imprimé de test Carte d ’acquisition Contrôle logiciel des en-trées / sorties de la carte

Circuit imprimé 4 couchesRégulateurs de tensionsConnecteur bus logique

Câbles blindés

2 sorties analogiques 8 sorties logiques (bus) 4 mesures de tensions Résolution: 1 mV Bruit en sortie : ± 5 mV

120

Step(V)

Tension mesurée(V)

Tension de contrôle - Vanalog(V)

Step(V)

Tension mesurée (V)

Temps (ns)

Non

oui

Positionner les Alimentations AOP (Vss, Vdd Aop)

mesure

( a )

( b )

Positionner les controles

Ajuster Vplage, Vanalog = 0

Vana = Vana + STEP

Vana>VDD –VTp

Correction de l'offset

Conversion des volts en temps

Figure IV.28 : Mode opératoire de la mesure par échantillonnage intégrée sur puce.

Figure IV.29 : exemple de l'interface logicielle utilisée pour la mesure.

121

IV. Conclusion.

Dans ce chapitre, nous avons passé en revue les différentes techniques de mesure des phé-

nomènes parasites qui perturbent l’intégrité du signal dans les circuits intégrés submicroni-

ques. Les résistances, capacités et inductances propres des interconnexions, ainsi que les ca-

pacités de couplage diaphonique, sont à l’origine de ces perturbations. Si la piste bruité est

connectée à un plot de sortie de la puce, cela rajoute une capacité de plot et une inductance de

boîtier qui dominent celles de l’interconnexion elle même. De même un système de mesure à

forte capacité d’entrée inhibe le signal parasite.

Les phénomènes parasites que nous chercherons à observer, couplages diaphoniques,

fluctuations d’alimentation et retards de commutation, sont des signaux très rapides et de fai-

ble énergie qui requièrent un système de mesure à grande bande passante et à très faible capa-

cité parasite. Deux types de méthodes permettent d'effectuer des mesures correctes sans dété-

riorer le signal à observer. Parmi celles-ci on trouve les méthodes dédiées aux mesures hyper-

fréquences et les méthodes de mesure totalement intégrées sur silicium, qui possèdent une

bande passant suffisante pour notre domaine d'application. Nous pouvons estimer que ces

deux techniques sont complémentaires, les unes donnant l'impédance caractéristique des li-

gnes, les autres pouvant donner l'allure des phénomènes parasites. Elles permettent ainsi de

valider entièrement les simulations des interconnexions, depuis les données géométriques jus-

qu'à l'allure temporelle du signal.

Cependant avec les rapides évolutions technologiques, il faut désormais compter sur des

bandes passantes de l'ordre de 20GHz qui correspondent aux limites permises par les bancs de

mesures hyperfréquences. Ceci tend à dire que les techniques de mesures devront évoluer vers

des systèmes totalement intégrés. Notre choix de mesure pour la caractérisation des intercon-

nexions s'est donc porté naturellement vers un système "on-chip" d'échantillonnage sur la

puce présentant les avantages d'être aisément transposable d'une technologie à l'autre et faci-

lement utilisable.

122

Références :

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124

Chapitre V : Mesures et modélisation.

125

I. Introduction.

Sur la base de la mesure par échantillonnage, plusieurs puces ont été dessinées et réalisées

pour caractériser les interconnexions depuis la technologie 0.7µm jusqu'à la technologie

0.18µm. Le but du développement de ces circuits a été de valider par des mesures précises les

modèles utilisés, mais aussi de mettre en place des règles de dessin orientées intégrité de si-

gnal.

En parallèle les circuits ont été l'occasion d'expérimenter des configurations et méthodes

nouvelles dans le cadre de deux projets de recherche coopérative:

- Le GDR "GAPS – Interconnexions".

Le groupement de recherches GAPS axe interconnexions regroupe plusieurs laboratoires

universitaires français dont le LIRMM, l'IEMN, l'IXL, le LEMO, l'IRCOM et l'INSA Tou-

louse. La puce "ALFA", en technologie CMOS 0.7µm (ES207) intègre des motifs discutés

dans le cadre de groupes de recherches. Les résultats obtenus concernent des mesures de délai

de propagation, des comparaisons de diaphonie sur différents niveaux métalliques et la me-

sure du retard induit par couplage.

- Le projet européen "MEDEA - A408".

Le projet "MEDEA - A408", "Micro-Electronics Development for European Applications,

A408: Microelectronic system design with physical constraints" est un projet européen en

collaboration avec MATRA S&I, ST-Microelectronics et INFINEON (ex-SIEMENS HL). Ce

projet est le projet phare de la plupart des études menées sur l'intégrité de signal à l'INSA. Il a

pour but le développement d'outils spécifiques pour les études électromagnétiques, aussi bien

au niveau circuits intégrés qu'au niveau systèmes embarqués. Le logiciel "C_Param" présenté

au chapitre II a été développé dans ce contexte pour l'extraction des paramètres de lignes en

circuits intégrés et a été présenté à la revue MEDEA à Munich [FER99]. D'autres outils ont

été développés par MATRA pour l'étude du rayonnement des circuits. Un exemple est donné

en figure V.1, où l'on simule le rayonnement d'une piste métallique d'un circuit intégré dans

une cellule TEM. Cette simulation prend en compte tous les éléments du boîtier du circuit

dans lequel est placée la puce.

Le deuxième axe du projet est la caractérisation des interconnexions en technologies sub-

microniques. C'est dans ce cadre et pour répondre à l'attente des fondeurs tel que ST-

Microelectronics et INFINEON que trois puces ont été réalisées intégrant le motif d'échan-

tillonnage sur puce ainsi qu'un motif de contrôle de ligne pour une caractérisation complète de

la technologie. Deux d'entre elles utilisent les technologies de ST-Microelectronics: "DEEP"

en technologie CMOS 0.35µm et "BLUE" en technologie CMOS 0.18µm. Les résultats de ces

deux puces sont présentés dans ce chapitre. Une dernière puce, "TIME", a été réalisée avec

INFINEON et fondue en technologie CMOS 0.25µm [STE98]. Les résultats de mesure n'étant

pas encore disponibles, ils ne sont pas présentés dans ce manuscrit.

126

Figure V.1 : Modélisation du rayonnement de la puce BLUE (0.18µm) effectuée avec l'ou-til "MicroCAP2000" de MATRA S & I.

La bonne corrélation entre mesures et simulations repose sur la modélisation fiable aussi

bien des transistors MOS que des interconnexions. Les paramètres R, L et C des lignes nous

sont donnés par un logiciel résolvant les équations de Maxwel que nous avons développé,

"C_Param". Pour les paramètres des transistors, des motifs spécifiques de mesure sous pointes

permettent d'extraire les courbes statiques Id(Vg) et Id (Vd) et de remonter ainsi aux paramè-

tres SPICE de niveau 9 (MM9) [VELG95] ou BSIM3 [HUAN94]. Le motif représenté en fi-

gure V.2 comportant plusieurs tailles de transistor NMOS est dupliqué avec des transistors

PMOS. L'implémentation de six transistors est suffisante pour pouvoir extraire avec précision

tous les paramètres des transistors.

length (µm)

width (µm)(Log)

0.0 2.5 5.0 10

1.0

10.0

100.0

technological limit forthe MOS length

A

7.5

BE

D

C

F

(a) (b)

Figure V.2 : Motif d'extraction des paramètres de transistor.

127

Outre les motifs dédiés au calibrage du système de mesure, chaque puce intègre aussi des

dispositifs de test permettant d'extraire les paramètres principaux des interconnexions, à sa-

voir R et C. L'extraction de la résistance, R, se fait par l'intermédiaire de longues lignes de

sections minimales connectées à des plots de test sous pointes. En faisant varier le rapport

tension, courant U/I aux bornes de la ligne, on obtient la valeur de R qui peut ainsi être corré-

lée aux données du fondeur. Ceci permet d'obtenir des valeurs précises correspondant à la

puce en s'affranchissant des variations du process.

Toujours pour les mêmes raisons un dispositif permet d'extraire de façon simple les valeurs

de la capacité vers le substrat. On effectue pour cela l’évaluation de la différence fréquentielle

entre deux oscillateurs connectés sur des longueurs d'interconnexions différentes comme pré-

senté dans le paragraphe 2.5.1a du chapitre IV.

Les valeurs extraites de R et de C par unité de longueur ainsi que les modèles de transistors

nous servirons de base pour les simulations des phénomènes parasites observés sur des confi-

gurations simples d'interconnexion. Pour les modèles plus complexes nous utiliserons l'atelier

logiciel mise en place dans le chapitre II pour l'extraction des capacités de couplage et de con-

figuration 3D plus réalistes, et l'extraction des inductances équivalentes.

II. Puce "ALFA" 0.7µm CMOS.

2.1) Descriptif:

Conçue dans le cadre du groupe de recherches GAPS, la puce ALFA a été réalisée en tech-

nologie 0.7µm de ATMEL-ES2 avec pour tensions d'alimentation 0-5V [GAPS98]. C'est une

technologie à deux niveaux de métal, dont l'aspect vertical est reporté en figure V.3.

Substrat

1.0 µm

1.0 µm

Métal 1

1.1 µm

1.2 µm

Métal 2

Nitride

εr = 4.0

εr = 4.0

εr = 4.0

εr = 4.0

εr = 4.0

εr = 7.0

1.0 µm

0.7 µm

5.3 µm

3.0 µm

Figure V.3 : Process de la technologie ES2, 0.7µm utilisée pour la puce ALFA.

Avec une taille de 9mm² et 44 plots, cette puce fait office de prototype de l'implémentation

de la méthode d'échantillonnage. Dans ce paragraphe nous présenterons les différents résultats

obtenus en essayant de les comparer avec les simulations. La figure V.4a présente la vue d'en-

semble correspondant à la répartition des motifs. Les motifs notés MOST 1 , 2 et 3 correspon-

dent à des motifs sous pointes permettant de calibrer les modèles de transistors MOS. Les

128

parties notées DELAY 1 et 2 sont dédiées à l'analyse du temps de propagation sur les inter-

connexions. Certains des motifs sont sous pointes, d'autres sont connectés au capteur à échan-

tillonnage. Restent les parties notées "Crosstalk Analysis" et "Power Supply Fluctuation" pour

les analyses de la diaphonie et des fluctuations d'alimentation, toutes deux connectées au

capteur à échantillonnage. Le layout de la puce est reporté en figure V.3b.

(a) (b)

Figure V.4 : Répartition des motifs de "ALFA" et implémentation en technologie 0.7µm.

2.2) Performances du capteur en technologie 0.7µm.

Le capteur à échantillonnage développé pour la puce ALFA a une bande passante de l'ordre

de 4GHz, une résolution temporelle de l'ordre de 20ps et une précision de 20mV. Nous re-

portons par contre en figure V.5 la mesure de l'évolution du délai en fonction des tensions de

contrôle "Vplage" et "Vanalog".

129

0

5

10

15

20

25

30

0 0.5 1 1.5 2 2.5 3 3.5

Tension de contrôle (V): Vanalog

Delay (ns)

Vplage=0.5

Vplage=1.5

Vplage=2.0

Vplage=2.5

Vplage=3.0

Figure V.5 : Lois d'évolution du délai en fonction de "Vanalog" et "Vplage" pour ALFA.

Pour les valeurs de "Vplage" faibles (0.5V à 2.0V), les courbes font apparaître deux zones

distinctes, l'une pour "Vanalog"<1V, où le délai n'évolue quasiment pas, l'autre pour "Vana-

log">1V où le délai observé est linéairement dépendant de "Vanalog". La plage d'observabi-

lité des phénomènes parasites est donc configurable de 0 à 30ns.

2.3) Mesure de commutation

Le système d'échantillonnage a été connecté de manière à obtenir deux points de mesure à

deux endroits différents, en début et en fin de ligne, pour évaluer la forme d'un front se propa-

geant le long de cette interconnexion. Le multiplexeur, commandé par le nouveau signal "sé-

lection" , permet de choisir soit "sonde1", soit "sonde2" en utilisant un seul plot de sortie

comme le montre la figure V.6.

Synchro

Vplage

Vanalog

Sélection

Capteur

Sonde 1Sonde 2

Sortie

Alim AOP

Sortiecapteur

W=1.2µmLongueur totale : 10 mmINV1

Figure V. 6: Système de mesure de la propagation d’un front le long d’une interconnexion.

130

La ligne étudiée fait 10mm de long et a pour largeur 1.2µm. Les valeurs correspondantes

de capacité vers le substrat et de résistance équivalente sont respectivement Cm = 1320fF et R

= 261Ω. L'inverseur INV1 a pour dimensions 365x1.2µm pour le PMOS et 16x1.2µm pour le

NMOS. La figure V.7 présente les résultats mesurés (en gras) et simulés.

0

0.5

1

1.5

2

2.5

3

3.5

4

4.5

5

0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5

RLC début

RLC fin

RC debut

RC fin

mesure en début de ligne

mesure en fin de ligne

0.18ns

Volt (V)

Temps (ns)

Figure V.7 : Mesure de la commutation en technologie 0.7µm sur une ligne de 16mm delong.

Quels que soient les modèles utilisés, CRC, CRLC, ou CRC , CRLC distribués, les résul-

tats de simulation se superposent en début et fin de ligne. Ceci tend à confirmer les résultats

de simulation du chapitre III qui prévoyaient que toutes les modélisations étaient identiques

pour la technologie 0.7µm, et que par conséquent, le modèle C pur était suffisant pour une

bonne approximation du délai à 90% de VDD. En effet, la mesure vient quasiment se superpo-

ser à la simulation dans cette zone. L'avantage du modèle CRC sur le modèle C pur était de

pouvoir prendre en compte la modélisation du délai en début et fin de ligne. Là encore simu-

lation et mesure sont similaires avec une différence de 0.2ns entre début et fin de ligne pour

une commutation totale d'environs 3ns (à 90% de VDD). Cependant, on note un écart impor-

tant entre simulation et mesure à VDD/2 de l'ordre de 0.5ns. Celui-ci pourrait être attribué à

une variation des caractéristiques de la cellule de délai par rapport à celle utilisée pour le cali-

brage.

2.4) Mesure de couplage diaphonique.

Pour la caractérisation du bruit de couplage diaphonique, une longue ligne de métal, appe-

lée "Victime" , est confinée entre deux autres appelées "Coupable" . Connectées entre elles,

ces lignes coupables créent une configuration semblable à celle d'un bus de connexions. Les

131

deux lignes coupables commutent en même temps de part et d'autre de la victime. La figure

victime à la tension "Vref" , à envoyer le même front de synchronisation sur les coupables

ainsi que sur le capteur, et à faire une mesure sur la ligne victime [SIC97].

Synchro

Vplage

Vanalog

Sélection

Capteur

Sonde 1 Sonde 2

Alim AOP

Sortiecapteur

Vref

Vcontrol

Sortiecoupable

Coupable : 6000µm

Victime: 6000 µm

Coupable: 6000 µm

Air

0.8µmSIO2

SI

Coupable CoupableVictime

0.8µm

N1

Figure V.8 : configuration du capteur pour la mesure du couplage diaphonique.

Deux motifs identiques ont été implémentés pour étudier les effets de diaphonie sur le ni-

veau métallique 1 et 2. La figure V.9 donne les dimensions des deux cas étudiés, la figure

V.10 présente une microphotographie du motif de mesure sur métal 1.

lLigne victime

Lignes agresseurs

Substrate

Metal1

1.2µm1.1µm

6000µm

Metal2

1.2µm

3µm1.0µm

1.2µm

1.2µm

Figure V.9 : Détails des lignes couplées pour les configurations métal 1 et métal 2.

lignes Couplées

Amplificateursuiveur

Probe

Buffer

cellule dedélai

Figure V.10 : Microphotographie et détail du motif de mesure de diaphonie.

Dans la figure V.11, les mesures de diaphonie entre les lignes métal 1 et métal 2 sont re-

portées. La commutation parasite est un front montant pour la configuration métal 1, et un

front descendant pour la configuration métal2. La valeur de précharge de la ligne victime va-

rie de 0.8V à 2.8V en métal 1 et de 2V à 4V en métal 2.

Pour le métal 1, l'amplitude maximale du bruit de couplage observé est de 600mV avec

une durée de 6.75ns dans le cas où la tension de précharge est égale à 2.8V. Pour le métal 2,

celle-ci atteint 900mV pour une valeur de précharge de 4V. Le tableau V.1 détaille les résul-

tats trouvés pour différentes configurations. En ce qui concerne le métal 1, son amplitude et sa

durée de diaphonie restent similaires quelle que soit la valeur de précharge de la ligne victime.

Dans le cas du niveau métallique 2, la durée reste constante alors que l'amplitude varie. La va-

riation d'amplitude peut s'expliquer par la non-linéarité de la résistance du transistor de pas-

sage N1 (Fig.V.8). Pour les hautes valeurs de "Vref", sa résistance équivalente est plus élevée

et donc par conséquent les variations sont plus importantes.

CONFIGURATION TENSION DE

PRECHARGE (V)AMPLITUDE DE LA

DIAPHONIE (V)DUREE (ns)

Métal 1 0.8 0.38 4.751.8 0.41 5.752.8 0.6 6.75

Métal 2 2.0 0.75 6.43.0 0.76 6.54.0 0.89 6.5

Tableau V.1 : Amplitude et durée du bruit de diaphonie pour les configurations métal 1 etmétal 2.

133

Crosstalk measurement Metal1

1.5

2

2.5

3

3.5

0 5 10 15 20Time (ns)V

olta

ge (

V)

Vref=2,8V

Vref=1,8V

Crosstalk measurement Metal 2

2.2

2.7

3.2

3.7

4.2

0 5 10 15 20Time (ns)

Vol

tage

(V

)

Vref=4,0V

Vref=3,0V

Figure V.11 : Mesure du bruit de couplage diaphonique en métal 1 et métal 2.

La figure V.12 présente les comparaisons entre simulation et mesure dans le cas du métal

1. Le modèle utilisé est un modèle de type ΠRC distribué deux fois, afin de modéliser fidèle-

ment les deux portions d'interconnexions de 3 mm de part et d'autre de la probe. On note une

bonne corrélation entre simulation et mesure si ce n'est une faible oscillation du phénomène

mesuré. Celle-ci peut être attribuée au modèle du boîtier. En effet, lorsque le transistor N1 est

passant, la ligne victime se retrouve connectée au boîtier par l'intermédiaire d'une résistance

équivalente.

3.4

3 .2

3 .0

2 .80 4 8 1 2 1 6 2 0

T e m p s

Tension (V)

Near end

Far end of l ine

M ilieu de la l igne (probe)

M esure

Probe

3 m m 3 m m

Figure V.12 : Comparaison entre simulation et mesure.

Temps (ns)

Temps (ns)

Tension (V)

Tension (V)

Mesure de diaphonie en métal1

Mesure de diaphonie en métal1

134

2.5) Mesure du délai de commutation induit par couplage diaphonique.

Le système à échantillonnage permet de réaliser la caractérisation du délai lié à la commu-

tation simultanée d'une victime et d'un coupable. Nous implémentons deux cellules de délai,

contrôlées de l’extérieur de la puce, afin de synchroniser deux commutations de sens opposé

sur deux pistes couplées. La figure V.13a explicite comment un front montant sur la ligne

coupable ralentit un front descendant sur la ligne victime ou accélère un front montant sur

cette même interconnexion. La figure V.13b illustre le système de mesure réalisé concernant

le délai induit par couplage. Pour cette expérience nous nous sommes placés dans un cas très

défavorable (fig. V.13) à savoir :

• Pistes couplées très longues : 6 mm

• Distance entre les pistes minimales : 1.2 µm

• "Buffer" lent en début de victime (NMOS : 5.6x0.8 µm, PMOS : 8x0.8 µm).

• "Buffer" rapide en début de coupable (NMOS : 17.2x0.8 µm, PMOS : 40x0.8 µm).

Tension (V)

Cas n°2

Cas n°1

5V

5V

0V

5V

0V

0V

CommutationAccélérée

CommutationRetardée

Front montant surla victime

Front descendantsur la victime

Front montantperturbateur

Temps

(a) : Effet de retard ou d’accélération induit parcouplage

Synchro

Cellule dedélai

Cellule dedélai

Vanalog 2

Vplage 1

Donnéeéchantillonnée

VictimeDélai induit

Coupable

+

-

Vanalog 1

Vplage 2

(b) : Motif permettant la mesure du délai induit parcouplage sur une piste métallique en 0.7 µm

Figure V. 13: Configuration de mesure de l'effet du couplage diaphonique au momentd'une commutation.

Coupable : 6000µm

Victime: 6000 µm

Coupable: 6000 µm

Air

1.2µmSIO2

SI

Coupable CoupableVictime

1.2µm3µm

6µm

Figure V.14 : Géométrie des pistes coupables et victime en technologie 0.7 µm.

135

Nous avons provoqué le couplage diaphonique à des moments différents de la commuta-

tion sur la ligne victime avec un contrôle précis du décalage temporel, grâce à "Vplage2" et

"Vanalog2" (Fig. V.13b). Dans les résultats expérimentaux reportés figure V.15, on remarque

un accroissement très significatif du délai de commutation (courbes 2,3,4 et 5) par rapport au

délai normal de commutation de la victime (courbe 1). Le résultat de mesure ne comporte pas

de filtrage. Le bruit de mesure non négligeable peut être réduit en effectuant une moyenne.

L'expérimentation permet de caractériser l'effet de retard, sa dépendance en fonction du dé-

calage temporel, et donc de définir les longueurs critiques de couplages en fonction de la tolé-

rance de variation du délai. On constate un décalage temporel d’environ 2 ns entre le moment

où l’inverseur qui suit devrait commuter et le moment où il commute vraiment.

1

2

3

4

5Retard : 2ns

Figure V.15 : Résultat de mesure du délai sur un front de commutation sur la victime en0.7 µm.

Basées sur un modèle CRC non distribué, plusieurs simulation ont été menées. La résis-

tance intrinsèque de chaque ligne vaut 150Ω, la capacité de couplage 378fF et la capacité vers

le substrat des deux lignes "agresseur" vaut 350fF et la capacité substrat de la ligne victime

vaut 216fF. Les résultats de simulation sont reportés figure V.16 où la mesure est comparée

au modèle C pur, au modèle CRC au modèle RC-sub qui correspond à un modèle CRC pour

lequel nous avons pris en compte la résistance de substrat Rsub de l'ordre de 200Ω. .

136

-1

0

1

2

3

4

5

6

0 1 2 3 4 5 6 7 8 9 10

Time (ns)

Vo

ltag

e (V

)

sans couplage

Agresseur

Modéle RC-Rsub

Modèle RC

Modèle C

Measure

Figure V.16 : Comparaison mesure, simulation du délai induit par couplage [DELM99].

Nous pouvons constater que les modèles C et CRC donnent des résultats très similaires,

comme pour l'étude de la propagation et du couplage. D'un point de vue estimation du délai,

les résultats de simulation sont relativement bons. Cependant l'amplitude de la diaphonie est

sous-estimée. La prise en compte de la résistance équivalente du substrat (modèle RC_Rsub)

permet de retrouver une amplitude proche de la mesure même si l'allure du signal n'est plus

tout à fait correcte.

Les résultats concernant le délai induit par couplage font l’objet d’un article dans la revue

IEEE Transaction on Electromagnetic Compatibility [DELM99].

2.6) Mesure de fluctuation d'alimentation.

Deux lignes d’alimentation de tailles différentes ont été implantées en métal 1 afin

d’analyser les perturbations en fonction de la longueur ligne. La figure V.17 schématise

l’ensemble du capteur de mesure configuré pour la caractérisation des fluctuations de tension

sur une alimentation.

SortieCA B

Vanalog

250x0.8 µm

11x0.8 µm

Synchro

Alim. Perturb.

Inverseurs 1, 2, 3

Inverseurs 4, 5, 6

Inverseur 7 Inverseur 8

Cap1

Cap2

D

Largeur = W

Longueur = L

Figure V.17 : Schéma complet du capteur à échantillonnage appliqué à la mesure de fluc-tuation de tension d’alimentation.

137

Le front descendant au point D, provenant du signal d’entrée "Synchro", fait basculer le

gros inverseur de charge ce qui entraîne un appel de courant important vers le plot "Alim.

Perturb.", et donc une perturbation de la tension d’alimentation par effet inductif lié au boîtier.

Les inverseurs 7 et 8 servent à redresser le signal de commande afin de le rendre le plus

abrupt possible pour exacerber le phénomène. L'échantillonnage se fait sur la ligne d'alimen-

tation "Alim Perturb". Deux longueurs (L) de ligne ont été implementées, "Ligne courte", L =

1000 µm, W = 2.8 µm, et "Ligne longue", L = 6000 µm et W = 3.2 µm. Les résultats de m e-

sure sont donnés figure V.18; ils font l’objet de l’article [DEL97].

0 5 10

4

4.5

5

Temps (ns)

Tension

15 20

L. longue

L. courte

VDD stable

Limited’observabilité

Figure V.18 : Mesure de la fluctuation de tension sur deux lignes, obtenue avec le systèmeà échantillonnage.

La mesure notée "VDD Stable" échantillonne la tension sur le plot d’alimentation. Elle

semble indiquer que l’alimentation externe est stable au moins pendant les 10 premières nano-

secondes. En effet, la fenêtre d’observabilité étant limitée à une dizaine de nanosecondes, il

est impossible de savoir si une fluctuation est présente sur le plot d’entrée un peu plus tard.

Cette mesure est supérieure à la tension d’alimentation appliquée, cela est dû à l’offset intro-

duit par le système de mesure. D’après les mesures notées "Ligne courte" et "Ligne longue" la

perte de tension observée à t = 5ns semble provenir d’un effet résistif, bien que la limite

d’observabilité empêche de caractériser une éventuelle fluctuation inductive. Les résultats

obtenus montrent que, lorsque la ligne d’alimentation est longue et que de forts courants sont

consommés, la fluctuation de tension peut être importante. Nous avons mesuré un pic de ten-

sion correspondant à 20% de la tension d’alimentation pour l’interconnexion de 6 mm de

long.

Ces mesures ont été validées par la méthode IDS. Celle-ci nous donne un pic de tension de

800 mV d’une durée de 4 ns (FigV.19 ). Ces résultats se rapprochent de ceux donnés par le

capteur à échantillonnage développé ci-dessus. On note une oscillation basse fréquence après

le pic de perte de tension qui laisse présager une fluctuation de tension du boîtier de l’ordre

138

d’une centaine de MHz. Bien que le signal de la figure V.19 soit filtré, on remarque la pré-

sence de bruit de mesure important limitant les possibilités d’interprétation. L’IDS a un in-

convénient supplémentaire : on doit trouver un compromis entre la précision en amplitude et

la précision temporelle. Ces différentes mesures ont été comparées avec la simulation, la fi-

gure V.20 présente le résultat correspondant à la ligne longue. Pour obtenir un résultat proche

de la mesure, il faut tenir compte des paramètres du boîtier, du bounding, du plot de contact et

de l'interconnexion proprement dite.

1 0 2 01 55

4

5

V o l t

T e m p s ( n s )

Figure V.19 : Mesure IDS de la perturbation sur la ligne longue ( 6 mm )

0 5 10 15 20 25 30Temps (ns)

Alimentation (Volt)

MesuréSimulé4,2

4,6

5

5,2

(a)

Boîtier, PCB, fils

Piste circuit intégré

L=200nH

C=0.5pF

R=300Ω L=2nH

C=1pF C=0.5pF C=0.5pF

Plot

(b)

Figure V.20 : Mesure et simulation de la fluctuation d'alimentation sur ligne longue.

Les résultats obtenus figure V.20a montrent une chute de tension d’environ 600mV d’une

durée de 3 ns, suivie d’une oscillation amortie à 150 MHz. La mesure effectuée a été simulée

en utilisant le modèle présenté en figure V.20b, prenant en compte la modélisation du boîtier,

le plot du circuit intégré et les caractéristiques de la piste d'alimentation. La simulation fait

apparaître une amplitude légèrement plus grande que la mesure, mais cette erreur peut être at-

tribuée aux imprécisions relatives aux paramètres du boîtier. Cette technique permet donc de

visualiser, avec une bonne précision, la fluctuation de l'alimentation interne de la puce, que

139

d'autres méthodes telles que la norme VDE ne permettent d'obtenir que partiellement, en fré-

quentiel, et une fois la fluctuation transmise au travers du boîtier.

III. Puce "DEEP" 0.35µm CMOS.

3.1) Descriptif.

La puce "DEEP" a été réalisée dans le cadre du projet MEDEA en collaboration avec ST-

Micro-electronics en technologie 0.35µm HCMOS6. Il s'agit d'un process de fabrication à

cinq niveaux métalliques dont la vue en coupe est reportée en figure V.21. La puce DEEP in-

tègre des motifs de calibrage technologique, des motifs d'analyse de commutation et de cou-

plage diaphonique dans les interconnexions.

Substrat

0.6 µm

0.9 µm

Métal 1 Layer

0.72 µm

0.9 µm

Métal 2 Layer

0.72 µm

0.9 µm

Métal 3 Layer

0.72 µm

0.9 µm

Métal 4 Layer

1.02 µm

0.5 µm

Métal 5 Layer

Nitride

εr = 4.0

εr = 4.0

εr = 4.0

εr = 4.0

εr = 4.0

εr = 4.0

εr = 4.0

εr = 4.0

εr = 4.0

εr = 4.0

εr = 4.0

εr = 7.0

1.20 µm

0.6 µm

8.895 µm

7.00 µm

5.365 µm

3.75 µm

2.095 µm

Figure V.21 : Process HCMOS6utilisé pour la puce DEEP.

La puce DEEP intègre des motifs pour la mesure du délai de propagation et du couplage

diaphonique. Les études de commutation décrites ci-dessous sont basées sur les niveaux mé-

talliques 3 et 5.

140

Nom du Motif Description Longueur LargeurCom3 ligne de métal 3 sur un plan de masse en métal 1 16 mm 0.8µm

Com3_24 ligne de métal 3 prise dans un grillage de métal 2 etmétal 4

16 mm 0.8µm

Com5_4 ligne de métal 5 sur un grillage de métal 4. 16 mm 0.8µm

En ce qui concerne l'étude de la diaphonie, nous nous sommes concentrés sur le niveau

métallique 3 qui correspond avec le niveau métallique 4 aux plus grandes longueurs de rou-

tage entre cellules. La mesure du bruit de diaphonie est effectuée sur une piste couplée par

deux agresseurs avec différents espacements décrits ci-dessous. Cette étude doit permettre de

quantifier le bruit de couplage en fonction de l'espacement entre pistes.

Nom du Motif Description Longueur (mm) Largeur (µm)Crst33_4 espacement entre lignes de 0.8µm 6.2 mm 0.8 µmCrst33_6 espacement entre lignes de 1.2µm 6.2 mm 0.8 µmCrst33_8 espacement entre lignes de 1.6µm 6.2 mm 0.8 µm

Crst33_10 espacement entre lignes de 2.0µm 6.2 mm 0.8 µm

Le layout et le schéma bloc de la puce complète est reporté en figure V.22. Le circuit com-

porte 44 plots d'entrée/sortie.

Figure V.22 : Microphotographie de la puce DEEP 0.35µm (HCMOS6)

3.2)Performances du capteur en technologie 0.35µm.

Le capteur à échantillonnage développé pour la puce DEEP a une bande passante estimée

par simulation à 15GHz, une résolution temporelle de l'ordre de 10ps et une précision de

141

10mV. Nous reportons par contre en figure V.23 l'évolution du délai en fonction des tensions

de contrôle "Vplage" et "Vanalog".

0

5

10

15

20

25

30

35

40

0 0,5 1 1,5 2 2,5Vanalog (V)

Délai (ns)

Vplage = 1.2 V

Vplage = 1.0 V

Vplage = 0.8 V

Vplage = 0.7 V

Figure V.23 : Lois d'évolution du délai en fonction de "Vanalog" et "Vplage" pour DEEP.

L' allure des lois de délai est similaire à celle obtenue pour la puce ALFA, avec toujours

une inflexion des courbes autour de la valeur "Vanalog" égale à 1V. On note également la

plage d'observabilité du système, de 0 à 35ns.

3.3) Mesure de résistance statique:

La mesure de la résistance statique est donnée pour des interconnexions en métal 3 et 5, de

longueur 18mm et de largeur 0.8µm. La ligne est connectée à des plots de test à ses deux ex-

trémités. La mesure de I/V effectuée avec les pointes de test est donnée Figure V.24. Les mo-

tifs ont pour nom "Rstatic_m5" (à gauche) and" Rstatic_m3" (à droite). La résistance de métal

5 est estimée à 750Ω , celle de métal 3 à 1140Ω.

142

15000 µm

12aller-retours

Figure V.24 : Motifs et mesures des résistances statiques en métal3 et métal5

3.4) Mesure sur des oscillateurs en anneau.

Deux oscillateurs ont été implémentés dans cette puce, selon le principe de la figure V.25.

En (a), les interconnexions entre inverseurs sont les plus courtes possibles (20µm). En (b), les

interconnexions ont 1200µm de long. Ces deux motifs sont dupliqués en métal 3 et métal 5.

Les résultats des fréquences mesurées après le diviseur par 64 sont reportées dans le tableau

V.2. On peut alors remonter à la fréquence d'oscillation propre de l'oscillateur et en déduire le

temps de propagation le long de l'interconnexion.



Ligne 20µm

Ligne 1200µm

DIV64

DIV64

(a)

(b)

Figure V.25 : Motifs d'oscillation avec ligne courte et ligne longue.

143

CELLULE NIVEAU FREQUENCEMESUREE

FREQUENCE

INTERNE DE

L'OSCILLATEUR

DELAI DES

PORTES

DELAI DE LA

LIGNE

Deepdt1_m3 metal3 7.7MHz 492 MHz 0.28 ns

Deepdt2_m3 metal3 1.1MHz 71 MHz 0.28 ns 1.88 ns

Deepdt1_m5 metal5 7.7 MHz 492 Mhz 0.28 ns

Deepdt2_m5 metal5 0.85 MHz 54 MHz 0.28 ns 2.73 ns

Tableau V.2 : Mesure des oscillateurs et temps de propagation sur les interconnexions enmétal 3 et métal 5.

3.5) Mesure de commutation.

Nous proposons d'effectuer la mesure de la propagation en échantillonnant une intercon-

nexion de 16mm, en début et en fin de ligne. Le schéma de principe de la mesure est le même

que pour la puce ALFA (Fig. V.6). L'implémentation du motif est reportée en figure V.26.

Figure V.26 : Implémentation du système de mesure de la commutation sur DEEP.

Les tailles des transistors venant faire commuter la ligne sont 24x0.4µm pour le NMOS et

40x0.4µm pour le PMOS. Les lignes ont été réalisées en métal 3 and 5 avec une longueur de

16000µm pour augmenter l'effet capacitif et résistif, et ainsi augmenter le délai de propaga-

144

tion. Le transistor connecté à la sortie de la ligne a une taille de 1.2x0.4 pour le NMOS et

3x0.4 pour le PMOS. Pour chaque motif, la grille ou le plan de masse est connecté au 0V.

Sur la figure V.27, nous avons reporté la mesure et la simulation de la commutation d'une

ligne seule au dessus d'un plan de masse métal 1. La résistance estimée est de 1100Ω et la ca-

pacité de 1200fF. Nous avons comparé les modèles CRC et CRLC non distribués. La mesure

apparaît en gras, et les simulations en trait fin. On constate qu'il y a très peu de différence en-

tre le modèle CRC et CRLC, si ce n'est une légère différence de pente. En effet l'introduction

d'une inductance dans le modèle de ligne a pour effet de redresser cette pente, mais le délai

total de propagation reste similaire. Si on introduit un modèle distribué plus complexe, celui-

ci n'apportera pas de précision supplémentaire.

Les simulations et mesures se superposent parfaitement sur les courbes de fin de ligne en-

tre 10 et 90 % de VDD, si ce n'est le changement d'inflexion juste avant VDD. Si on observe le

signal en entrée de ligne, la simulation et la mesure ne présentent pas les même pentes, ce qui

pourrait être attribué à un défaut de modélisation des transistors en régime dynamique.

0

0.5

1

1.5

2

2.5

3

3.5

0 1 2 3 4 5 6

Mesure en début de ligne

Mesure en fin de ligne

CRC début

CRC fin

RLC début

RLC fin

Tension (V)

Temps (ns)

Ligne de16mm

CgCfCf

Metal 3

Metal 1

Figure V.27 : Mesure de commutation en métal 3 sur un plan de masse métal 1 (0.35µm).

Nous reportons en figure V.28 c et d les mesures de propagation pour le métal 3 pris dans

un grillage, et le métal 5 au dessus d'une zone grillagée (a et b).

On note que lorsque la piste en métal 3 est confinée dans un grillage de métal 2 et 4, le dé-

lai de propagation est nettement plus important qu'au dessus d'un plan de masse en métal 1.

Au lieu de monter à VDD en 2 ns, on monte en 4ns. La multiplication par deux du temps de

propagation s'explique par les multiples possibilités de couplage. Ceci est dont en corrélation

avec la plupart des articles qui tendent à préconiser une analyse à trois dimensions des inter-

connexions. Le grillage que nous avons choisi est relativement lâche (10µm entre pistes),

mais il correspond à la moyenne de croisement des pistes pour cette technologie. Il faut ce-

pendant considérer que le pas de routage des circuits peut être plus important.

145

Substrate

Metal 2

Metal 4

Metal 3

Substrate

Metal 2

Metal 4

Metal 3

Spacing = 10 µm

Cgs

Cc

Cf

Substrate

Metal 4

Spacing = 10 µm

Metal 5

Cgs

Cc

Cf

Cf

(a) (b)

0

0,5

1

1,5

2

2,5

3

3,5

0 0,5 1 1,5 2 2,5 3 3,5 4

Tension (V)

Début de ligne

Fin de ligne

Temps (ns)0

0.5

1

1.5

2

2.5

3

3.5

0 0.5 1 1.5 2 2.5 3 3.5 4

Tension (V)

Début de ligne

Fin de ligne

Temps (ns)

(c) (d)

Figure V.28 : mesure de la propagation du métal 3 et 5 avec grillage (0.35µm)

On s'aperçoit que l'analyse du délai de propagation est devenue très complexe avec les

évolutions technologiques. Il est impératif, pour obtenir une bonne estimation du délai, de

prendre en compte chaque interconnexion séparément et d'effectuer un traitement 3D de l'ex-

traction des paramètres parasites.

3.6) Mesure de couplage diaphonique

Quatre motifs permettent d'étudier le couplage diaphonique sur la puce DEEP. Un seul ni-

veau métallique est utilisé, et on s'intéresse aux lois d'évolution du bruit de couplage en fonc-

tion de l'espacement entre pistes. Le motif générique utilisé est le même que pour la puce

ALFA. La longueur de la ligne victime est de L = 6200µm pour une largeur W = 0.8µm. La

résistance intrinsèque est de l'ordre de 345Ω,. L'inverseur contrôlant les deux lignes perturba-

trices a une taille de 24*0.4µm pour le NMOS et 40*0.4µm pour le PMOS. Le tableau V.3

donne les valeurs de capacités obtenues pour les quatre types d'espacement (S).

146

CC (fF) Cvictime (fF) Cagresseur (fF)

S = 0.8µm 415 146 237

S = 1.2µm 313 164 268

S = 1.6µm 255 182 279

S = 2.0µm 216 198 290

Tableau V.3 : valeur de capacité pour trois ligne couplées en 0.35µm.

Les quatre mesures de bruit diaphonique sont reportées dans la figure V.29. On observe

dans cette configuration une perturbation de l'ordre de 1.5V pour l'espacement minimal, qui

correspond au pas de routage utilisé en HCMOS6 pour une tension d'alimentation de 3.5V.

Contrairement à la technologie 0.7µm, où le bruit ne dépassait pas 0.5V sur 5V d'alimentation

(10%), le pic de tension observé ici (43%) est largement suffisant pour faire commuter une

porte logique et entraîner des fautes logiques. Ces résultats sont conforment aux simulations

effectuées dans le premier chapitre, basées sur les données de la S.I.A [SIA97].

Figure V.29 : Mesure de la diaphonie en technologie 0.35µm.

De cette même figure, il est alors possible de déduire des lois d'évolution du couplage en

fonction de l'espacement entre pistes. L'amplitude de diaphonie et le délai du bruit de diapho-

nie pris à Vmax/2 sont reportés en figure V.30. Les courbes observées sont proportionnelles

aux lois d'évolution des capacités de couplages en fonction de l'espacement dont on peut ex-

traire une loi polynomiale simple telle que :

∆V = 0.3594 S² - 1.4337 S + 2.2135

Une telle loi est facilement utilisable pour une estimation précise de l'amplitude du cou-

plage.

Spacing = 0.8µm

Spacing = 1.2µm

Spacing = 1.6µm

Spacing = 2.0µm

CC CC

CvictimeCagresseur

0.8µm0.8µm 0.8µm

S S

Temps (ns)

Tension (V)

147

y = 0.3594x2 - 1.4337x + 2.21350.6

0.7

0.8

0.9

1

1.1

1.2

1.3

1.4

0.4 0.8 1.2 1.6 2 2.4

Espacement : S (µm)

Tension (V)

y = 0.4531x2 - 1.6963x + 2.28850.6

0.7

0.8

0.9

1

1.1

1.2

1.3

0.4 0.8 1.2 1.6 2 2.4

Espacement : S (µm)

Temps (ns)

Figure V.30 : Lois d'évolution mesurées de la diaphonie en 0.35µm

De façon à valider les résultats proposés, nous effectuons la simulation du cas de couplage

le plus important (S = 0.8µm). Nous utilisons un modèle CRC distribué sur deux cellules. La

figure V.31 reporte les résultats obtenus. On observe une assez bonne corrélation en ampli-

tude entre les deux courbes. Cependant, la durée mesurée est bien plus importante que celle

simulée. Ceci peut être attribué au transistor de précharge de la ligne victime qui est rendu

passant pour cette manipulation. Toutes les composantes du boîtier et des appareils de mesu-

res sont donc connectés à la ligne victime par une résistance équivalente au transistor NMOS

de passage. Ces paramètres parasites ne sont pas intégrés dans la simulation.

0

0.2

0.4

0.6

0.8

1

1.2

1.4

1.6

0 1 2 3 4

Tension (V)

Simulation

0

0.2

0.4

0.6

0.8

1

1.2

1.4

1.6

0 1 2 3 4

Mesure

Temps (ns)

Figure V.31 : Mesure et simulation de la diaphonie (0.35µm).

3.7) Glossaire de la puce DEEP

La puce DEEP a été conçue dans le but de caractériser les effets parasites liés aux inter-

connexions tels que les délais de propagation et le couplage diaphonique. Grâce aux mesures

réalisées par le capteur à échantillonnage, il apparaît alors qu'une modélisation simple CRC en

Π non distribuée donne des résultats tout à fait satisfaisants pour l'estimation du délai de pro-

∆∆t

Vmax

(a) (b) (c)

148

pagation, la principale difficulté étant de pouvoir calculer les capacités parasites. En ce qui

concerne l'estimation du bruit de couplage diaphonique, un modèle CRC distribué deux fois

permet de rendre compte du phénomène au point de mesure. Par l'implémentation de plusieurs

motifs de couplage, nous avons pu extraire une loi simple d'évolution de la diaphonie en

fonction de l'espacement entre pistes tout en montrant l'importance du phénomène.

Les bons résultats de mesure obtenus ont permis, dans le cadre du projet MEDEA, de

transférer cette technique chez INFINEON qui a utilisé la méthode d'échantillonnage pour ca-

librer leur technologie. Une puce de test a été conçue en technologie 0.25µm, trois niveaux de

métaux.

Cependant, un certain nombre d'améliorations sont à apporter aux techniques de mesures

utilisées pour parfaire les études des phénomènes parasites. Le premier point serait de rendre

la loi de délai du capteur à échantillonnage linéaire (deux zones sur DEEP) tout en augmen-

tant la bande passante et la plage d'observabilité.

En deuxième lieu, l'utilisation de ce système est complexe lorsque l'on souhaite obtenir un

grand nombre de lois dédiées à l'intégrité du signal. En effet la loi de bruit de diaphonie que

nous avons obtenue n'est valable que pour une longueur donnée d'interconnexion (6 mm) et

une taille de buffer fixe. Il faut un motif de test par point de mesure, ce qui tendrait à exploser

le nombre de motifs pour la calibration complète d'une technologie.

IV. Puce "BLUE" 0.18 µm CMOS.

4.1) Descriptif.

Toujours dans le cadre du projet MEDEA et suite aux résultats de la puce "DEEP", la puce

BLUE a pour but de caractériser les phénomènes parasites liés aux interconnexions en tech-

nologie 0.25µm et 0.18µm. Le capteur de mesure a donc été optimisé, et un motif générique

permettant de mesurer sur les mêmes lignes la propagation du signal, le couplage diaphonique

et le délai induit par couplage a été conçu. Grâce aux résultats de mesures nous espérons pou-

voir construire des lois d'évolution du délai et du couplage en fonction de la longueur des

pistes, de l'espacement entre pistes et de la taille des buffers.

La puce "BLUE" a été lancée en fabrication en aout 1998 en technologie 0.18µm de ST-

Microelectronics. Le process utilisé est un procédé prototype (HCMOS8L3) de la technologie

mise en production en 1999. Les pistes métalliques sont en aluminium, mais le diélectriqueutilisé pour les niveaux métalliques est à faible permittivité, 3.3=rε . Ce process compre-

nant six niveaux de métal est détaillé dans la figure V.33. Développée en collaboration avec

les centres de Crolles et de Rousset, la puce BLUE intègre un grand nombre de motifs per-

mettant une caractérisation complète des interconnexions. La liste complète des motifs est

donnée en annexe II. Le layout de la puce complète est reporté en figure V.32.

149

Figure V.32 : Layout de la puce BLUE, 0.18µm.

Substrate

0.62 µm

0.875 µm

Metal 1 Layer

0.61 µm

1.025 µm

Metal 2 Layer

0.61 µm

1.025 µm

Metal 3 Layer

0.61 µm

1.025 µm

Metal 4 Layer

0.92 µm

0.975 µm

Metal 5 Layer

0.92 µm

0.50 µm

Metal 6 Layer

Nitride

εr = 4.0

εr = 4.0

εr = 4.0

εr = 3.3

εr = 4.0

εr = 3.3

εr = 4.0

εr = 3.3

εr = 4.0

εr = 4.0

εr = 4.0

εr = 4.0

εr = 4.0

εr = 7.0

0.60 µm

0.54 µm

10.315 µm

8.895 µm

7.00 µm

5.365 µm

3.75 µm

2.095 µm

Figure V.33 : Process technologique de la puce BLUE 0.18µm.

150

4.2) Performance du capteur.

Le capteur à échantillonnage a été amélioré afin de rendre la cellule de délai linéaire sur

toute la plage de fonctionnement. De multiples précautions ont été prises au niveau implanta-

tion pour garder la meilleure précision de mesure possible. L'amplificateur suiveur a aussi été

amélioré, et la taille globale du système de mesure réduite. La figure V.34 reporte les lois de

variation de "Vplage" et "Vanalog" mesurées sur BLUE. Comme escompté, celles-ci sont par-

faitement linéaires sur toute la plage de fonctionnement.

Le délai peut alors s'écrire sous la forme d'une équation linéaire de la forme :

Delay = K1. Vanalog. [1/(Vplage -VTN )²] + K2 ( 5.1 )

Où K1 est le facteur technologique = 2.1V/ns.

K2 est le délai intrinsèque du capteur = 2ns.

Cette formulation est dérivée de l'équation du transistor PMOS en saturation et du courant

du transistor NMOS. Ce dernier est dessiné avec une grille large de façon à se rapprocher des

formulations du modèle de MOS niveau 1 [DEL-TH].

0

5

10

15

20

25

0 0,5 1 1,5 2 2,5

Vanalog (V)

Delay (ns)

Vplage=1,0Vplage=1,2Vplage=1,4Vplage=1,6Vplage=2,0

Figure V.34 : Lois de délai du capteur à échantillonnage sur BLUE.

4.3) Motif d'intégrité du signal.

La taille des portes venant faire commuter les interconnexions est un facteur important

dans la prise en compte du délai ou du couplage [PARK97], [DESC97]. De nombreuses étu-

des sont menées pour optimiser le dimensionnement des interconnexions et des transistors,

afin d'augmenter les performances des circuits [CON96]. Pour répondre aux spécifications

données par les fondeurs, un grand nombre de mesures, dans des configurations

d’interconnexions très différentes, doivent être réalisées. Dupliquer le capteur à échantillon-

nage plusieurs dizaines de fois en le réadaptant à chaque configuration représenterait un long

travail de "design" et exigerait l’utilisation d’un nombre très important de plots d’entrée/sortie

151

de la puce. C’est pour pallier à ce problème que nous avons imaginé un système unique, mul-

ti-sondes et adaptable à tout type de mesures concernant l’intégrité de signal.

Notre but est de pouvoir contrôler depuis l'extérieur cinq lignes parallèles, similaires à une

configuration de "bus logique", et d'effectuer sur ce motif toutes les mesures des phénomènes

parasites liés à ces interconnexions, à savoir la propagation, la diaphonie et le délai induit par

diaphonie.

Nous utilisons deux systèmes à échantillonnage, décrits figure V.35, comportant chacun

deux sondes, ce qui revient à disposer de quatre points de mesure sur le même motif. Nous

avons implémenté 5 pistes, 4 coupables et une victime, disposées comme l’indique la figure

V.35. Toutes les pistes sont contrôlées séparément de façon à recréer toutes les configurations

possibles: de une à cinq lignes actives, fronts montants ou descendants, décalage temporel

entre victime et coupable.

Ligne Victime

Ligne agresseur 2

Ligne agresseur 1

Ligne agresseur 3

Ligne agresseur 4

Sonde 1

Sonde 3

Sonde 2

Sonde 4

Capteur1 et 2

VplageVanalogSynchroSelectionEnableVdd_AOPVss_AOP

Synchrodu capteur

Vrise

Enable

Enable Agr1

Front agresseur

Front Victime

Enable Vi ctime

Systéme decontrôledes

lignes

Mesure 1 ou 2

Mesure 3 ou 4

Vplage 2

Vanalog 2

Enable Agr2

Enable Agr3

Enable Agr4

Figure V.35 : Principe du motif de caractérisation de l’intégrité du signal.

La configuration à 5 lignes permet de multiplier les expériences : il est par exemple possi-

ble de mesurer l’effet de l’agresseur 1 sur la victime en rajoutant un écran entre les deux

(agresseur 2).

Dans le cas du délai induit par couplage, il faut générer un front sur la victime et le syn-

chroniser avec ceux des agresseurs. Il est donc nécessaire de contrôler parfaitement les fronts

injectés sur les diverses pistes. Nous utilisons la même cellule de délai que pour

152

l’échantillonneur afin de simplifier la mise en œuvre de tout le système. La cellule de délai de

la victime est en réalité figée au délai minimum et ce délai ne peut être changé. Elle sert donc

non pas de système de décalage temporel, mais elle permet d'introduire exactement le même

délai minimum que sur les pistes coupables afin de bien synchroniser les signaux.

En ce qui concerne l’étude de la propagation du signal, une seule piste doit être activée.

Les autres pistes sont portées à un potentiel fixe pour ne pas créer de perturbations par cou-

plage diaphonique.

Le système de contrôle de la victime et des agresseurs doit donc pouvoir gérer chaque piste

indépendamment. La figure V.36 donne le schéma complet du système de contrôle sans le

capteur de mesure et ses 4 sondes. Les tensions d’entrée soulignées sont des tensions analogi-

ques.

Raideur de fronts

Cellulede délai

Cellulede délai

Sens des fronts agresseurs

Activation de l’agresseur 1

Vanalog : délai agresseurs

Vplage : délai agresseurs

Synchro : capteur + pistes


Sens du front victime

Activation de la victime



Agresseur 1

Agresseur 2

Victime

Agresseur 3

Agresseur 4

C

B

AD

Figure V.36 : Schéma complet du système de contrôle des pistes métalliques.

Chaque piste métallique est contrôlée par quatre signaux d’entrée qui commandent une

porte ET, une porte XOR et un "buffer". La porte ET (A) transmet le signal "Synchro" si son

entrée "Activation" est au niveau haut. La porte XOR (B) laisse passer le signal "Synchro" ou

son inverse suivant le niveau du signal "Sens du front". Le "buffer" (C) connecté en début de

piste permet de régler la raideur du front qui se propage sur cette piste grâce au signal analo-

gique "Vrise".

Le buffer contrôlé par tension (C) qui vient faire commuter les lignes se compose de deux

transistor PMOS en série de 54*0.18µm et d'un transistor NMOS de 32.0*0.18µm. Le temps

153

de montée est contrôlé grâce à l'un des deux transistor PMOS dont on fera varier la tension de

grille suivant une loi proche du modèle de transistor niveau 9 en régime saturé :

Les deux transistors PMOS branchés en série sont équivalants à un transistor PMOS dont

la taille est 27*0.18µm. Suivant les valeurs de la tension "Vrise", les tailles des transistors

équivalents obtenus par simulation statique sont :

- "Vrise" = 0V ………………….27*0.18µm.

- "Vrise" = 1V ………………….10*0.18µm.

- "Vrise" = 1.2V ………………….5*0.18µm.

- "Vrise" = 1.3V ………………….3*0.18µm.

Les deux cellules de délai (D), identiques à celle du système à échantillonnage, permettent

de décaler dans le temps les fronts coupables, le front victime étant pré-réglé à la vitesse

maximale. En réglant les sens des fronts sur les agresseurs et la victime de façon à ce qu'ils

s'opposent, il est alors possible de mener des mesures et analyses du délai induit par couplage.

Enfin la porte ET (A) permettant de faire passer les signaux "agresseur" nous permettra de

mener des études complexes de la diaphonie en combinant les possibilités de couplage comme

présenté en figure V.37.

Agresseur 4

Agresseur 3

Victime

Agresseur 2

Agresseur 1

Possibilités de couplage

Figure V.37 : Possibilités de couplage possibles.

La figure V.38 présente le "layout" complet, en 0.18 µm, du motif de caractérisation de

l’intégrité de signal. On reconnaît le système à échantillonnage à gauche, le début et la fin des

5 pistes métalliques à droite et le système de contrôle des pistes au dessous.

Ce circuit sera dupliqué un certain nombre de fois, avec des pistes de longueurs et de ni-

veaux métalliques différents. Le détail des motifs implémentés en 0.18 µm est donné en an-

nexe.

154

Capteur 4Sondes

Motif decontrôle des

lignes

5 lignescouplées

Sondes

50 µm

100 µm

Figure V.38 : "Layout" du capteur de mesure connecté aux cinq pistes couplées.

La liste complète des signaux de contrôle du motif générique est reportée dans le tableau

V.4. Ces signaux sont communs pour tous les dispositifs implementés sur la puce.

Signal I/O Definition DescriptionEnable In Logique Mise en fonctionnement de la cellule de test (enable = 1).

Synchro In Logique Top de synchro du départ de la mesure.Selection In Logique Sélectionne le début ou la fin de ligne (Sel=0 ⇒ début).Vplage In analogique Contrôle de la cellule de délai du capteur.Vanalog In analogique Contrôle de la cellule de délai du capteur.

Vdd_AOP Vdd Vdd Tension d’alimentation de l’ampli-Op du capteur (3 – 3.3V)Vss_AOP Vss Vss Tension d’alimentation de l’ampli-Op du capteur (-0.6V)

Enable_Agr1 In Logique Activation de la ligne agresseur n°1 (enable = 1).Enable_Agr2 In Logique Activation de la ligne agresseur n°2 (enable = 1).Enable_Agr3 In Logique Activation de la ligne agresseur n°3 (enable = 1).Enable_Agr4 In Logique Activation de la ligne agresseur n°4 (enable = 1).

Front_agr In Logique Choix du front actif sur les 4 lignes agresseur(Front = 1 ⇒ Front montant)

Vrise_agr In analogique Contrôle de la pente des signaux agresseurVrise_Vict In analogique Contrôle de la pente du signal VictimeFront_Vict In Logique Choix du front actif sur la ligne Victime

(Front = 1 ⇒ Front montant)Enable_Vict In Logique Activation de la ligne Victime (enable = 1).

Vplage2 In analogique Contrôle de la cellule de délai des agresseurs.Vanalog2 In analogique Contrôle de la cellule de délai des agresseurs.

Out 1 Out analogique Résultat de la sonde 1 ou 2 suivant la commande Selection.Out 2 Out analogique Résultat de la sonde 3 ou 4 suivant la commande Selection.

Tableau V.4 : Signaux de contrôle du motif générique dédié à l'intégrité de signal.

155

4.4) Déclinaison du motif, implémentation dans BLUE.

Le motif de mesure de l'intégrité de signal ainsi développé a été décliné selon 60 variantes

sur la puce BLUE, de façon à mettre en place des abaques. Ces abaques permettent d'établir

des règles de dessin orientées intégrité du signal. Ces règles doivent d'être directement utilisa-

bles par les concepteurs aussi bien d'un point de vue placement routage de la puce que d'un

point de vue analyse après routage (estimation "post-layout"). Mais la puce BLUE est aussi

une puce expérimentale permettant de calibrer la technologie 0.18µm avant la mise en pro-

duction. Elle intègre donc aussi des études sur les pas de routage et les possibilités de dimen-

sionnement des pistes.

Une série de déclinaisons a été choisie pour mener des études les plus complètes possibles

sans pour autant exploser le nombre de motifs. Nous avons donc choisi six structures généri-

ques reportées dans le tableau V.5. Les codes utilisés pour les noms de motifs sont expliqués

en annexe. Les études menées concernent le niveau métallique trois.NOM DETAILS PADS DESCRIPTION

XX_L03_S1XX_L1_S1XX_L3_S1XX_L10_S1

Metal3 onM2/M4, spacing=1pitch

external Metal 3Minimum spacing, picth =1 (1 pitch = 1µm)4 configurations of length 0.3mm, 1mm, 3mm et10mm

XX_L3_S2XX_L3_S4

Métal3 onM2/M4,Length = 3mm

external Metal 3Length of line fixe = 3mm4 configurations versus various spacing, picth =1, 2et 4

Tableau V.5 : Configurations basic pour la caractérisation des interconnexions.

Avec un espacement minimal, quatre longueurs L ont été implémentées allant de 0.3mm à

10mm pour l'élaboration de lois en fonction de la longueur d'interconnexion. Deux motifs ont

été ajoutés pour décliner ces lois en fonction de l'espacement entre pistes S, 2*S et 4*S. Dans

tous les cas étudiés, nous avons choisi de confiner les pistes à mesurer dans un grillage en

métal 2 et 4 avec un pas de routage de 5µm correspondant à un croisement moyen représenta-

tif de ces technologies (Fig.V.39)

Substrate

Metal 2

Metal 4

Metal 30.9µm

5µm0.5µm

2.55µm

0.5µmm

0.5µm

0.9µm

5µmAggressor 1

Aggressor 2

Victim line

Aggressor 3

Aggressor 4

Longueur L

Espacement S

Figure V.39 : Représentation 3D des motifs de lignes mesurés.

156

L'implémentation de ces six structures nous permet de mettre en place les abaques déclinés

ci dessous.

- Abaques de délai de propagation.Délai de propagation Vs taille du buffer (Frontmontant uniquement)"Enable_AgrX" = 0"Enable_Vict" = 1"Front_Vict" = 1 ð ä ; 0 ð æ."Vplage2" = Vanalog2 = 0"Vrise" = Taille du Buffer

Motifs : XX_L03_S1, XX_L1_S1, XX_L3_S1, &XX_L10_S1

Result on : Probe 2 and 4.Délai de propagation Vs espacement entrelignes"Enable_AgrX" = 0

"Enable_Vict" = 1"Front_Vict" = 1 ð ä ; 0 ð æ."Vplage2" = Vanalog2 = 0

"Vrise" = Taille du Buffer

Motifs: XX_L3_S1, XX_L3_S2, XX_L3_S4,

Result on : Probe 2 and 4.

- Abaques de bruit de diaphonie :Diaphonie Vs longueur et espacement entre

les lignes ( 1 ou 2 ou 3 ou 4 agresseurs ):"Enable_Agr2" = 1"Enable_Vict" = 0"Front_Agr2" = 1 ð ä ; 0 ð æ."Vplage2" = Vanalog2 = 0


Motifs : XX_L03_S1, XX_L1_S1, XX_L3_S1, &XX_L10_S1, XX_L3_S2, XX_L3_S4,

Diaphonie Vs longueur et taille des buffers( 1 ou 2 ou 3 ou 4 agresseurs ):

"Enable_Agr2" = 1"Enable_Vict" = 0"Front_Agr2" = 1 ð ä ; 0 ð æ."Vplage2" = Vanalog2 = 0


Motifs : XX_L03_S1, XX_L1_S1, XX_L3_S1, &XX_L10_S1.

L(mm)0.3 1 3 10

Spacing 1

Spacing 2

Spacing 3

∆t

L(mm)0.3 1 3 10

Buffer 1Buffer 2Buffer 3

∆t

L(mm)0.3 1 3 10

Spacing = S

Spacing = 2S

Spacing = 4S

∆t

L(mm)0.3 1 3 10

Buffer 1Buffer 2Buffer 3 3

∆t

157

Diaphonie Vs longueur et du nombred'agresseurs ( 1 ou 2 ou 3 ou 4 agresseurs ):"Enable_AgrX" = 1 for the selected lines."Enable_Vict" = 0"Front_AgrX" = 1 ð ä ; 0 ð æ."Vplage2" = Vanalog2 = 0



- Abaques du délai induit par couplage diaphonique.Délai Vs décalage temporelle entre les lignes

et la longueur de ligne :"Enable_Agr2" = 1"Enable_Vict" = 1"Front_Vict" = 0 ð æ"Front_Agr2" = 1 ð ä"Vplage2" = Vanalog2 = Shift delay


Motifs : XX_L03_S1, XX_L1_S1, XX_L3_S1, &XX_L10_S1.Délai Vs décalage temporelle entre les lignes et espace-ment entre lignes :"Enable_Agr2" = 1"Enable_Vict" = 1"Front_Vict" = 0 ð æ"Front_Agr2" = 1 ð ä"Vplage2" = Vanalog2 = Shift delay


Motifs : XX_L3_S1, XX_L3_S2, XX_L3_S4,

Délai Vs longueur de lignes et taille des buf-

fer ( 1 ou 2 ou 3 ou 4 agresseurs ):"Enable_Agr2" = 1"Enable_Vict" = 0"Front_Agr2" = 1 ð ä ; 0 ð æ."Vplage2" = Vanalog2 = 0



Notre intérêt se porte aussi sur des choix technologiques en terme de dimensionnement des

interconnexions (rapport largeur, W, sur espacement, S). Pour cela, la structure à six motifs a

L(mm)0.3 1 3 10

4 Agresseurss

∆t3 Agresseurss2 Agresseurss1 Agresseurs

L(mm)0.3 1 3 10

Buffer 1Buffer 2Buffer 3

∆t CXT

-1 -0.5 +0.5 +1

Length 4

Length 3Length 23

∆t0

∆t CXT

Length 13

-1 -0.5 +0.5 +1

Spacing = S

Spacing = 2S

Spacing = 4S

∆t0

∆t CXT

158

été déclinée suivant différents rapports W/S et "Picth" (W+S) comme le montre le tableau

V.6. Le "Pitch" 1µm correspond typiquement à la technologie 0.25µm (HCMOS7) alors que

le "Pitch" 0.8µm correspond à la technologie 0.18µm (HCMOS8). Les variations du rapport

W/S sur chaque "pitch" permet de faire des études sur le rapport temps de propagation, am-

plitude du bruit de diaphonie.

NAME PITCH

(W+S)WIDTH

(W)SPACING

(S)H70_xxx 1µm 0.5µm 0.5µmH71_xxx 1µm 0.4µm 0.6µmH72_xxx 1µm 0.6µm 0.4µmH80_xxx 0.8µm 0.4µm 0.4µmH81_xxx 0.8µm 0.48µm 0.32µmH82_xxx 0.8µm 0.32µm 0.48µm

Tableau V.6 : Configurations implémentées dans la puce BLUE.

4.5) Mise en place de la mesure.

Pour effectuer toutes ces mesures en garantissant un maximum d'immunité au bruit, une

plaquette de test spécifique et une carte d'acquisition haute précision (16bits) ont été dévelop-

pées. Un grand nombre de signaux analogiques comme les contrôles de variation de délai du

capteur et du système de contrôle de ligne, "Vanalog" "Vplage", et la tension analogique con-

trôlant les buffers, "Vrise" doivent être impérativement protégés. La plaque de test de la puce

est équipée de systèmes de mesure C.E.M. (Compatibilité Electro-Magnétique) pour des me-

sures en émission de la puce. La plaque de test est au format 10cm*10cm avec des compo-

sants montés en surface pour des mesures en cellule TEM, et un dispositif conformes à la

norme de mesure VDE pour la mesure des perturbations conduites liées au courant consom-

mé. La figure V.40 montre une photographie de la plaque de test ainsi que la fenêtre de con-

trôle du logiciel de mesure. Sur le même graphique apparaissent les mesures de la commuta-

tion en début de ligne (sonde 1), la commutation en fin de ligne (sonde 2), le bruit de diapho-

nie en début (sonde 3) et fin (sonde 4) de ligne.

Width Spacing

Pitch

159

0.4µm

0.4µ

Figure V.40 : Carte de test et logiciel de contrôle (précision = 1mV)

4.6) Mesure de la commutation.

Pour effectuer la mesure de propagation, sur la ligne "agresseur 2" nous échantillonnons en

début et fin de ligne. Une fois la mesure de commutation réalisée, on extrait le délai de propa-

gation en effectuant la soustraction : temps de passage du signal "far-end" au niveau haut

moins 10%, moins le temps de passage du signal "Near-end" au niveau le plus bas plus 10%

(Fig V.41). Le délai de propagation vaut donc :

∆t = t(Higher-10%) - t(Lower +10%)

Line 2 (Agresseur)

Variable Vrise Far endNear end

VLow Near end

VHigh Far end

VHigh –10%

VLow +10%

Computed delay

Figure V.41 : Exemple de mesure de la propagation et méthodologie d'estimation du délai.

160

Pour les études que nous allons présenter, nous nous somme basés sur les motifs H70, dont

les dimensions des pistes correspondent à la technologie HCMOS7 (0.25µm) et les motifs

H80, H81 et H82, basés sur un "Pitch" HCMOS8 (0.18µm). Les courbes que nous donnons

figure V.42 correspondent au délai de propagation en fonction de la longueur de ligne

(0.3mm, 1mm, 3mm et 10mm) et de la taille des buffers.

0

100

200

300

400

500

600

700

0 1000 2000 3000 4000 5000 6000 7000 8000 9000 10000

Length (µm)

Del

ay (

ps)

2727

1010

33

55

0.4µm0.4µm

Pitch HCMOS8

0.5µm0.5µm

Pitch HCMOS7

Length (µm)Length (µm)

Del

ay (

Del

ay ( p

sps))

Figure V. 42 : mesure comparative du délai de propagation sur les motifs H70 et H82.

Les résultats de mesure montrent l'évolution du délai de propagation en fonction de la lon-

gueur d'interconnexion. le tableau V.7 donne des lois d'approximation de ce délai directement

extraites des courbes.

Taille du buffer Loi de délai , configuration H70 Loi de délai , configuration H80

27µm*0.18µm ∆t = 20ps/mm ∆t = 25ps/mm

10µm*0.18µm ∆t = 25ps/mm ∆t = 30ps/mm

5µm*0.18µm ∆t = 45ps/mm ∆t = 45ps/mm

3µm*0.18µm ∆t = 65ps/mm ∆t = 65ps/mm

Tableau V. 7 : Lois mesurées d'évolution du délai en fonction de la taille des buffers.

On ne note pas de différence importante entre les deux configurations H70 et H82. Il sem-

ble que la réduction des dimensions de l'interconnexion H82 n'affecte pas le délai : l'augmen-

tation de la résistance d'interconnexion est compensée par la diminution de capacité. Il est

161

donc intéressant d'utiliser un pitch agressif afin d'augmenter la capacité de routage. Les délais

peuvent être utiles pour les concepteurs de circuits lors du dimensionnement des intercon-

nexions et des transistors en fonction de contraintes de délai de propagation ou de surface de

silicium. Envisageons différents cas pour l'expliciter.

- Cas 1 : le critère est de ne pas avoir de délai de propagation supérieur à 100ps sans

contrainte de dimensionnement des portes.

Ce cas correspond par exemple à un circuit ayant une fréquence d'horloge de 1GHz (dix

fois le temps de réponse des portes). Le critère est respecté à condition de ne jamais tirer des

pistes au delà d'une longueur de 4mm (il faudra insérer des répéteurs), et de ne jamais utiliser

des transistors dont la taille est inférieure à 3*0.18µm pour toutes pistes supérieures à 300µm.

Après avoir définit ces limites, toutes les déclinaisons de longueurs de ligne et de tailles de

transistors sont possibles suivant que l'on souhaite optimiser la surface silicium, les perfor-

mances temporelles du circuit ou la consomation.

- Cas 2 : le critère est de ne pas avoir de délai de propagation supérieur à 300ps, mais

avec une contrainte de dimensionnement des portes (circuit de fréquence d'horloge 333MHz).

Pour cette configuration, les transistors de taille égale à 10*0.18µm seront suffisant pour

respecter les consignes de délai, et ceci même sur des interconnexions longues de 10mm. Pour

des interconnexions plus courtes, il est plus pratique de se fier au graphique et d'en déduire le

bon transistor. Par exemple, pour faire commuter une ligne de 6000µm, un transistor

5*018µm est nécessaire.

- Cas 3 : aucune contrainte sur le délai de propagation, mais la place silicium du circuit

doit être la plus faible possible.

Le critère étant ici de limiter la taille du circuit, nous faisons le choix de n'utiliser que des

transistors de tailles minimales, à savoir 3*0.18µm. Une fois le placement routage effectué,

l'abaque obtenu par mesure va être d'une grande utilité pour le calcul du temps de réponse du

circuit. Il suffit pour cela de déterminer le chemin critique, et d'ajouter au temps de toutes les

portes rencontrées le délai des interconnexions directement lu sur le graphe. On s'affranchit

ainsi d'une opération fort complexe qui consiste à faire l'extraction complète du circuit, des

capacités parasites de ligne et de simuler le schéma équivalent SPICE.

4.7) Mesure de diaphonie.

Les résultats que nous allons présenter dans ce paragraphe concernent la diaphonie induite

par couplage entre pistes. Pour l'observer il suffit de récupérer le signal de la ligne victime en

début et fin de ligne (sonde 3 et 4). Les motifs mesurés pour la mise en place des abaques sont

les mêmes que pour l'étude de propagation. Les espacements entre pistes ainsi que les pitchs

sont rappelés en figure V.43. La figure V.44 illustre les résultats de mesures pour les rapports

W/S correspondant aux motifs H70, H80 et H81 dans le cas de couplage le plus défavorable,

c'est-à-dire quand les quatre lignes agresseurs commutent simultanément.

162

N1 N2 V N3 N4

N1 N2 V N3 N4

N1 N2 V N3 N4

Spacing 1

Spacing 2

S

2 S

4 SSpacing 4

Espacement (spacing)

3 Types d'espacement

N1 N2 V N3 N4COM3

H80

H81

W=0.5µm S=0.5µm

N1 N2 V N3 N4

W=0.4µm S=0.4µm

N1 N2 V N3 N4

W=0.48µm S=0.32µm

HCMOS7 standard pitch

HCMOS8 avec un espacement réduit

HCMOS8 pitch standard

Pitch

4 Types de Pitch

H81 N1 N2 V N3 N4

W=0.48µm S=0.32µmHCMOS8 avec une largeur réduite

Figure V.43 : Espacements et pitch étudiés pour les mesures de diaphonie.

Tension (V)

10mm : 1.2V

3mm : 0.57V

1mm : 0.1V

10mm : 1.5V

3mm : 0.7V

1mm : 0.13V

10mm : 1.5V

3mm : 0.77V

1mm : 0.10V

H70Width 0.5µmSpacing 0.5µm



Temps (ns)Temps (ns) Temps (ns)

Tension (V) Tension (V)

Figure V.44 : Mesures de couplage diaphonique pour trois cas.

Nous pouvons noter que l'amplitude de diaphonie passe de 1.2V à 1.5V lorsque l'on passe

d'une configuration W/S relative à la technologie HCMOS7 à une configuration relative à la

technologie HCMOS8. En diminuant la taille des interconnexions d'un facteur 0.8, la diapho-

nie augmente de façon inverse. Si on commute sur les différentes déclinaisons du pitch

0.8µm, on trouve toujours typiquement la même amplitude de couplage malgré les variations

des capacités de masse et de couplage.

163

4.7.1) Abaque de la diaphonie en fonction de la longueur de ligne et du choix

technologique.

L'abaque présenté Figure V.45 concerne l'évolution du couplage diaphonique en fonction

de la longueur d'interconnexion, et des variantes technologiques disponibles sur la puce. Pour

ces mesures, nous nous sommes basés sur le pire cas, où les quatre agresseurs commutent en

même temps. A longueur identique le couplage en HCMOS8 est supérieur d'environ 200mV à

celui de la HCMOS7. Ceci s'explique facilement du fait du dimensionnement des pistes. A

partir de ces courbes une formulation simple du bruit de couplage peut être proposée, en

fonction de la longueur d'interconnexion. De plus en fixant une tension maximale à ne pas dé-

paser (35% de VDD), on déduit la longueur maximale de routage autorisée. Si l'on considère

que la valeur de commutation des portes les plus sensibles se situe autour de 0.6V, tout bruit

supérieur à cette valeur doit être évité si on ne veut pas introduire de fautes logiques au cir-

cuit. Pour la configuration H70, cela revient à interdire un routage parallèle des pistes au delà

d'une longueur de 4000µm. Lorsque l'on passe à des configurations typiques de la technologie

HCMOS8, cette longueur critique descend à 2200µm avec des variations autour de cette va-

leur suivant le rapport W/S que l'on choisit.

0

0,2

0,4

0,6

0,8

1

1,2

1,4

1,6

100 1000 10000Longueur (µm)

Bruit de couplage (V)

H70H80H81H82

2200µm

4000µm

Hcmos7Hcmos8

Figure V.45 : Abaque du bruit de diaphonie en fonction de la longueur de ligne et destechnologies.

4.7.2) Abaque de la diaphonie en fonction des pistes aggresseurs actives.

Après avoir proposé un abaque basé sur le pire cas de couplage, nous nous intéressons aux

différentes combinaisons de couplage que permet le motif à 5 lignes parallèles. L'histo-

gramme reporté en figure V.46 correspond à la longueur d'interconnexion la plus longue des

164

motifs (10mm). Cette configuration est intéressante car elle permet de calibrer le bruit généré

sur un bus en fonction des signaux logiques appliqués. Le cas où seulement la piste N2 com-

mute génère un bruit peu important, de l'ordre de 200mV. Si on fait commuter simultanément

les pistes latérales à la ligne victime, le bruit augmente rapidement pour atteindre 800mV.

Mais le cas le plus intéressant est celui où toutes les lignes commutent car la précédante va-

leur augmente de 40%. Cette valeur est surprenante si l'on considère les valeurs des capacités

de couplage CN1-V et CN4-V dont l'ordre est dix fois inférieur aux capacités de couplage direct

et aux capacités de masse. Ce cas doit absolument être pris en compte dans les logiciels d'ex-

tractions qui en général ne considèrent que les plus proches voisins dans l'estimation du bruit

de couplage (du fait du rapport des capacités) [SILV99] [MENT99]. Cette augmentation im-

portante pourrait être attribuée au couplage direct de N1 vers la victime en passant par l'inter-

connexion N2 qui joue le rôle de rappel de tension. Les deux lignes étant au même potentiel,

la capacité à charger CN1N2 est équivalente à 0, du coup, l'ensemble N1, N2 est plus agressif.

0

0,2

0,4

0,6

0,8

1

1,2

1,4

1,6

N2 N2+N3 N1 N1+N2 N1+N2+N3 N1+N4 N1+N3+N4 Tous

Combinaisons des agresseurs

Bruit de couplage (V)

Com3

H80

H81

H82

N1 N2 V N3 N4

TousN2+N3

40%

Figure V.46 : : Abaque du bruit de diaphonie en fonction du ombre d'agresseurs.

4.7.3) Abaque de la diaphonie en fonction de la longueur de ligne et de l'espa-

cement entre pistes.

Nous présentons ci-après les résultats de l'évolution du bruit de diaphonie en fonction de la

longueur de couplage et de l'espacement entre pistes.

De la même façon que nous avons fait précédemment, nous pouvons utiliser ces abaques

pour définir des règles de dessin basées sur un critère d'amplitude de diaphonie. Ici , il est

165

possible de modifier l'espacement au lieu de diminuer la longueur de couplage entre pistes. En

augmentant l'espacement d'un facteur deux, on divise le couplage par deux.

Com3

0

0.2

0.4

0.6

0.8

1

1.2

1.4

1.6

100 1000 10000Length (µm)

Cro

ssta

lk (

V)

Spacing = 0,5 µm

Spacing = 1,0µm

Spacing = 1,5µm

H80

0

0 . 2

0 . 4

0 . 6

0 . 8

1

1 . 2

1 . 4

1 . 6

1 0 0 1 0 0 0 1 0 0 0 0

L e n g t h ( µ m )

Spacing = 0,4 µm

Spacing = 0,8µm

Spacing = 1,2µm

H81

0

0.2

0.4

0.6

0.8

1

1.2

1.4

1.6

100 1000 10000Length (µm)

Cro

ssta

lk (

V)

Spacing = 0,32 µm

Spacing = 0,64µm

Spacing = 1,28µm

H82

0

0.2

0.4

0.6

0.8

1

1.2

1.4

1.6

100 1000 10000Length (µm)

cros

stal

k (V

)

Spacing = 0,48 µm

Spacing = 0,96µm

Spacing = 1,92µm

Figure V.47 : Abaque de la diaphonie en fonction de la longueur de ligne et de l'espace-ment entre pistes

4.7.4) Abaque de la diaphonie en fonction de la longueur de ligne et de la taille

des buffers agresseurs.

Cette dernière abaque prend en compte la taille des transistors agresseurs dans l'étude de la

diaphonie. Les mesures sont reportées dans la figure V.48. La réduction de la puissance de

l'agresseur se traduit par une réduction de la puissance du coupable. Si il n'existe pas de con-

traintes temporelles sur la propagation dans les agresseurs, il est très avantageux de diminuer

la taille des buffers.

166

H82 - Crosstalk Vs. Length & Buffer size

0

0,2

0,4

0,6

0,8

1

1,2

1,4

1,6

100 1000 10000

length (µm)

cros

stal

k (V

)Vrise = 0,0V (27x0,18)

Vrise = 1,0V (10x0,18)

Vrise = 1,2V (5x0,18)

Vrise = 1,3V (3x0,18)

2727

1010

55

33

Figure V.48 : Abaque de la diaphonie en fonction de la longueur de ligne et de la taille desbuffers agresseurs.

V. Conclusion.

Tout au long de la thèse, plusieurs puces ont été mises en œuvre pour quantifier les pro-

blèmes de l'intégrité de signal en circuit intégré, depuis la technologie 0.7µm à la technologie

0.25µm. Pour la mesure des phénomènes parasites nous avons opté pour une méthode totale-

ment intégrée sur silicium présentant les avantages d'être facilement transposable d'une tech-

nologie à l'autre, d'avoir un bande passante importante (25GHZ en 0.18µm) et une très bonne

résolution. La première puce réalisée, ALFA, intègre des motifs assez simples, qui nous per

met de valider notre approche de mesure intégrée. La comparaison mesures/simulation a

montré qu'en ce qui concerne la propagation, une modélisation C capacitive pure est suffi-

sante. En ce qui concerne la diaphonie, qu'il s'agisse du bruit de couplage diaphonique ou du

délai induit par couplage diaphonique, les mesures ont fait apparaître qu'un modèle CRC était

plus adéquat pour la modélisation du signal en début et fin de ligne et qu'il faudrait egalement

modéliser la résistance du substrat pour parfaire le modèle.

La puce DEEP en technologie 0.35µm a permis d'approfondir les analyses de propagation

et de couplage. Les comparaisons mesures/simulations ont montré qu'il devenait nécessaire en

0.35µm de prendre en compte la résistance de ligne dont l'effet devient premier dans la mo-

délisation de la propagation. Une première loi concernant l'évolution du couplage diaphonique

en fonction de l'espacement entre pistes a été déduite des mesures.

Mais la bonne compréhension des phénomènes parasites des interconnexions est un pro-

blème complexe relevant d'un grand nombre de paramètres tels que le dimensionnement des

interconnexions (W, L ,S) et des transistors, et des multiples configurations de commutation.

167

Basé sur une configuration de cinq lignes couplées, un motif générique d'intégrité de signal a

été développé sur la puce BLUE en 0.18µm. En pouvant contrôler les buffers d'attaque des li-

gnes, le sens des commutations et leur synchronisation, ce motif a permis d'effectuer les me-

sures de commutations, de couplages (simples ou multiples) et de délais induit par couplage

diaphonique. Avec un minimum de configurations de lignes, il est alors possible d'extraire des

abaques d'où l'on déduit des règles de conception orientées intégrité de signal.

168

Références :

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[STE98] T. Steinecke, "Time Design Spécification", Internal report, INFINEON, Octo-ber. 1998

[QUAR93] Quarles, Newton, Pederson "SPICE3 version 3f3 manual" University of Ber-keley, California, 1993

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[HUAN94] J.H. Huang et al., "BSIM3 Manual" , University of Berkley, March 94.

[UTMOS95] SmartSpice/UTMOST III modeling manual volume 1, SILVACO international,1995.

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[TECAP88] TECAP device modeling and parameter extraction manual HP94431A, March1988.

[DELM99] S. Delmas, E. Sicard, F. Caignet, "A Novel Technique for the dynamic mea-surements of crosstalk induced delay in CMOS integrated Circuits", to appearin IEEE Trans. on Electromagnetic Compatibility, Vol. 41, N°5, Nov 1999.

[SIA 97] Semiconductor Industry Association, "The Technology Roadmap for Semicon-ductors : Technology Needs", 1997 édition. http ://www.sematech.org/public

[CAI98] F. Caignet, S. Delmas, E. Sicard "Measurement of Signal Commutation onDeep Sub-micron Interconnect." Workshop on Signal Propagation On Inter-connects, Travemünde ( Germany ), May 1998.

[DEL97] S. Delmas, E. Sicard, M. Roca "Measurement of parasitic effects in CMOS in-tegrated circuits using sampling sensors" ICEMI conference, Pekin, October1997.

[SIC97] E. Sicard, M. Roca, F. Caignet, S. Delmas, J.Y. Fourniols "Prediction andMeasurement of Crosstalk Effects in Sub-micron CMOS Integrated Circuits"RADECS’97 conference, Cannes, September 1997.

169

[DEL-TH] S. Delmas-ben dhia,"Nouvelle methodologie de caractérisation de l'intégrité designal en technologie CMOS submicronique profond", Thèse soutenue à l'IN-SA de Toulouse en nov. 1998.

[CON96] J. Cong, L. He, “An Efficient Approach to Simultaneous Transistor and Inter-connect Sizing.”, AMC intel. Conf. On Computer Aided Design, November1996.

[CON97] J. Cong, L. He, C.K. Koh, Z. Pan “Global Interconnect Sizing and Spacingwith Consideration of coupling capacitance.”, AMC intel. Conf. On ComputerAided Design, November 1997.

[CON98] J. Cong, L. He, “ An Efficient technique For Device and Interconnect optimi-zation in Deep Sub-micron Designs.”, AMC intel. Conf. On Computer AidedDesign, April 1998.

[PARK97] H.J. Park, M. Soma, "Analytical Model for Switching Transitions of Submi-cron CMOS Logic.", IEEE Journal of Solid-State Circuits., Vol. 32, n° 6, pp.880-889, June 1997.

[DESC97] D. Deschacht, C. Dabrin, D. Auvergne, "Delay Propagation Effect in Transis-tor Gates", IEEE Journal of Solid-State Circuits., Vol. 31, n° 8, pp. 1184-1187,August 1996.

[SILV99] site WEB : http://www.silvaco.com/

[MENT99] site WEB : http://www.mentor.com/dsm/

170

Chapitre VI : Utilisation des résultats de mesure,

prospectives

171

I. Introduction

Face aux réductions des dimensions de la lithographie nous avons pu voir que les phéno-

mènes parasites liés au "back-end" technologique prennaient de plus en plus d'importance.

Ceci a été vérifié par les mesures effectuées sur différentes puces. Pour palier à ce problème,

il est impératif de trouver des solutions permettant d'éviter les pertes de performances et les

dysfonctionnements liés à la propagation du signal et au couplage diaphonique. La principale

question est de savoir comment interagir avec les multiples étapes du flot de conception des

circuits (Fig VI.1). Dans ce chapitre nous présentons comment les méthodes logicielles et

matérielles que nous avons développées pourraient s'intégrer dans ce processus complexe.

Nous proposons donc des méthodologies d'aide à la conception visant à réduire les problèmes

de l'intégrité de signal.

Cahier des charges

Spécification de l'architecture

Extraction

Librairietechnologiques

Règles de dessinsPlacement routage

Synthèse Simulation

Mise enfab.

Comportementale Structurelle

Spécification de laconception

étapes deconception

Figure VI.1 : Etapes de conception d'un circuit intégré.

Le niveau de hiérarchie le plus bas est la mise en place des procédés de fabrication et des

règles de dessin. Notre problématique est de savoir comment sont développées les règles de

dessins, et comment y intégrer des notes relatives à l'intégrité de signal. Dans ce but, nous

présenterons notre logiciel "C_Param" et son application à la constitution rapide d'abaques.

172

La deuxième niveau auquel il est possible d'agir est l'étape de placement routage de la

puce. Nous proposerons ici un algorithme d'aide au placement routage en considérant diffé-

rentes contraintes comme le temps de propagation et le bruit de couplage diaphonique.

Enfin, une fois le circuit routé, il faut s'assurer du respect du cahier des charges en terme de

fonctionnalité et de temps de réponse. L'extraction des pistes critiques en terme de bruit de

couplage et de délai de propagation est une opération importante. L'identification des nœuds

susceptibles d'altérer le bon fonctionnement du circuit parmi des milliers de pistes permet au

concepteur d'agir individuellement sur chacune d'entre elles. Lorsque l'on souhaite lancer des

analyses complexes (simulations) des interconnexions, il faut en général passer par une ex-

traction complète du circuit, à savoir, l'extraction des capacités parasites et des résistances

(Les valeurs inductives étant négligées dans la plupart des logiciels). A partir des données

obtenues, on peut simuler les phénomènes en utilisant des modèles équivalent de lignes, mais

c'est une opération très longue, voire impossible, sur de gros circuits. Le deuxième choix est

l'utilisation de formulations analytiques du temps de propagation et de couplage diaphonique

pour calibrer, en fonctions des dimensions géométriques des pistes, des phénomènes parasites.

Notre proposition est d'éviter ce processus long, complexe et dont les résultats sont propres

aux méthodes d'analyses utilisées. Il est parfois étonnant de découvrir que les formulations de

T. Zakurai [SUKU93] sont utilisées pour les dernières technologies sub-microniques, alors

qu'il a été prouvé qu'elles introduisaient des erreurs de l'ordre de 50% sur les prévisions de

capacité et par conséquent sur l'estimation des délais de propagation et de la diaphonie en

technologie 0.25µm [ DEL97] [BARKE].

Nous proposerons donc un outil d'analyse post layout en l'utilisant dans un logiciel de con-

ception de circuits. Nous présenterons un exemple appliqué à un circuit réel.

II. Mise en place des règles de dessin.

2.1) Problématique.

Lors de la conception des circuits intégrés, il faut respecter un grand nombre de règles de

dessin relatives à chaque technologie, regroupées dans un manuel des règles de dessin ou

"Design Rule Manual", (DRM). Cette notice fixe les dimensions minimales des différentes

couches permises par le "process". On y trouve des indications relatives aux dimensionne-

ments des transistors et des pistes métalliques.

Longtemps négligé le "back-end" technologique relatif à l'implémentation des niveaux

métalliques dans les circuits est passé au premier rang des efforts de développement technolo-

gique. Le cuivre a fait son entrée dans les procédés de fabrication en 1998 pour le développe-

ment de la technologie 0.25µm de IBM [IBM98]. Dès 1999, il s'implante largement dans la

plupart des technologies submicroniques pour réduire la résistance intrinsèque des lignes. Il

permet ainsi de diminuer la section des pistes métalliques pour un routage plus dense, afin

173

d'augmenter les performances de transport de signal. L'apparition des diélectriques à faible

permittivité, "low K" va permettre de diminuer les valeurs des capacités de couplage pour une

meilleure immunité à la diaphonie.

Malgré le développement de nouveaux matériaux, avec l'augmentation des fréquences de

fonctionnement ainsi que les faibles dimensions des pistes métalliques les problèmes d'inté-

grité de signal sont de plus en plus présents. Des règles de dessin doivent dont être dévelop-

pées en ce sens. Pour ce faire, il faudrait avoir des largeurs de lignes (W) et espacements entre

piste (S) importants pour palier au problème de délai de propagation et de couplage diaphoni-

que (Fig. VI.2). Cependant les densités de routage imposent des contraintes importantes sur

ces dimensions visant à avoir un "Pitch" le plus petit possible, qui place l'intégrité de signal au

deuxième plan. C'est donc souvent plutôt les performances lithographiques qui imposent des

dimensions minimales sur W et S.

W

S

Pitch

Figure VI.2 : Définition des règles de dessin relatives aux interconnexions.

2.2) Approche proposée.

Etant donné qu'il est difficile de jouer sur le pas de routage (le Pitch), d'autres techniques

doivent être envisagées pour réduire les délais de propagation et la diaphonie. La limitation de

la longueur d'interconnexion peut-être un premier critère. En 1985, H. B. Bakoglu [BAK85],

propose les premières formulations pour quantifier les longueurs d'interconnexions maximales

et donne des lois de délai en fonction du nombre de répéteurs. Maintenant, face aux com-

plexités de routage qui sont devenues des structures à multiples niveaux relevant de configu-

rations à trois dimensions, la mise en place de tels critères n'est pas triviale. Il faut extraire les

valeurs des paramètres des interconnexions, opération qui peut s'avérer longue si on se foca-

lise sur de grandes complexités de circuits, Puis lancer des simulations pour obtenir une esti-

mation du délai et du couplage. Les multiples manipulations de logiciels rendent les erreurs

humaines possibles. Les outils d'extraction et de simulation ne prennent pas forcement en

compte toutes les données technologiques. Et c'est sans compter sur les variations de process.

Notre idée est de pouvoir extraire des mesures ces dimensions critiques grâce à l'utilisation

du motif d'intégrité développé pour la puce BLUE. L'implémentation de six de ces motifs suf-

fit à obtenir des abaques représentatifs du process aussi bien du délai de propagation que de la

174

diaphonie. La figure VI.3 rappelle les abaques obtenus pour le délai (a) et la diaphonie (b)

pour plusieurs types de tailles de transistors.

délai de propagation delay (ps)

0

100

200

300

400

500

600

700

800

0 2000 4000 6000 8000 10000 12000Length (µm)

H80 – Couplage diaphonique

0

0,2

0,4

0,6

0,8

1

1,2

1,4

1,6

100 1000 10000length (µm)

2727

1010

55

33

(a) (b)

Figure VI.3 : Abaques de délai de propagation et de couplage diaphonique obtenus par lamesure sur six motifs.

En combinant ces deux abaques, on peut fixer comme premier critère la longueur donnant

un bruit de couplage inférieur, d'une valeur à définir, à la tension de commutation de la porte

la plus sensible de la technologie. D'après les courbes obtenues pour la technologie H80, on

tombe sur une longueur de 3000µm pour le transistor 27*0.18µm. En supposant que ce tra n-

sistor est le plus fort de la technologie en question, en fixant 3mm comme longueur maximale

de routage on s'affranchit de tout problème de diaphonie sur la puce quelles que soient les

configurations de transistors et de pistes. Si de même le transistor le plus petit est un

5*0.18µm, on évite de ce fait d'avoir des délais de propagation sur la puce supérieurs à 200ps.

Mais cette valeur arbitraire ne laisse pas beaucoup de choix au concepteur. La solution

idéale serait plutôt de reporter ces deux abaques tel quel dans le manuel des règles de dessin.

En fonction des tailles de transistors qu'il utilise, l'utilisateur pourrait ainsi optimiser le pla-

cement routage. Il serait à même de décider des tailles de transistors, des longueurs de lignes

pour atteindre des objectifs précis en terme de performances. On évite ainsi l'introduction de

répéteurs de façon systématique (optimisation de la surface de silicium). Cette démarche per-

mettrait d'obtenir de très bons résultats concernant le délai de propagation tout en s'affranchis-

sant du problème de la diaphonie par simple aperçu des deux courbes proposées précédem-

ment.

Dans les règles de dessin relatives à une technologie, on trouve des informations très préci-

ses sur les transistors MOS. Un certain nombre de courbes sont données pour plusieurs tailles

de transistors, diodes etc… Mais peu de données concernent les interconnexions, si ce n'est

des informations relatives aux problèmes d'électromigration [ST-M96], [ST-M98]. Toutes ces

données sont extraites de motifs spécifiques de calibrage. De plus, pour chaque "wafer" une

carte modèle des transistors est fournie. Cette carte modèle est extraite de motifs de test im-

plémentés dans les chemins de découpe du wafer. Il est donc tout à fait envisageable d'intro-

2727

55

1010

33

Faute logique

Pas de faute

175

duire dans ces chemins de découpe des motifs spécifiques dédiés à l'extraction d'abaques ca-

ractérisant les interconnexions aussi bien d'un point de vue délai de propagation que couplage

diaphonique.

2.3) Mise en place de lois d'évolution.

Une action importante concerne l'introduction dans la DRM de lois d'évolution du délai de

propagation et de la diaphonie en fonction de la longueur d'interconnexion. Nous présentons

ci-après un exemple de lois directement extraites des mesures réalisées sur BLUE dans la con-

figuration H80. Cette loi concerne l'évolution du couplage diaphonique en fonction de la lon-

gueur de ligne couplée et de l'espacement entre pistes (Fig.VI.4).

Le cas correspond à un bus où les quatre lignes agresseurs commutent en même temps. Ce

qui présente le pire cas possible sur la puce.

Nous faisons l'analyse de l'amplitude de couplage en nous intéressant aux longueurs supé-

rieures à 1000µm. En effet en dessous de cette longueur, le couplage est inférieur à 5% de

VDD.

0

0.2

0.4

0.6

0.8

1

1.2

1.4

1.6

100 1000 10000

Length (µm)

Spacing = 0,4 µm

Spacing = 0,8µm

Spacing = 1,2µm

Bruit de diaphonie (V)

Figure VI.4 : Mesures de l'évolution de la diaphonie en fonction de la longueur de cou-plage et de l'espacement entre pistes (BLUE – H80)

Extraction de la loi ∆Vmax = F(L,S)

Pour obtenir de bonnes approximations nous effectuons un changement d'axe X, en passant

de X à ln(X) en abscisse. Les courbes obtenues sont reportées en figure VI.5.

Il est alors possible de faire passer une droite sur chacune d'entre elles qui donne une bonne

approximation de la diaphonie avec un coefficient de détermination R²=0.996.

D'ou l'équation générique de ∆Vmax en fonction de la longueur de ligne:bLLNaV += ))((max ( 6.1 )

Longueur (µm)

176

y = 0.6045x - 4.0937

y = 0.2744x - 1.8588

y = 0.094x - 0.6333

0

0.2

0.4

0.6

0.8

1

1.2

1.4

1.6

6 6.5 7 7.5 8 8.5 9 9.5

Spacing = 0,4 µm

Spacing = 0,8µm

Spacing = 1,2µm

Figure VI.5 : Loi d'évolution de la diaphonie avec la longueur et l'espacement entre lignes,mesurées et fitées.

Les lois obtenues sont des droites dont les coefficients a et b dépendent de l'espacement

entre pistes (S). Pour obtenir ces lois de variation, il faut tracer les lois a = f(S) et b = f(S). Les

courbes obtenues ainsi de les lois extraites sont reportées en figure VI.6 a et b.

y = -0.4659Ln(x) + 0.1757

R2 = 0.9997

0

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0 0.5 1 1.5

a

Logarithmique (a)

y = -3.1585Ln(x) + 1.1873

R2 = 0.9997

0

0.5

1

1.5

2

2.5

3

3.5

4

4.5

0 0.2 0.4 0.6 0.8 1 1.2 1.4

b

Logarithmique (b)

(a) (b)

Figure VI.6 : Lois d'évolution des coefficients a et b en fonction de S

En reportant ces équations dans l'équation ( 6.1 ) on obtient:[ ] 1873.1)ln(1585.3)ln(.1757.0)ln(4659.0max −++−=∆ SLSV ( 6.2 )

La vérification des lois de mesure et des lois d'évolution extrapolées sont reportées ci des-

sous en linéaire.

Tension (V)

Ln(L)

177

0

0.2

0.4

0.6

0.8

1

1.2

1.4

1.6

0 2000 4000 6000 8000 10000 12000

Spacing = 0,4 µmSpacing = 0,8µmSpacing = 1,2µmLoi S=0.4Loi S= 0.8Loi S= 1.2

Figure VI.7 : Comparaison des mesures avec la formulation.

III. Utilisation des abaques pour le placement routage.

3.1) Placement – routage : définition.

Le placement - routage est l'opération qui consiste à placer les cellules et portes élémentai-

res sur le dessin et à relier les entrées et sorties entre elles par des pistes métalliques. Nous ne

parlerons pas ici de la façon dont sont disposées les cellules les unes par rapport aux autres,

mais notre problématique s'attache à la prise en compte de l'intégrité du signal se propageant

dans leurs interconnexions. La figure VI.8 donne un exemple de routage en montrant la fenê-

tre du logiciel "FlexRoute" de Synopsys. Au vue de la densité d'interconnexions, on comprend

l'importance d'intégrer aux logiciels de routage des méthodes prenant en compte les effets de

lignes longues.

Tension (V)

Longueur (µm)

178

Figure VI.8 : Exemple de routage obtenu avec le logiciel "FlexRoute" de Synopsys.

Il est bon de noter que la plupart des circuits à analyser utilisent les niveaux métalliques

par plans routés à angle droit. Cela revient à dire que les couplages à craindre sont principa-

lement entre deux interconnexions d’un même niveau, routées en parallèle. Les croisements

avec les niveaux inférieurs ou supérieurs sont très nombreux mais affectent des nœuds très

différents, donc non corrélés d’un point de vue commutation. Nous négligeons les autres si-

tuations de couplage. La conception physique basée sur des blocs hiérarchiques est une néces-

sité pour la conception de système sur puce. Chaque bloc est lui même subdivisible en sous

blocs, jusqu'aux primitives de base (Fig. VI.9). Le challenge de la conception hiérarchique est

de générer les interconnexions entre les blocs tout en respectant les contraintes de synchroni-

sation. Les routeurs traditionnels ont été conçus pour interconnecter les cellules standards sans

se préocuper du problème de l'intégrité de signal. Le routage en submicronique profond doit

permettre l'obtention d'une l'interconnexion optimale en terme de synchronisation, de con-

traintes de délai et d'immunité au bruit de couplage.

179

Figure VI.9 : Photographie représentant l'architecture d'une puce et la répartition desblocs.

Le développement d'outils prenant en compte l'intégrité de signal et le respect de contrain-

tes de timing est très récent. La plupart des système de routage fonctionnement sur des mé-

thodes propres aux routeurs utilisés pour le PCB. Ceux ci sont donc calés sur des pas de

grilles de routage qui fixent les largeurs de pistes et les espacement entre pistes. Avec la prise

en compte des problèmes d'intégrité de signal, ceux-ci ont évolués, et on voit apparaître sur le

marché des logiciels permettant des variations de largeur de piste, d'espacement et l'ajout de

lignes faisant office de barrière de potentiel. Mais peut-on considérer que ces solutions sont

suffisantes pour une bonne intégrité de signal?

Pour la plupart des routeurs, l'estimation des phénomènes parasites est basée sur des analy-

ses 2D d'un nombre restreint de structures géométriques d'interconnexions couplées. Deux

possibilités s'offrent alors :

- Soit ce calcul est effectué simultanément à l'étape de routage. Cette solution n'est pas

envisageable lorsque l'on considère de temps d'extraction des capacités pour des configura-

tions à trois dimensions.

- Soit on fait appel à des tables où sont stockées les valeurs des capacités parasites. Les

configurations stockées doivent être les plus représentatives de la technologie, afin de limiter

le volume des données stockées. Cette deuxième solution est malgré tout beaucoup plus inté-

ressante que la première en terme de temps CPU, c'est pourquoi les logiciels de routages

fonctionnent ainsi.

180

L'implémentation de tableaux renfermant les informations des capacités nécessite des opé-

rations longues de mise en place de l'environnement de routage qui de surcroît ne sont pas

transposables d'une technologie à l'autre. On peut aussi formuler la critique de la validité de

ces tableaux dans la prise en compte de l'environnement réel dans lequel vont être placées les

lignes.

3.2) Notre approche.

Notre proposition pour le routage automatique se place dans la continuité de notre démar-

che vis à vis des règles de dessin. De la même façon que pour la simulation analogique des

transistors MOS où on utilise des bibliothèques de modèles, nous proposons de faire appel à

des bibliothèques de modèles d'interconnexions. Jusqu'ici il n'y a pas vraiment de différence

avec les approches classiques, mais ces modèles pourraient correspondre à des abaques cali-

brant le délai de propagation ou le couplage diaphonique en fonction des dimensions géomé-

triques des pistes. L'avantage de ces abaques est qu'ils sont directement extraits de mesures

mais surtout qu'ils calibrent un phénomène parasite par rapport aux dimensions des intercon-

nexions dans les cas réalistes de routage complexe. Nous proposons d'illustrer l'optimisation

du placement routage par l'utilisation des abaques dans un exemple donnant un possible orga-

nigramme de routage dans le but d'optimiser la vitesse de propagation tout en respectant des

critères de couplage diaphonique (Fig.VI.10). Celui-ci pourrait s'insérer dans les méthodes

classiques de routage automatique de façon à s'affranchir des problèmes d'intégrité de signal.

181

Condition de routage : Optimisation du délai avec respect de la diaphonie

Calcul de la longueur nécessaire : Lnece

Extraction de la taille du buffer de la porte de départ

Lnece<Lmax

Longueur Max de couplage(en fonction dubuffer :Lmax

Estimation du délai pour Lnece : tnece

tnece<tmax

Routage

Insertion de répéteur

à tmax LmaxLnece =Lnece-Lmax

Choix taille buffer tel que lebuffer soit min avec respect de

tmax

Insertion répéteur

Oui

OuiNon

Non

Insertion de répéteur à Lmax

Lnece =Lnece-Lmax

Choix taille buffer tel que lebuffer soit min avec respect de

tmax

Insertion répéteur

Estimation du délai à Lmax :tnece

tnece<tmaxOuiNon

tmax = temps maximal depropagation autorisé

tnece = temps de propagationnécessaire pour aller d'une porte àl'autre

Lmax = longueur maximal de routageautorisé pour éviter la diaphonie

Lnece = longueur nécessaire pouraller d'une porte à l'autre

Figure VI.10 : Exemple de méthode de routage basée sur l'utilisations des abaques.

Dans l'organigramme apparaissent les valeurs Lnece et tnece, correspondant respectivement à

la longueur nécessaire d'interconnexion pour relier deux portes et au temps nécessaire au si-

gnal pour se propager sur Lnece.

182

Le critère principal est le respect des contraintes de diaphonie fixant les longueurs de rou-

tage maximales (Lmax) en fonction des différentes tailles de buffer. Pour s'affranchir de tout

risque de couplage diaphonique sur la puce nous avons choisi de caler Lmax, en fonction de la

taille des buffers, sur la valeur de tension de commutation de la porte la plus sensible moins

10% [SIC99]. Le critère secondaire est le respect du temps de propagation sur une intercon-

nexion (tmax) fixé par le concepteur (100ps dans notre exemple).

Cette technique fonctionne sur des bases de "pré-estimations" des phénomènes de délai de

propagation et de couplage diaphonique. Les parties rosées sont basées sur l'utilisations des

abaques extraits des mesures sur la puce BLUE correspondant aux variations de délai et de

couplage en fonction des longueurs de ligne et de la taille des commutateurs (Fig VI.11).

délai de propagation delay (ps)

0

100

200

300

400

500

600

700

800

0 2000 4000 6000 8000 10000 12000Length (µm)

H80 – Couplage diaphonique

0

0,2

0,4

0,6

0,8

1

1,2

1,4

1,6

100 1000 10000length (µm)

2727

1010

55

33

(a) (b)

Figure VI.11 : Abaques de délai de propagation et de couplage diaphonique appliqués auroutage automatique.

Dès que les valeurs de Lnece ou tnece atteignent les valeurs Lmax ou tmax, nous proposons d'in-

sérer un répéteur. Le choix du dimensionnement de ce répéteur se fait aussi en corrélation

avec les abaques pour le respect des critères définis. En principe, grâce à l'application de ce

type d'algorithme, il ne devrait plus exister sur la puce de problèmes de fautes logiques géné-

rées par couplage diaphonique.

Appliquons notre approche à un exemple où une porte dont le transistor de sortie a un taille

de 5*0.18µm (Fig. VI.12). La porte suivante se trouve à un distance de 8mm. D'après les aba-

ques de mesure, le temps de propagation est supérieur à 300ps, et le bruit de couplage est es-

timé à 0.9V (45% de VDD).

2727

55

1010

33

Niveau de faute logique -10%

tmax

Lmax

183

5*0.18 8 mm

2 mm

2 mm 2 mm4 mm

6 mm5*0.18

5*0.18

10*0.18

10*0.18 10*0.18

t = 350 ps

t = 100 ps

t = 100 ps t = 60 ps

t = 80 ps

t = 40ps

t = 350 ps

∆∆V = 0.9 V

t = 180 ps

∆∆V = 0.9 V

t = 200 ps

∆∆V = 0.6 V

Figure VI.12 : Illustration de l'insertion de répéteurs pour la réduction de diaphonie.

La première action sera le respect de Lmax qui provoquera l'insertion d'un répéteur à 2mm.

A cette distance le temps de propagation tnece n'est toujours pas suffisant. Le répéteur sera

donc avancé et placé à une distance de 2000µm. La nouvelle distance nécessaire est mainte-

nant Lnece =6000µm qui conduit à introduire un buffer de taille 10*0.18µm pour les co n-

traintes de délai. L'algorithme est relancé et conduit à l'introduction d'un nouveau répéteur à

4000µm. En introduisant un buffer de taille 10*0.18µm, le gabarit fixé est respecté. Au total,

en introduisant deux répéteurs, nous nous sommes affranchi de tout problème de couplage, et

le délai total est inférieur à 200ps.

Pourtant l'abaque de couplage sur laquelle nous avons basé notre étude correspond à un cas

critique où quatre lignes "aggresseur" couplées sur toute la longueur commuteraient en même

temps (configuration de bus). Le bruit de couplage ainsi obtenu est exacerbé de 40% par rap-

port au cas où deux lignes commuteraient en même temps, et 80% par rapport au cas où une

seule ligne viendrait perturber la victime. Ceci tend à dire que des analyses plus fines doivent

être menées quant aux possibilités de couplage pendant le routage automatique.

De plus il est tout à fait envisageable d'utiliser plutôt que les abaques, des lois mathémati-

ques directement extraites de celles-ci.

IV. Utilisation des abaques pour la vérification "post Layout" et lasimulation.

4.1) Estimation "post-layout" : définition.

L'estimation "Post-layout" est la dernière étape de la fabrication du circuit intégré avant la

mise en fabrication. Une fois le placement routage complet effectué, il faut valider l'intégrité

de signal sur toute la puce. Pour cela une extraction complète du circuit à partir du layout est

nécessaire pour estimer les délais de propagation et les phénomènes de couplage. Chaque in-

terconnexion doit alors être évaluée en terme de résistance et capacité équivalente, mais en te-

nant compte de ses voisines et donc des capacités de couplage équivalentes. Afin de calculer

184

les paramètres parasites pour chaque interconnexion, incluant les capacités, résistances et

couplages, nous devons raisonner en trois dimensions, gardant à l'esprit que le calcul doit être

simple pour s'appliquer en un temps raisonnable à un très grand nombre d'interconnexions.

Si l'on considère le nombre total d'interconnexions des circuits actuels, la complexité et la

multiplicité des configurations 3D, il faut faire appel à des approches analytiques.

4.2) Application au logiciel "MicroWind": Mise en place de l'extraction.

Notre but est d'appliquer ces techniques d'analyse "post layout " au logiciel de dessin "Mi-

croWind" développé à l'INSA [SIC99]. La figure VI.13 donne une aperçu du logiciel.

Figure VI.13 :Aperçu de la fenêtre de "MicroWind" [SIC98].

4.2.1) Technique d'extraction.

Nous devons trouver une méthode pour découper le circuit intégré en tronçons élémentai-

res où les formules de calcul deux dimensions, exprimées par unité de longueur sont applica-

bles. Pour le calcul des capacités de masse et de couplage pour une topologie

d’interconnexions quelconque, nous utilisons un algorithme spécifique permettant de résoudre

le problème trois dimensions par une approche deux dimensions. Nous utilisons pour ce faire

une matrice que nous remplissons de manière à représenter une image numérique du réseau

d’interconnexion comme présenté ci-dessous (FigVI.14).

185

Connexion 1

Connexion 2

0

6

1012

20

0 2 5 7 12

8

Figure VI.14 : Découpage de l’espace en zones élémentaires [SIC99].

2012 110 1 1 18 16 1 2 20 1 2

Y/X 0 2 5 7 12

Tableau VI.1 : Tableau de stockage des pistes métalliques [SIC99].

Par balayage du tableau en X et en Y on considère les cases non vides. La capacité propre

est calculée d'après la valeur de C par unité de longueur pour l'espacement donné, multiplié

par la longueur déduite du tableauVI.1.

On considère ensuite les espaces entre pistes. La capacité de couplage est calculée d'après

la valeur de C par unité de longueur pour l'espacement donné, multiplié par la longueur dé-

duite du tableauVI.2. 2012 110 1 1 18 1 coupl.Y6 1 coupl. X2 2 20 1 coupl. X1 2

Y/X 0 2 5 7 12

Tableau VI.2 : Repérage des zones couplées [SIC99]

Au dessus d'une certaine distance entre pistes, nous estimons que la capacité de couplage

est négligeable et qu'il n'y a pas lieu de calculer sa valeur. Ce filtrage réduit considérablement

le nombre de cas à traiter. Il induit en revanche une erreur d'appréciation du couplage si le fil-

trage est trop sévère. La distance précisée pour le filtrage est déduite du tableau d'évolution de

la capacité de couplage avec la distance. La distance au-delà de laquelle la capacité de cou-

plage est divisée par 5 est la distance de filtrage. Pour son évaluation, nous nous plaçons dans

une configuration de couplage type, c’est-à-dire avec un métal croisant à 90° un métal supé-

186

rieur et métal inférieur, nous utilisons les abaques issus du logiciel "C_Param" que nous avons

développé.

Capacité (aF/µm)

Configuration decouplagestandard

Couplage limite

d=0.4µm

d=3 µm

Capacité dediaphonie C12

Capacité demasse C10

Figure VI.15 : Filtrage de la capacité de couplage (0.35µm)

Nous effectuons le calcul des capacités de couplage latéral pour chaque niveau de métal,

comme indiqué ci-dessous, avec en paramètre la distance limite au delà de laquelle le cou-

plage est ignoré.

Nous effectuons le calcul des capacités de croisement de chaque niveau de métal avec son

niveau inférieur en utilisant une formule faisant intervenir la capacité surfacique de croise-

ment Cs, la capacité de bord Cb et la capacité de coin Cc, illustrées Figure VI.16 . Les cou-

plages metali avec metali-2 sont ici ignorés. Deux options sont proposées: soit considérer le

croisement comme une capacité vers la masse, soit considérer le croisement comme une réelle

capacité de couplage. Dans le premier cas nous ramenons le problème de croisement à un lien

avec une masse "molle", dans le second cas nous alourdissons le schéma électrique mais pre-

nons en compte la contribution réelle de couplage diaphonique.

W1

W2

Cs

Cc

Cb

Figure VI.16 :Capacités de couplage entre deux pistes croisées

187

Où :

Cx = Cs (W1*W2)+2*Cb(W1+W2)+4*Cc

Cx = capacité total de croisement

Cs = capacité de couplage inter niveau par unité de surface



Cb = capacité linéique de bord

Cc = capacité unitaire de coin

Grâce à cette technique, nous sommes à même d'extraire les valeurs de capacité et de ré-

sistance pour toutes les interconnexions du circuit. Mais à l'extraction des lignes, s'ajoute aus-

si celle des transistors, nécessaire pour modéliser des fronts de monté et des charges connectés

sur les pistes. L’extraction complète du circuit correspondant à la localisation des transistors,

l’évaluation des capacités et résistances d’interconnexion, ainsi que la matrice des couplages

entre pistes est coûteuse en temps CPU pour les grands circuits. Cette méthode qui consiste à

effectuer une extraction "à plat" se trouve fortement limitée dès qu’il s’agit d’extraire le cir-

cuit de grandes puces.

4.2.2) Implémentation.

La commande d'extraction est directement accessible à tout moment depuis l'éditeur de

layout pour obtenir une estimation rapide des caractéristiques d'une interconnexion en cli-

quant sur le nœud choisit. La fenêtre "navigator" apparaît donnant les informations sur la lon-

gueur totale du nœud, sa capacité équivalente ainsi que sa résistance (Fig.VI.17). Chacun des

éléments parasites est détaillé pour montrer les différentes contributions sous la forme de ca-

pacité linéique, capacité de couplage, capacité de diffusion, résistance linéique, contribution

des via, et résistance du polysilicium. Dans la partie "Device", la liste de tous les transistors

connectés à la piste extraite est donnée avec le détail de leurs dimensions.

188

Capacité totale

Résistance totale

Longueur totale

Détail de lacapacité

Détail de larésistance

Numéro de nœud

Liste et détaildes transistorsconnectés à la

piste.

Figure VI.17 : Fenêtre du "navigator" donnant les informations d'une interconnexion.

4.3) Extraction des phénomènes parasites.

Les études sur la propagation et le bruit de couplage diaphonique reposent sur les valeurs

physiques R, C des interconnexions et les tailles des transistors MOS. Les nœuds critiques

peuvent alors être extraits sous forme d'une cartographie du circuit, identifiant par des niveaux

de couleur les zones à risque.

Pour éviter d'avoir des temps d'extraction il est possible de filtrer les nœuds à extraire en

définissant manuellement la longueur à partir de laquelle on estime qu'il n'y aura pas de pro-

blème de détérioration du signal. On élimine ainsi l'extraction des paramètres R et C sur les

plus petites interconnexions.

La description des étapes de la méthode est reportée en figure VI.18. Nous partons d’une

description du circuit intégré "à plat", c’est-à-dire au niveau des masques du circuit. Connais-

sant les paramètres électriques de la technologie employée, listés dans un fichier de règles, le

logiciel extrait le circuit complet avec la liste et tailles de MOS, interconnexion et couplages.

Les transistors connectés à la ligne sont identifiés en tant que bruiteurs ou charges.

189

Lecture de latechnologie

Extraction des driverscoupables

Mise en place dumodèle d'interconnexion

pour le délai ou lecouplage.

Extraction desinterconnexions

Lecture d’un dessin aumicron

Extraction du drivervictime

Extraction destransistors

Filtrage des longueurs

Calcul de R, Cmasse,Ccouplage avec les plus

proches voisins

Figure VI.18 : Principe de l’extraction "à plat" [SIC99].

Notre méthode proposée consiste à déduire pour chaque ligne d’interconnexion, en fonc-

tion des drivers et charges associées, le délai de propagation et le bruit de couplage par des

formulations analytiques "pire cas". Sans être très précise ni très représentative du fonction-

nement réel du circuit, cette approche permet de classer rapidement les interconnexions en

terme de délai et couplage, et donc de repérer les lignes à risque.

Les drivers ont un circuit électrique inconnu à priori. Leur schéma électrique peut aller du

simple inverseur à un étage complexe. Le plus simple est de ramener le circuit du driver à un

circuit simple sous forme d’un nMOS "équivalent" et d’un pMOS simple "équivalent".

L’extracteur inclut donc un algorithme de fusion des transistors N et P connectés en série ou

en parallèle. L’extraction du réseau fonctionne jusqu’à retrouver les rails d’alimentation VDD

et VSS, avec la règle qui consiste à augmenter W équivalent avec des transistors vus en pa-

rallèle, et de diminuer W équivalent avec des transistors vus en série. Les paramètres extraits

sont la taille de l'inverseur équivalent qui génère le bruit, et la résistance équivalente qui rap-

pelle la ligne à un potentiel fixe. Les résultats de cette technique mènent aux schémas équi-

valents (a) pour une interconnexion seule et (b) pour deux interconnections couplées, de la fi-

gure VI.19.

190

Ceq

ReqWeq/Leq

CCheq

Ceq

ReqWeq/Leq

Ceq

Req

RD

Cxeq CCheq

CCheq

(a) (b)

Figure VI.19 : Extraction des paramètres de ligne pour un calcul analytique du délai depropagation et du bruit de diaphonie

La formulation analytique que nous utilisons pour l'estimation du délai de propagation a

été proposée par C.G Lin-Hendel [LIN91] est donnée ci dessous.( )CheqDDCheqeq CRCRRCRCt +++= 92.043.0 ( 6.3 )

Où t est le délai de propagation (s),

R = Résistance intrinsèque de la ligne (Ω)

Ceq = Capacité totale de la ligne (F)

CCheq = capacité de charge de la ligne, équivalente à la capacité de grille de la porte en

sortie (F).

RD = Résistance equivalent du buffer d'entrée de ligne(Ω).

La capacité totale de l'interconnexion Ceq prend en compte la somme de toutes les contri-

butions capacitives que voit la ligne à quantifier : la capacité de masse propre et les capacités

de croisement et de couplage latéral. L'avantage de cette formulation est d'être très simple et

donc facilement utilisable au sein d'un logiciel d'analyse "post-layout". De plus elle prend en

compte les éléments connectés de part et d'autre de la ligne.

Une formulation analytique approchée du bruit diaphonique est alors utilisée pour classer

les interconnexions en terme de bruit maximum induit. Nous estimons que ce bruit est

d’autant plus grand que le rapport capacité couplage/capacité substrat est favorable, et que le

rapport des tailles des MOS coupable/victime est favorable [SICA92]. La valeur limite du

bruit, pour une taille de coupable très grande et de victime très petite, vaut le rapport des ca-

pacités multiplié par VDD. D’autres formules plus précises mais plus complexes ont été pro-

posées T. Sakurai [SAKU93] pour le calcul de l'amplitude de couplage. Dans la mesure où

nous souhaitons conduire une évaluation comparative la plus rapide possible, nous nous limi-

terons à l'approximation suivante :

X

XDD C

CVV

+=∆

1. ( 6.4 )

où ,

1

12

CC

CX = ( 6.5 )

191

avec

C12 = capacité de couplage

C1 = capacité du nœud analysé

K = constante technologique

x = (Wvictime/Lvictime) / (Wcoupable/Lcoupable)

4.4) Exemples d'application.

Nous portons notre analyse pour l'estimation du délai de propagation et l'analyse du cou-

plage sur un circuit complexe comprenant plusieurs centaines d'interconnexions. La technolo-

gie utilisée est une technologie 0.25µm. Nous connaissons par une extraction préalable la lon-

gueur des interconnexions. Si elles sont inférieures à la valeur prédéfinie dans le filtre

(100µm) nous ne l'extrayons pas. Cette longueur peut être définie avec soin de façon à cali-

brer une longueur critique de propagation et de couplage.

Un exemple de circuit analysé en post-routage selon cette méthode est présenté ci-dessous

(Fig.VI.20). Les zones rouges correspondent aux connexions violant la règle de longueur cri-

tique, soit moins de 10%du nombre total d’interconnexions. Ceci ne veut pas dire pour autant

que le problème de diaphonie va se traduire par une erreur de fonctionnement. Dans la grande

majorité des cas, la distance de couplage critique a été fixée pour une configuration pire cas

très particulière : coupables très puissants, victimes très faibles, récepteur à marge de diapho-

nie très faible, et couplage maximal ! Il incombe alors à l’utilisateur d’analyser de manière

fine la configuration réelle de coupable afin de s’assurer que nous ne sommes pas dans le cas

qui s’avérera fatal pour la puce.

Figure VI.20 : Analyse post-routage des interconnexions violant la règle de couplage criti-que

192

Dans le cas de l’extraction post-routage, le filtrage peu efficace des alertes est avantageu-

sement compensé par une simulation locale du fil posant problème. Au prix d’une extraction

ciblée et d’une simulation analogique dans le domaine temporel, l’utilisateur peut analyser en

finesse le nœud dont la longueur de couplage critique a été dépassée, afin de statuer sur une

possibilité de faute.

Le problème principal du logiciel de calcul de couplage est son efficacité relativement ré-

duite, autant pour ce qui est du temps de calcul que de l’espace mémoire requis. Comme le

circuit est partitionné en x,y, la mémoire requise est donc m.x.y.sr, où m est le nombre de ni-

veaux de métal, x le nombre de coordonnées horizontales, y le nombre de coordonnées verti-

cales et la taille mémoire pour stocker une information élémentaire nécessaire au traitement,

ici un nombre décrivant le numéro du nœud électrique.

4.5) Deuxième approche.

Au lieu de se référer à une extraction complète des paramètres parasites, une alternative

consiste à utiliser les abaques de délai de propagation et le couplage. L'avantage de cette tech-

nique est de s'affranchir de l'étape correspondant à l'extraction R et C des lignes, opération

coûteuse en temps CPU. On évite par là même l'utilisation d'une formule analytique dont la

précision n'est pas garantie. Les abaques mesurées présentent donc le double avantage de ne

passer que par l'extraction des dimensions des interconnexions, et de donner des résultats ca-

librés sur des cas réels. Son inconvénient majeur réside dans le fait que les motifs de mise en

place des abaques sont complèxes de mise en oeuvre.

Pour la puce BLUE, notre étude s'est basée sur l'analyse de lignes de métal 3 confinées

dans un grillage en métal 2 et métal 4. Le métal 3 a été choisi car il correspond avec les ni-

veaux 2 et 4 aux densités de routage les plus importantes, mais surtout aux longueurs de rou-

tage les plus importantes, les niveaux 5 et 6 étant en général réservés aux alimentations VDD et

VSS. D'un point de vue process de fabrication, ces trois niveaux sont équivalents. Cette équi-

valence se répercute sur la valeur de la résistance de ligne, mais aussi sur les valeurs de capa-

cité, essentiellement à cause des densités de routage. En effet, si l'on considère le nombre

d'interconnexions par unité de surface [SIA97], une piste métallique ne rencontre pratique-

ment plus le substrat, et la capacité vers la masse tend à disparaître au profit d'un couplage

avec un plan de masse flottant. C'est pourquoi nous avons choisi de confiner les pistes étu-

diées dans un grillage dont l'espacement entre pistes est représentatif du nombre de croise-

ment statistique d'une puce dans cette technologie. Nous aurions aussi pu envisager de dupli-

quer les motifs pour avoir des mesures de propagation et de couplage diaphonique avec plu-

sieurs pas de routage du grillage, ce qui aurait pu nous permettre de dupliquer les abaques en

fonctions du nombre de croisements.

Nous proposons donc maintenant un organigramme basé sur l'utilisations des abaques ex-

traites de la puce BLUE dans le but d'effectuer des estimations "post-layout" du délai et du

bruit de couplage. Cet organigramme est présenté en figure VI.21.

193

Extraction à plat des longueurs d'interconnexions.

Mise en place de filtre pour limiter le nombred'interconnexions à extraire

AffichageGraphique

Extraction de la taille des interconnexions et destailles de transistors qui y sont connectés.

Extraction du délai depropagation

Lecture de ∆t dans l'abaque :∆t = f (L, WT)

Classement par ordre de priorité

Extraction du couplagediaphonique

Lecture de ∆V dans l'abaque :∆V = f (L, WT, S)

Classement par ordre de priorité

Figure VI.21 : Organigramme proposé pour l'analyse "post-layout".

Cette méthode de vérification post-layout fait appel à deux abaques uniquement. Le pre-

mier donne un loi d'évolution du délai en fonction de deux paramètres, L la longueur de l'in-

terconnexion cible, et WT la taille du buffer d'attaque. Dans cette analyse nous ne prenons

volontairement pas en compte le paramètre S, espacement entre les pistes. En effet, nous pou-

vons considérer que la capacité totale de la ligne est constante qu'il y ait ou non des pistes

couplées. Si l'on considère les valeurs de la capacité de bord et de la capacité de couplage

[ST-98], la capacité totale de l'interconnexion reste quasi constante. L'influence sur le délai

est donc minime. Ceci a été confirmé par les mesures réalisées sur la puce BLUE où on note

une augmentation du délai de 10% entre des lignes couplées à espacement minimun et espa-

cement double. Au delà de celle valeur d'espacement il n'y a plus de variation de délai

(Fig.IV.22). Le deuxième abaque utilisé concerne l'évolution du couplage diaphonique avec la

longueur de ligne (L), l'espacement entre piste (S) et la taille des buffers agresseurs (WT)

(Fig.VI.23).

194

0

50

100

150

200

250

300

0 5 10 15 20 25 30

Taille du buffer en µm (L = 0.18µm)

Temps (ps)

S = 0.4

S = 0.8

S = 1.6

Figure VI.22 : Evolution du délai en la taille de buffer et l'espacement entre pistes(L=3mm)

300µ

m10

00µm30

00µm

1000

0µm

0.4µm0.8µm

1.2µm1.6µm

0.4µm0.8µm

1.2µm1.6µm

0.4µm0.8µm

1.2µm1.6µm

0.4µm0.8µm

1.2µm1.6µm

0

0.4

0.8

1.2

1.6

Espacement entre piste

Longueur

Tension (V)

Taille du buffer 3*0.18µm




Figure VI.23 : Evolution du couplage diaphonique en fonction des longueurs de lignes, del'espacement entre ligne et de la taille du buffer d'attaque (pire cas).

195

V. Conclusion.

Face à la problématique des phénomènes parasites liés aux interconnexions, il devient ur-

gent de trouver des solutions permettant de garantir la sûreté de fonctionnement des circuits

intégrés. Pour cela nous avons essayé de nous placer dans l'optique du flot de conception en

essayant de déterminer quelles étaient les étapes sur lesquelles nous pouvions agir depuis la

mise en place des règles de dessins jusqu'au circuit final. Trois étapes ont retenu notre atten-

tion.

La première est la mise en place des règles de dessin, avec l'ajout de nouvelles données

concernant les interconnexions. Les abaques mesurés peuvent être d'une grande utilité pour

fixer des combinaisons d'interconnexions et de transistors de façon à interdire toutes configu-

rations où le délai de propagation du signal et le couplage diaphonique atteindraient des va-

leurs critiques.

La deuxième étape concerne les logiciels de placement et routage des circuits. Nous avons

montré qu'il était possible de trouver des méthodes de routage visant à éviter tout problème

d'intégrité de signal. Nous avons choisi d'utiliser les abaques mesurés sur la puce BLUE pour

définir les critères de routage. La technique utilisée est basée sur l'insertion de répéteurs. Bien

que perfectible, cette méthode donne la marche à suivre pour éviter de faire des calculs com-

plexes de délai et de diaphonie au moment du placement routage.

Enfin la dernière étape de conception consiste à vérifier l'intégrité complète de la puce par

l'analyse "post-layout". Celle-ci passe en général par l'extraction des paramètre parasites, à

savoir R et C, de toutes les interconnexions du circuit, puis par une estimation rapide des dé-

lais et des bruits générés en utilisant des formulations analytiques. Pour éviter cette étape

d'extraction qui est très coûteuse en temps de calcul, nous proposons une solution qui consiste

à quantifier directement les phénomènes parasites en fonction de dimensions géométriques.

Le but de toutes ces études est de proposer des méthodes de conception de circuits micro-

électroniques garantissant un circuit sûr de fonctionnement.

L'utilisation d'abaques directement déduits de mesures permet de sauter les étapes d'ex-

traction et de simulation tout en garantissant une estimation correcte des phénomènes parasi-

tes.

196

Références :

[IBM98] Site Web : http://www.chips.ibm.com/products/interconnect/.

[DEL97] N. Delorme, "Influence des interconnexions sur les performances des circuits in-tégrés silicium en Technologie Largement Submicronique", Thèse soutenue enNov. 1997 à Institut National Polytechnique de Grenoble

[BAK85] H.B. Bakoglu, J.D. Meindl, "Optimal Interconnection Circuits for VLSI", IEEETransaction on Electron Devices, Vol. ed-32, N° 5, May 1985.

[ST-M96] "HCMOS6 preliminary Design Rule Manuel, 0.35µm Five metal CMOS Process– Digital and Analog", ST-Microelectronics, Aout 1996.

[ST-M98] "HCMOS7 preliminary Design Rule Manuel, 0.25µm Six metal CMOS Process –Digital and Analog", ST-Microelectronics, Aout 1998.

[SYN99] Site Internet de Synopsys présentation du dernier auto-routeur, "Flexroute" .http://www.synopsys.com/products/tlr/tlr_ds.html.

[SIC99] E. Sicard, "Le couplage Diaphonique dans les circuits CMOS Sub-microniques"Habitilation à diriger des recherches soutenue à l'INSA de Toulouse, janvier 1999.

[LIN91] C. G. Lin-Hendel, J. Loos, K.K. Thornber, "Accurate Parasitic Interconnect Mode-ling for High Frequency LSI/VLSI Circuit and Systems", Proceeding of 1991 Interna-tional Symposium on Technlogy, Systems and Applications, PP 403-408.

[SICA92] E. Sicard, A. Rubio "Analysis of Crosstalk Interference in CMOS ICs", IEEETrans EMC, Vol 24 N° 2, May 92.

[SIC92] E. Sicard, "La Micro-Electronique Simulateur en Main", TEC & DOC Lavoisier,Language et Informatique - ISBN : 2-85206-816-8.

[SAKU93] Sakurai T. « Closed-form expressions for interconnection delay, coupling andcrosstalk in VLSIs », IEEE Transactions on Electron Devices, vol 40, n°1, pp118-124, January 1993.

197

Conclusion

198

Les évolutions technologiques dans les circuits intégrés silicium CMOS permettent aujour-

d'hui l'intégration de fonctions de plus en plus complexes, à des fréquences de fonctionnement

de plus en plus grandes. Cette évolution est largement "cofinancée" par l'explosion de la mi-

cro-informatique, des multimédias et systèmes de communication pour qui les besoins sont de

plus en plus grands en terme de performances. Le marché des microprocesseurs a été long-

temps moteur de la course à la réduction de dimension. Avec l'apparition de circuits pouvant

travailler à des fréquences de l'ordre du giga-Hertz, de nouveaux marchés tels que la télépho-

nie mobile et le traitement du signal (DSP) poussent les fabricants de circuits intégrés vers

une augmentation constante des performances.

Ces quinze dernières années ont été les témoins d'un effort constant visant l'intégration de

fonctions de plus en plus complexes. La densité d'intégration à laquelle nous sommes arrivés

commence à poser de gros problèmes d'intégrité de signal. De la technologie 0.7µm à deux

niveaux de métal, nous sommes passé à la technologie 0.18µm, six niveaux de métal en l'es-

pace de dix ans, et les interconnexions sont aujourd'hui un facteur important de la sûreté de

fonctionnement des systèmes qu'il faut intégrer dans les étapes de conception.

Nous avons dont dans ce mémoire répertorié les phénomènes parasites liés aux intercon-

nexions, à savoir les délais de propagation, le couplage diaphonique et les délais induits par

couplage, en présentant leurs effets et leurs évolutions face aux réductions de dimensions.

En partant de l'analyse électromagnétique des lignes métalliques dans un diélectrique, nous

avons développé un logiciel paramétrique d'extraction des paramètres capacitifs. Celui-ci in-

tègre deux méthodes de résolution basées sur les équations de Laplace et les équations de

Green. Ce logiciel nous a servi de base pour le calcul des éléments parasites à intégrer dans la

modélisation des interconnexions. Nous avons ensuite présenté le domaine de validité et la

précision des différents modèles utilisables pour la simulation analogique, en les appliquant à

une étude sur la propagation.

Toutes ces analyses théoriques doivent être validées de façon expérimentale. La caractéri-

sation des interconnexions en technologies CMOS est un problème délicat, lié aux très faibles

effets mis en jeux. Nous avons donc répertorié les principales méthodes de mesure existantes

quelles soient externes ou implémentées sur silicium en donnant leurs avantages et inconvé-

nients. Plusieurs puces ont alors été réalisées de la technologie 0.7µm à la technologie 0.18µm

intégrant la méthode de mesure à échantillonnages développée à l'INSA. Les bons résultats

obtenus ont permis le transfert industriel de la technique chez ST-Micro-electronics, et INFI-

NEON.

Ce travail s'intègre dans une problématique visant à apporter aux concepteurs des solutions

rapides, et fiables garantissant l'intégrité des systèmes intégrés. Cette vision passe par l'im-

plémentation dans le flot de conception de règles de dessins spécifiques, par le développement

d'algorithme de placement/routage mettant en jeu des critères de fiabilité et par une analyse

"post-layout" rapide. A partir des différents résultats de mesure obtenus un ensemble d'aba-

199

ques calibrant le délai de propagation et le bruit induit par diaphonie a été élaboré et utilisé à

différents niveaux de conception. Ces techniques ont été intégrées dans le logiciel "Micro-

Wind" pour l'analyse post-layout des délais de propagation et du bruit de couplage.

Pour parfaire ces études, il est important de prendre en compte l'influence des effets de

couplage sur les retards de propagation, phénomène qui prend de plus en plus d'importance

dans les technologies submicroniques. Des abaques spécifiques devront être mis au point pour

alimenter notre atelier logiciel, et parfaire les méthodes de conception et de diagnostic des pu-

ces.

D'autres phénomènes parasites liés aux interconnexions sont à considérer comme les fluc-

tuations d'alimentations, les problèmes d'émission et de susceptibilités des puces. Celles-ci

sont aujourd'hui un facteur prédominant de la pollution électromagnétique, et de gros efforts

restent à faire pour prendre en compte les circuits intégrés à un niveau hiérarchique supérieur

ne négligeant pas l'environnement dans lequel ils vont travailler.

Face aux complexités grandissantes des circuits intégrés et à l'évolution rapide vers les di-

mensions submicroniques profond, les considérations physiques des interconnexions doivent

être ramenées le plus possible en amont du flot de conception pour garantir la sûreté de fonc-

tionnement des systèmes. Ceci tend à dire que le nouveau challenge des interconnexions ne se

situe pas seulement au niveau du développement de nouveaux procédés de fabrication, mais

aussi au plus haut niveau des phases de conception.

200

Glossaire.

201

Glossaire des termes techniques :

MOS Abréviation de Métal - Oxyde - Semiconducteur, désignant le transistorélémentaire. Le MOS existe en deux versions: l'un à canal N, l'autre ca-nal P.

LITHOGRAVURE La plus petite dimension des motifs dessinés. Cette dimension est iden-tifiable à la distance entre drain et source du transistor. On l’assimileaussi à la « technologie ». Ainsi le Pentium II est fabriqué en« technologie » 0.25µm, soit une lithogravure de 0.25µm environ.

NMOS N canal transistor Metal Oxide Semi-conductor. Transistor MOS à canalN

PMOS P canal transistor Metal Oxide Semi-conductor. Transistor à canal PCMOS Complementary - Metal - Oxide - Semi-conductor. C'est le nom de la

technologie utilisant des transistors MOS de canal N et de canal P.

Layout Dessin de conception des circuits électronique intégrés.VDD Alimentation. Sa valeur typique est 5V en technologie supérieure à 0.5

µm, 3V en 0.35µm, 2.5V en 0.25 µm. VDD ne cesse de décroître avecl’évolution de la technologie.

VSS Masse. Sa valeur est 0V.

Niveau 1 Niveau logique considéré comme « 1 ». Il s'agit en logique CMOS d'unetension nettement supérieure à VDD/2.

Niveau 0 Niveau logique considéré comme « 0 ». Il s’agit en logique CMOSd'une tension nettement inférieure à VDD/2.

Propagation Terme incluant divers phénomènes retardant et déformant la transmis-sion d’une information logique sur une interconnexion du circuit inté-gré. Une puce en 1998 intègre en moyenne 1KM d’interconnexion.

Diaphonie Effet de couplage par proximité, lié à l’augmentation des surfaces enregard des interconnexions. La commutation d’un signal peut entraînerla commutation d’un autre par diaphonie dans certains cas rares maistrès dangereux.

Délai par diaphonie Retard de propagation d’un signal lié à la commutation simultanée d’unfil voisin proche, couplé par diaphonie. Ce retard peut atteindre rapide-ment 100% du retard nominal, et donc compromettre le fonctionnementdu circuit.

Di/dt Plutôt que le courant consommé, c’est sa variation qui est préoccupanteen intégrité du signal, liée à la perte possible de tension dans les induc-tances présentes notamment dans les boîtiers. Un fort di/dt dans un fild’alimentation crée des fluctuations, émet des parasites, déclenche desniveaux intempestifs ou compromet la synchronisation du circuit.

202

Règles de dessin Ensemble des règles de dessins utilisées pour la conception des circuitsintégrés. Elle sont répertoriées dans le manuel des règles de dessin, ou"Design Rule Manual", DRM.

Placement Etape de la conception hiérarchique consistant à disposer les portes etcellules sur le silicium.

Routage Etape de la conception consistant à lier les portes entre elles par despistes métalliques

Vérification post-layout Etape consistant à vérifier les fonctionnalités du circuit après placementroutage. Dernière étape avant la fabrication

Low K Technique visant à réduire les effets de couplage diaphonique latérauxen remplaçant le diélectrique « naturel » SiO2 par un diélectrique depermittivité relative plus faible permettant de conserver le même espa-cement entre pistes.

sub-micronique pro-fond

Lithogravure inférieure à 0.5 µm. Les générations 0.35 µm (1996),0.25µm (1998) et 0.18 µm (1999) en font partie.

MM9 MOS model 9. Un modèle très performant développé dans les années1990 par Philips. Longtemps confidentiel, il s’est imposé comme stan-dard de base chez ST, Siemens et Philips mais tarde à acquérir le statutde standard mondial, face à son rival le modèle BSIM3 de Berkeley.

SOI Silicon on Insulator. Le problème est de savoir quand l’industrie micro-électronique va basculer d’une technologie silicium sur substrat à cellesur isolant. Les avantages sont alléchants : 200% de gain en rapidité,150% de gain en surface, mais il faut tout revoir : les modèles, les tech-niques de dessin, le procédé de fabrication.

Front-End La mise au point et fabrication du transistor MOS. Autrefois considéréecomme la partie noble.

Back-End La mise au point et fabrication des interconnexions. Autrefois considé-rée comme anecdotique, elle est la source de toutes les peines et detoutes les attentions.

203

Glossaire des notations physiques:

Er

Champ électrique.

Dr

Vecteur excitation électrique (Induction électrique).

Br

Champ Magnétique.

Hr

Vecteur d'excitation magnétique (Induction magnétique).

vρ Distribution des densités de charge dans le volume.

jr

Vecteur distribution de densité de courant.

ε Permittivité.µ Perméabilité.

σ Conductivité.

0ε Permittivité du vide.

0µ Perméabilité du vide, µ0 = 1.257e-10 H/m

Φ Potentiel scalaire du champ électrique.

Ar

Potentiel vecteur du champ magnétique.

ω Pulsation.

δ Angle de perte.

dä Angle de perte du diélectrique.

cδ Angle de perte du conducteur.

k Constante de propagation.

SIδ Profondeur de pénétration de l'effet de peau dans le silicium.

204

Unités et Constantes Usuelles

Valeur Nom Notation

1012 Terra T109 Giga G106 Méga MEG103 Kilo K100

10-3 Milli M10-6 Micro U10-9 Nano N10-12 Pico P10-15 Femto F10-18 Atto A

Nom Valeur Descriptionε0 8.85 e -14 Farad/cm permittivité du videεr SiO2 3.9 - 4.2 permittivité diélectrique relative du

SiO2εr Si 11.8 permittivité diélectrique siliciumεr Epoxy 5.0 permittivité diélectrique de l’époxyεr céramique 12 permittivité diélectrique relative d’un

boîtier céramiquek 1.381e-23 J/°K Constante de bolztmanq 1.6e-19 Coulomb Charge de l’électronµn 600 V.cm-2 Mobilité de l’électron dans le siliciumµp 270 V.cm-2 Mobilité du trou dans le siliciumγal 36.5 106 S/m Conductivité de l’aluminiumρ al 0.0277 Ω.µm Résistivité de l’aluminiumγ cu 58 106 S/m Conductivité électrique du cuivreρ cu 0.0172 Ω.µm Résistivité du cuivreρ tungstène (W) 0.0530 Ω.µm Résistivité du tungstèneρ or (Ag) 0.0220 Ω.µm Résistivité de l’orµ0 1.257e-6 H/m Perméabilité du videT 300°K (27°C) Température standard d’opération

205

Annexes.

206

Annexes A

L'annexe suivante regroupe les informations relatives aux simulations et études menées

dans le chapitre III. Elles correspondent à l'élaboration des figures III.20 et III.21. Ces études

sont basées sur les règles technologiques suivantes :

Lithographie(µm)

Lambda(λ )(µm)

Année Nb deniveaux

Tensiond’alimentation

(V)

Oxyde(A)

Vt(V)

Fichier de rè-gles

0.7

0.4 1990 2 5.0 150 0.7 Ams08.rul

0.35

0.2 1995 5 3.3 80 0.5 Hcmos6.rul

0.250.15 1997 6 2.5 60 0.45 Hcmos7.rul

0.18 0.1 1999 6 2.0 45 0.40 Hcmos8.rul

0.12 0.07 2000 7 1.5 25 0.30 Hcmos9.rul

0.10 0.05 2002 7 1.2 15 0.25 Hcmos10.rul

0.07 0.04 2004 8 1.0 10 0.20 Hcmos11.rul

Tableau A.1 : Evolution des interconnexions en fonction des technologies

Les interconnexions sont dimensionnées comme l'indique la figure A.1 et reportées dans le

tableau A.2

W

WT

HW

Figure A.1 : Définition des paramètres géométriques des interconnexions.

2λ2λ

207

Lithographie(µm)

λ(µm)

Nbmétaux

W(µm)

T(µm)

H(µm)

T/W Cond εr

(*ε0)Fichier de règle

0.7

0.4 2 1.6 1.1 3.0 0.6 Al 4.0 Ams08.rul

0.35

0.2 5 0.8 0.8 3.1 1.0 Al 4.0 Hcmos6.rul

0.25

0.15 6 0.5 0.7 2.1 1.2 Al 4.0 Hcmos7.rul

0.180.1 6 0.4 0.6 1.8 1.5

AlAlCu

4.03.03.0

Hcmos8.rulHcmos8l3.rulHcmos8x.rul

0.120.07 7 0.3 0.5 1.5 1.7

AlCu

4.03.0

Hcmos9.rulHcmos9x.rul

0.100.05 7 0.2 0.4 1.2 2.0

AlCu

4.02.5


0.070.04 8 0.15 0.35 0.9 2.5

AlCu

4.02.0


Tableau A.2 : Evolution des interconnexions en fonction des lithographies

Les quatre technologies utilisées pour nos études sont les suivantes:

AMS08.

HCMOS6

HCMOS8

HCMOS10

Les paramètres R, L et C ont été calculés grâce au logiciel d'analyse paramétrique présenté

dans le chapitre II, par la résolution des fonctions de Green.

Le tableau A.3 donne les valeurs trouvées par unité de longueur (µm) pour une ligne de

métal 3 (métal 2 pour la technologie AMS08) seule au dessus d'un plan de masse en métal 1

(au dessus du substrat pour la technologie AMS08).

Technologie λλ(µm)

CG

(fF/µm)Ll

(pH/µm)R

(ΩΩ/µm)

AMS08 0.4 0.0978 0.437 0.0333

HCMOS6 0.2 0.0825 0.54 0.060

HCMOS8 0.09 0.0838 0.535 0.133

HCMOS10 0.05 0.0801 0.554 0.400

Tableau A.3 : Paramètres des interconnexions pour les technologies étudiées.

Avec ces valeurs, huit types de modélisation des interconnexions ont été utilisées :

208

C pure

CRC : Modèle en Π non distribué.

CRC_d2 : Modèle en Π distribué 2 fois.

CRC_d3 : Modèle en Π distribué 3 fois.

CRLC : Modèle en Π non distribué.

CRLC_d2 : Modèle en Π distribué 2 fois

CRLC_d3 : Modèle en Π distribué 3 fois.

CRLC_d8 : Modèle en Π distribué 8 fois.Le fichier PSPICE utilisé comporte les sous circuits correspondant à chacun de ces modèles, ainsi qu'une analyse

paramétrique basée sur la longueur de ligne(.PARAM). il est reporté ci dessous.

209

interconnect's Modelisation**************************************************************** file store in Donald* c:\mes documents\doc fabrice\evaluation Mo-del\Model_line.cir* fabrice the 10/08/1999***************************************************************

********************************************************** definition of the line parameter in HCMOS6 technology*********************************************************

* resistivity* Metal 3 60 mOhm* Metal 5 50 mOhm

* Ground capacitance* Metal 3 0.0825fF* Metal 5 0.068fF

* Inductance* Metal3 0.54pH* Metal5 0.65pH

** All the values are given per µm* L must be in µm*

******************************sub-circuits descriptrion*****************************

* C line Model******************

.subckt Model_C in params: Cg_value=0.08556fFCline in 0 Cg_value*L.ENDS

* CRC Line Model*****************

.subckt Model_CRC in out params:Cg_value=0.0825fF,Rvalue=0.060Cground1 in 0 Cg_value*L/2Rline in out Rvalue*LCground2 out 0 Cg_value*L/2.ends

* distributed (2) CRC Line Model******************************

.subckt Model_CRC_d2 in out params:Cg_value=0.0825fF,Rvalue=0.060Cground1 in 0 Cg_value*L/3Rline1 in inter1 Rvalue*L/2Cground2 inter1 0 Cg_value*L/3Rline2 inter1 out Rvalue*L/2Cground3 out 0 Cg_value*L/3.ends

* distributed (3) CRC Line Model******************************

.subckt Model_CRC_d3 in out params:Cg_value=0.0825fF,Rvalue=0.060Cground1 in 0 Cg_value*L/4Rline1 in inter1 Rvalue*L/3

Cground2 inter1 0 Cg_value*L/4Rline2 inter1 inter2 Rvalue*L/3Cground3 inter2 0 Cg_value*L/4Rline3 inter2 out Rvalue*L/3Cground4 out 0 Cg_value*L/4.ends

* CRLC Line Model*****************

.subckt Model_CRLC in out params:Cg_value=0.0825fF,Rvalue=0.060,Lvalue=0.54pCground1 in 0 Cg_value*L/2Rline in inter Rvalue*LLline inter out Lvalue*LCground2 out 0 Cg_value*L/2.ends

* distributed (2) CRLC Line Model******************************

.subckt Model_CRLC_d2 in out params:Cg_value=0.0825fF,Rvalue=0.060,Lvalue=0.54pCground1 in 0 Cg_value*L/3Rline1 in inter1 Rvalue*L/2Lline1 inter1 inter2 Lvalue*L/2Cground2 inter2 0 Cg_value*L/3Rline2 inter2 inter3 Rvalue*L/2Lline2 inter3 out Lvalue*L/2Cground3 out 0 Cg_value*L/3.ends


.subckt Model_CRLC_d3 in out params:Cg_value=0.0825fF,Rvalue=0.060,Lvalue=0.54pCground1 in 0 Cg_value*L/4Rline1 in inter1 Rvalue*L/3Lline1 inter1 inter2 Lvalue*L/3Cground2 inter2 0 Cg_value*L/4Rline2 inter2 inter3 Rvalue*L/3Lline2 inter3 inter4 Lvalue*L/3Cground3 inter4 0 Cg_value*L/4Rline3 inter4 inter5 Rvalue*L/3Lline3 inter5 out Lvalue*L/3Cground4 out 0 Cg_value*L/4.ends


.subckt Model_CRLC_d8 in out params:Cg_value=0.0838fF,Rvalue=0.133,Lvalue=0.535pHCground1 in 0 Cg_value*L/9Rline1 in inter1 Rvalue*L/8Lline1 inter1 inter2 Lvalue*L/8Cground2 inter2 0 Cg_value*L/9Rline2 inter2 inter3 Rvalue*L/8Lline2 inter3 inter4 Lvalue*L/8Cground3 inter4 0 Cg_value*L/9Rline3 inter4 inter5 Rvalue*L/8Lline3 inter5 inter6 Lvalue*L/8Cground4 inter6 0 Cg_value*L/9Rline4 inter6 inter7 Rvalue*L/8Lline4 inter7 inter8 Lvalue*L/8Cground5 inter8 0 Cg_value*L/9Rline5 inter8 inter9 Rvalue*L/8Lline5 inter9 inter10 Lvalue*L/8Cground6 inter10 0 Cg_value*L/9Rline6 inter10 inter11 Rvalue*L/8Lline6 inter11 inter12 Lvalue*L/8Cground7 inter12 0 Cg_value*L/9

210

Rline7 inter12 inter13 Rvalue*L/8Lline7 inter13 inter14 Lvalue*L/8Cground8 inter14 0 Cg_value*L/9Rline8 inter14 inter15 Rvalue*L/8Lline8 inter15 out Lvalue*L/8Cground9 out 0 Cg_value*L/9.ends

*Netlist desription*** IC Technology: HCMOS6 0.35µm – 5 Metal*VDD 1 0 DC 3.5VSynchro 2 0 PULSE(0.00 5.00 0N 0.50N 0.50N 10N22.00N)** MOS devices** Mise en place de la synchro* (3 inv en serie)*MN1 3 2 0 0 TN W= 10U L= 0.4UMP1 3 2 1 1 TP W= 20U L= 0.4U

MN2 4 3 0 0 TN W= 10U L= 0.4UMP2 4 3 1 1 TP W= 20U L= 0.4U

MN3 5 4 0 0 TN W= 20U L= 0.40UMP3 5 4 1 1 TP W= 40U L= 0.40U**Inv agresseurMN4 6 5 0 0 TN W= 24.0U L= 0.40UMP4 6 5 1 1 TP W= 40.0U L= 0.40U

**Inv receveurMN5 8 7 0 0 TN W= 10U L= 0.40UMP5 8 7 1 1 TP W= 20U L= 0.40U

** n-MOS Model 3 :*.MODEL TN NMOS LEVEL=3 VTO=0.80 KP=135.000E-6+LD =-0.050U THETA=0.200 GAMMA=0.400+PHI=0.700 KAPPA=0.010 VMAX=130.00K+CGSO=200.0p CGDO=200.0p** p-MOS Model 3:*.MODEL TP PMOS LEVEL=3 VTO=-1.10 KP=47.000E-6+LD =-0.050U THETA=0.200 GAMMA=0.400+PHI=0.700 KAPPA=0.010 VMAX=100.00K+CGSO=200.0p CGDO=200.0p***Implementation du model dans le circuit**X1 6 7 Model_CRLC_d8 params:Cg_value=0.0825fF,Rvalue=0.060,Lvalue=0.54p.param L=10

* Transient analysis*

.step param L LIST 10 100 200 500 1000 2000 500010000L.TRAN 0.5ps 2.00N 0n 0.5p.PROBE.END

Figure AIII.2 : Exemple de fichier SPICE utilisé pour les simulations en technologieHCMOS6 (0.35µm)

211

Annexes B

Cette annexe présente en détail l'implémentation de la puce BLUE.

Liste des motifs :

Dans la première partie de cette annexe, nous présentons les différents motifs implémen-

tés dans la puce BLUE

Motifs d'extraction des paramètres de transistors :

Ces motifs servent de base pour extraire les paramètres SPICE de niveau 9 pour la modé-

lisation des transistors. La plupart de ces motifs est dédiée à des mesures statiques sous

pointes.Nom Détails Pads Description

BlueNmos4 single MOS 10x10,10x0.25, 1*0.25, 1*10

Interne(40*40µm)

Transistors NMOS standart

BlueNMOSX single MOS 5x10,10x5, 10*0.5, 100*0.25

Interne(40*40µm)

Transistors NMOS supplémentaires

BluePmos4 single MOS 10x10,10x0.25, 1*0.25, 1*10

Interne(40*40µm)

Transistors PMOS standart

BluePMOSX single MOS 5x10,10x5, 10*0.5, 100*0.25

Interne(40*40µm)

Transistors PMOS supplémentaires

BlueCapa 25x25 oxyde capa Interne(40*40µm)

Extraction de TOX

blueDiode 25x25 N+/P- andP+/N- diodes

Interne(40*40µm)

Extraction des capacités de jonctions

FRANCK Mos en Paramétre [S] Interne(80*80µm)

Analyse de bruit sur 6 Motifs de transistorsM_open , M_short, M_n10025, M_n1004,

M_n1006, M_n1008blueDtFast Métal 3 Externe Validation de l’oscillateur. Distance mini-

maleblueDtMedium Métal 3 Externe Oscillateur sur une ligne de 300µm.

blueDtSlow Métal 3 Externe Oscillateur sur une ligne de 1000µm.BLUE_4s-ext Externe Caractérisation du capteur complet.

( capteur_4s directement sur plot externe).blueCali calibration time vs.

volt of INDY3Externe 1er Circuit de calibration du délai

blueCaliOsc calibration time vs.volt of INDY3

Externe 2ème Circuit de calibration du délai

BLUE_N_BIG Interne

(40*40µm)

Transistor NMOS de 120*0.25µm

BLUE_P_BIG Interne

(40*40µm)

Transistor PMOS de 120*0.25µm

Motifs d’analyse de ligne :

Le code utilisé est le suivant : "BlueHXX_L5_S1" pour les motifs d'analyse complète des

interconnexions.

HXX: Motif commun, pistes en métal de niveau 3 avec différents pitch

212

L5: Longueur des pistes (ici 5mm)

S1: Espacement entre les pistes (ici 1 fois l'espacement minimal autorisé)

Le code utilise pour les fluctuations d’alimentation est : "BlueFluct60_L03" :

Fluct60: Mesure de la fluctuation d’alimentation, niveau métallique 6.

L03: Longueur des pistes (ici 0.3mm)

NAME STUDY PAD NAME DESCRIPTION

Com3_L03_S1 Interconnect M3_L03_S1 Metal 3, wide =0.5µm, spacing = 0.5µm, length = 0.3mmCom3_L1_S1 Interconnect M3_L1_S1 Metal 3, wide =0.5µm, spacing = 0.5µm, length = 1mmCom3_L3_S1 Interconnect M3_L3_S1 Metal 3, wide =0.5µm, spacing = 0.5µm, length = 3mm

Com3_L10_S1 Interconnect M3_L10_S1 Metal 3, wide =0.5µm, spacing = 0.5µm, length = 10mmCom3_L3_S2 Interconnect M3_L3_S2 Metal 3, wide =0.5µm, spacing = 1µm, length = 3mmCom3_L3_S4 Interconnect M3_L3_S4 Metal 3, wide =0.5µm, spacing = 2µm, length = 3mmH71_L03_S1 Interconnect H71_L03_S1 Metal 3, wide =0.4µm, spacing = 0.6µm, length = 0.3mmH71_L1_S1 Interconnect H71_L1_S1 Metal 3, wide =0.4µm, spacing = 0.6µm, length = 1mmH71_L3_S1 Interconnect H71_L3_S1 Metal 3, wide =0.4µm, spacing = 0.6µm, length = 3mmH71_L10_S1 Interconnect H71_L10_S1 Metal 3, wide =0.4µm, spacing = 0.6µm, length = 10mmH71_L3_S2 Interconnect H71_L3_S2 Metal 3, wide =0.4µm, spacing = 1.2µm, length = 3mmH71_L3_S4 Interconnect H71_L3_S4 Metal 3, wide =0.4µm, spacing = 2.4µm, length = 3mmH72_L03_S1 Interconnect H72_L03_S1 Metal 3, wide =0.6µm, spacing = 0.4µm, length = 0.3mmH72_L1_S1 Interconnect H72_L1_S1 Metal 3, wide =0.6µm, spacing = 0.4µm, length = 1mmH72_L3_S1 Interconnect H72_L3_S1 Metal 3, wide =0.6µm, spacing = 0.4µm, length = 3mmH72_L10_S1 Interconnect H72_L10_S1 Metal 3, wide =0.6µm, spacing = 0.4µm, length = 10mmH72_L3_S2 Interconnect H72_L3_S2 Metal 3, wide =0.6µm, spacing = 0.8µm, length = 3mmH72_L3_S4 Interconnect H72_L3_S4 Metal 3, wide =0.6µm, spacing = 1.6µm, length = 3mmH80_L03_S1 Interconnect H80_L03_S1 Metal 3, wide =0.4µm, spacing = 0.4µm, length = 0.3mmH80_L1_S1 Interconnect H80_L1_S1 Metal 3, wide =0.4µm, spacing = 0.4µm, length = 1mmH80_L3_S1 Interconnect H80_L3_S1 Metal 3, wide =0.4µm, spacing = 0.4µm, length = 3mmH80_L10_S1 Interconnect H80_L10_S1 Metal 3, wide =0.4µm, spacing = 0.4µm, length = 10mmH80_L3_S2 Interconnect H80_L3_S2 Metal 3, wide =0.4µm, spacing = 0.8µm, length = 3mmH80_L3_S4 Interconnect H80_L3_S4 Metal 3, wide =0.4µm, spacing = 1.6µm, length = 3mmH81_L03_S1 Interconnect H81_L03_S1 Metal 3, wide =0.48µm, spacing = 0.32µm, length = 0.3mmH81_L1_S1 Interconnect H81_L1_S1 Metal 3, wide =0.48µm, spacing = 0.32µm, length = 1mmH81_L3_S1 Interconnect H81_L3_S1 Metal 3, wide =0.48µm, spacing = 0.32µm, length = 3mmH81_L10_S1 Interconnect H81_L10_S1 Metal 3, wide =0.48µm, spacing = 0.32µm, length = 10mmH81_L3_S2 Interconnect H81_L3_S2 Metal 3, wide =0.48µm, spacing = 0.64µm, length = 3mmH81_L3_S4 Interconnect H81_L3_S4 Metal 3, wide =0.48µm, spacing = 1.28µm, length = 3mmH82_L03_S1 Interconnect H82_L03_S1 Metal 3, wide =0.32µm, spacing = 0.48µm, length = 0.3mmH82_L1_S1 Interconnect H82_L1_S1 Metal 3, wide =0.32µm, spacing = 0.48µm, length = 1mmH82_L3_S1 Interconnect H82_L3_S1 Metal 3, wide =0.32µm, spacing = 0.48µm, length = 3mmH82_L10_S1 Interconnect H82_L10_S1 Metal 3, wide =0.32µm, spacing = 0.48µm, length = 10mmH82_L3_S2 Interconnect H82_L3_S2 Metal 3, wide =0.32µm, spacing = 0.96µm, length = 3mmH82_L3_S4 Interconnect H82_L3_S4 Metal 3, wide =0.32µm, spacing = 1.92µm, length = 3mmComCplex1 Interconnect Cplex1 Metal2 to metal6 from long (200µm) to short (50µm) linesComCplex2 Interconnect Cplex2 Metal2 to metal6 from short (50µm) to long (200µm) linesFluct60_L03 Power Fluc-

tuationFluct_L03 Power supply fluctuation study on line = 0.3mm

Fluct60_L1 Power Fluc-tuation

Fluct_L1 Power supply fluctuation study on line = 1mm

Fluct60_L3 Power Fluc-tuation

Fluct_L3 Power supply fluctuation study on line = 3mm

213

lignes pour le mesure sous pointes paramètres [S] :

Deux types de motifs sont implémentés pour comparer les résultats obtenus par la mé-

thode de mesure de paramètres [S] et les résultats que nous donne le capteur INDY. Pour

cela, les mêmes motifs sont déclinés sur plots sous pointes et connectés directement au cap-

teur (externe).

Le code utilisé est le suivant : "S_m3_xxx" pour les motifs de ligne seule.

S: mesure par les paramètres S.

m3: Métal de niveau 3.

xxx: Configuration (plan de masse, grille, ..)

Le code utilisé pour les lignes couplées est : "S_XT_m3_xxx"

S: mesure par les paramètres S.

XT: Configuration de couplage.

m3: Métal de niveau 3.

xxx: Configuration (plan de masse, grille, ..)

Nom Détails Pads Description

S_m3_masse

S_m3_grid

Métal 3 sur plan demasse sur grille mé-

tallique.

interne Ligne de métal 3 seule pour 2 configurations avecpour chacun, 2 longueurs testées par motif (L =

0.3mm, L = 1mm)

S_XT_m3_masse

S_XT_m3_masse2

S_XT_m3_grid

S_XT_m3_grid2

Métal 3 sur plan demasse sur grille mé-

tallique

interne 2 lignes de métal 3 couplées pour 2 configura-tions avec pour chacun 2 longueurs testées : L =

0.3mm pour le motif de base

L = 1mm pour le motif "1".

S_m 3_cali Calibration interne Calibration des motifs de Crosstalk métal 3

M 3_masse

M 3_masse1

M 3_grid

M3_grid1

Métal 3 sur plan demasse sur grille mé-tallique connectée au

capteur seul.

externe Ligne de métal 3 seule pour 2 configurations avecpour chacune 2 longueurs testées :

L = 0.3mm pour le motif de base

L = 1mm pour le motif "1".

XT_M3_masse

XT_M 3_masse1

XT_M 3_grid

XT_M3_grid1

Métal 3 couplé, surplan de masse surgrille connectée au

capteur seul.

externe 2 lignes de métal 3 couplées pour 2 configura-tions avec pour chacune 2 longueurs testées : L =

0.3mm pour le motif de base

L = 1mm pour le motif "1" .

Liste des plots d’Entrée / Sortie

Motif de contrôle des lignes

Tous les motifs de mesure de lignes sont connectés au capteur à échantillonnage muni de

un sonde, deux sondes ou quatre sondes suivant les cas, ainsi qu’au motif de contrôle des li-

214

gnes. Il faut prévoir 21 plots communs et un "ENABLE" par motif. La liste de ces signaux

contrôle des interconnexions est donné ci-dessous.Signal I/O Définition Description

Activation agres-seur 1

In Logique Activation de la ligne agresseur n°1 : VDD







Sens front agres-seur

In Logique Choix du front actif sur les 4 lignes agresseurs

(Front = 1 ⇒ Front montant)

Raideur frontagresseur

In Analogique Contrôle de la pente des signaux agresseurs

RESET In Logique Mise à " 0 " de la bascule RS de sortie de la victime.

Sens front victime In Logique Choix du front actif sur la ligne Victime

(Front = 1 ⇒ Front montant)

Raideur front vic-time

In Analogique Contrôle de la pente de la victime

Activation victime In Logique Activation de la ligne Victime : VDD

"Vplage" 2 In Analogique Contrôle de la cellule de délai des agresseurs.

"Vanalog" 2 In Analogique Contrôle de la cellule de délai des agresseurs.

Liste des entrées/sorties du capteur.

Plusieurs précautions sont à prendre au moment de l’implémentation de ce motif :

Toutes les tensions de contrôle de type analogique devront être protégées de façon à ne

pas subir de fluctuation venant d’autres parties du circuit. Les contrôles de tension logique

du type "ENABLE", "Sens…" ou "Activation… " sont actifs au niveau haut. Dans le cas où

ceux-ci ne seraient pas électriquement connectés, il faudrait prévoir un plot de type Pull-

down, afin de les forcer au niveau bas. Le capteur est alimenté par des tensions supérieures à

Vdd (2.3V) ou inférieures à Vss (-0.6V).Signal I/O Définition Description

Enable In Logique Activation d’un capteur et d’un motif d’intégrité parmi n

" Synchro" In Logique Top de " Synchro" du départ de la mesure.

Sélection dessondes

In Logique Sélection du début ou de la fin de la ligne (Sel=0 ⇒ début).

"Vplage" In analogique Contrôle de la cellule de délai du capteur.

"Vanalog" In analogique Contrôle de la cellule de délai du capteur.

Vdd_AOP Vdd Vdd Tension d’alimentation de l’ampli-Op du capteur (3 – 3.3V)

Vss_AOP Vss Vss Tension d’alimentation de l’ampli-Op du capteur (-0.6V)

Sortie 1 ou 2 Out analogique Résultat de la sonde 1 ou 2 suivant la commande Sélection.

Sortie 3 ou 4 Out analogique Résultat de la sonde 3 ou 4 suivant la commande Sélection.

215

Motifs de calibration (15 plots) :

name Nom des plots Définition I/O Infos

BLUE_4s

(5 plots)

Enable-4s

S1

S2

S3

S4

Logique In

Out

Out

Out

Out

Activation de la cellule BLUE_4s

Sonde 1 du capteur

Sonde 2 du capteur

Sonde 3 du capteur

Sonde 4 du capteur

BLUECALI

(2 plots)

Enable-CALI

OSC-OUT

Logique

Analogique

In

Out

Activation de la calibration du délai

Sortie de la calibration du délai (freq)

(Il faudrait re-bufferiser la sortie)

DT-fast Enable-DT

OSC_fast

Logique(Commune)

Logique

In

In

Activation de toutes les cellules Dt_xxx

Sortie de Dt_fast

DT_medium OSC_medium Logique In Sortie de Dt_medium

DT_slow OSC_slow Logique In Sortie de Dt_slow

BLUECaliOSC Enable_caliosc

Enable_antenna

Logique

Logique

In

In

Activation de la cellule BLUE_CaliOSC

Activation de la connexion vers l’antenne

NMOS-Big

(2 plots)

Nbig_drain

Nbig-grille

Analogique

Analogique

In

In

Drain du NMOS

Grille du NMOS

PMOS-Big

(2 plots)

Pbig_drain

Pbig-grille

Analogique

Analogique

In

In

Drain du PMOS

Grille du PMOS

Recommandations :

- Protéger l’entrée V+ de l’AOP des possibles signaux parasites environnants

- "Synchro" et BuffOut étant des fils chauds, il faut essayer de les isoler en les rou-

tant entre deux fils froids (VSS, VDD, "AlimAop" .....)

- "Vplage" et "Vanalog" doivent aussi être protégés de manière à ne pas être pertur-

bés par une variation brusque de tension sur un fil voisin.

Remarque :

- La puce est montée sur un boîtier connecté à un PCB spécifique.

- Toutes les tensions logiques et analogiques sont commandées par soft.

- Le nombre total de plots est 144

Fichier de simulation de la puce BLUE.

Le fichier utilisé pour la puce BLUE est un fichier SPICE générique pour toutes les con-

figurations. Il intègre plusieurs sous-circuits pour la modélisation des lignes, sous la forme

de modèle C, CRC et CRLC. Ce sous-circuit utilise la configuration suivante:

216

C1 C2 C3 C4 C5

C45C34C23C12

C13C35

1 2 3 4 5

Les capacités ont été calculées avec le logiciel 3D d'extraction des paramètres que nous

avons développé d'après la configuration suivante:

12.0µm

5.0µm

Les résultats des motifs mesurés sont reportés dans le tableau suivant :

(fF/10µm) H70 H80 H81 H82

C1 0.679 0.624 0.643 0.603C2 0.4345 0.3803 0.3806 0.379C3 0.455 0.4078 0.4097 0.406C4 0.4345 0.3803 0.3806 0.379C5 0.679 0.624 0.643 0.603C12 0.653 0.7646 0.933 0.642C23 0.633 0.7387 0.9055 0.617C34 0.633 0.7387 0.9055 0.617C45 0.653 0.7646 0.933 0.642

C13 0.04 0.0492 0.0495 0.049C35 0.04 0.0492 0.0495 0.049

217

Le ficher HSPICE générique utilisé pour la simulation des motifs de BLUE est le suivant

:

**************************************************************************** Simulation du motif 5 lignes de BLUE (R, RC, RLC) ** ** Model MOS level 3 fité pour 0.18 simulation ** ** Analyse parametrique: la longueur de ligne (300, 1000, 3000,10000 um) ** Option: Changement de techno, changement de modele*

** **

** Auteur: fabrice

** Date: 08 sept 1999 ** Nom du fichier intercoSIMU.e

**

****************************************************************************

*subcircuit | original parameter set ( modele level2 de Hspice fitte)*.MODEL nmos NMOS LEVEL=3+ vto =0.45+ uo =500+ tox =47+ ld =0.01u+ theta=0.3+ gamma=0.4+ kappa=0.01+ vmax =100k+ pb =0.7+ eta =0.01+ nsub =9E16+ Kp =400u*+ js =0.1M*+ Xj =0.5u*+ NFS =1E11*+ NSS =2E10*+ RSH =80*+ CJ =0.3M*+ MJ =0.05*+ cjsw =0.1n mjsw=0.3 acm=2 capop=4

.MODEL pmos PMOS LEVEL=3+ vto =-0.5e+0+ uo =230+ tox =47+ ld =0.01u+ theta=0.3+ gamma=0.4+ kappa=0.01+ vmax =80k+ pb =0.7+ eta =0.01+ nsub =1.8E16+ Kp =150u*+ js =0.1M*+ Xj =0.5u*+ NFS =1E11*+ NSS =2E10*+ RSH =80*+ CJ =0.3M*+ MJ =0.05*+ cjsw =0.1n mjsw=0.3 acm=2 capop=4

* Description des sources de tension

VN1 N1 GND PWL 0N 2 7N 2 7.05N 0 10N 0VN2 N2 GND PWL 0N 2 7N 2 7.05N 0 10N 0VN3 N3 GND PWL 0N 2 7N 2 7.05N 0 10N 0

VN4 N4 GND PWL 0N 2 7N 2 7.05N 0 10N 0Vvict vict GND PWL 0N 0 1N 0 1.05N 2 3N 2 3.05N 0 5N 0 5.05N 210N 2Vrise rise GND DC 0Valim VDD GND DC 2.global VDD

* Valeurs des parametres pour COM3

.param CG1fpum=0.0679f

.param CG2fpum=0.0435f

.param CXfpum=0.065f

.param Ropum=0.105

.param Lppum=0.5n

* Valeurs des parametres pour H80

*.param CG1fpum=0.624*.param CG2fpum=0.38*.param CXfpum=0.76*.param Ropum=0.132*.param Lppum=0.5

* Valeurs des parametres pour H81

*.param CG1fpum=0.643*.param CG2fpum=0.38*.param CXfpum=0.933*.param Ropum=0.109*.param Lppum=0.5

* Longueur de lingne en parametre

.param Long=300

* Description des sous circuits

*transistor de charge de la ligne

.SUBCKT invIN in out riseMN1 out in GND GND nmos W=32u L=0.18uMP1 out in mid VDD pmos W=54u L=0.18uMP2 mid rise VDD VDD pmos W=54u L=0.18u.ends

.SUBCKT invOUT VDD in out GNDMN1 out in GND GND nmos W=2.25u L=0.18uMP1 VDD in out VDD pmos W=2.25u L=0.18u.ends

.SUBCKT ModC IN1 IN2 INvict IN3 IN4 OUT1 OUT2 OUTvict OUT3OUT4

* Ligne coupable 1CGin1 IN1 GND `CG1fpum*Long'CXin12 IN1 IN2 `CXfpum*Long'R1 IN1 OUT1 0.0001

* Ligne coupable 2CGin2 IN2 GND `CG2fpum*Long'CXin2vic IN2 INvict `CXfpum*Long'R2 IN2 OUT2 0.0001

* Ligne victimeCGinvic INvict GND `CG2fpum*Long'CXinvic3 INvict IN3 `CXfpum*Long'Rvic INvict OUTvict 0.0001

* Ligne coupable 3CGin3 IN3 GND `CG2fpum*Long'CXin34 IN3 IN4 `CXfpum*Long'R3 IN3 OUT3 0.0001

* Ligne coupable 4CGin4 IN4 GND `CG1fpum*Long'R4 IN4 OUT4 0.0001

218

.ends

.SUBCKT ModCRC IN1 IN2 INvict IN3 IN4 OUT1 OUT2 OUTvictOUT3 OUT4

* Ligne coupable 1R1 IN1 OUT1 `Ropum*Long'CGin1 IN1 GND `CG1fpum*Long/2'CGout1 OUT1 GND `CG1fpum*Long/2'CXin12 IN1 IN2 `CXfpum*Long/2'CXout12 OUT1 OUT2 `CXfpum*Long/2'

* Ligne coupable 2R2 IN2 OUT2 `Ropum*Long'CGin2 IN2 GND `CG2fpum*Long/2'CGout2 OUT2 GND `CG2fpum*Long/2'CXin2vic IN2 INvict `CXfpum*Long/2'CXout2vic OUT2 OUTvict `CXfpum*Long/2'

* Ligne victimeRvic INvict OUTvict `Ropum*Long'CGinvic INvict GND `CG2fpum*Long/2'CGoutvic OUTvict GND `CG2fpum*Long/2'CXinvic3 INvict IN3 `CXfpum*Long/2'CXoutvic3 OUTvict OUT3 `CXfpum*Long/2'

* Ligne coupable 3R3 IN3 OUT3 `Ropum*Long'CGin3 IN3 GND `CG2fpum*Long/2'CGout3 OUT3 GND `CG2fpum*Long/2'CXin34 IN3 IN4 `CXfpum*Long/2'CXout34 OUT3 OUT4 `CXfpum*Long/2'

* Ligne coupable 4R4 IN4 OUT4 `Ropum*Long'CGin4 IN4 GND `CG1fpum*Long/2'CGout4 OUT4 GND `CG1fpum*Long/2'

.ends

.SUBCKT ModCRLC IN1 IN2 INvict IN3 IN4 OUT1 OUT2 OUTvictOUT3 OUT4

* Ligne coupable 1R1 IN1 mid1 `Ropum*Long'L1 mid1 OUT1 `Lppum*Long'CGin1 IN1 GND `CG1fpum*Long/2'CGout1 OUT1 GND `CG1fpum*Long/2'CXin12 IN1 IN2 `CXfpum*Long/2'CXout12 OUT1 OUT2 `CXfpum*Long/2'

* Ligne coupable 2R2 IN2 mid2 `Ropum*Long'L2 mid2 OUT2 `Lppum*Long'CGin2 IN2 GND `CG2fpum*Long/2'CGout2 OUT2 GND `CG2fpum*Long/2'CXin2vic IN2 INvict `CXfpum*Long/2'CXout2vic OUT2 OUTvict `CXfpum*Long/2'

* Ligne victimeRvic INvict midvict `Ropum*Long'Lvict midvict OUTvict `Lppum*Long'CGinvic INvict GND `CG2fpum*Long/2'CGoutvic OUTvict GND `CG2fpum*Long/2'CXinvic3 INvict IN3 `CXfpum*Long/2'CXoutvic3 OUTvict OUT3 `CXfpum*Long/2'

* Ligne coupable 3R3 IN3 mid3 `Ropum*Long'L3 mid3 OUT3 `Lppum*Long'CGin3 IN3 GND `CG2fpum*Long/2'CGout3 OUT3 GND `CG2fpum*Long/2'CXin34 IN3 IN4 `CXfpum*Long/2'CXout34 OUT3 OUT4 `CXfpum*Long/2'

* Ligne coupable 4R4 IN4 mid4 `Ropum*Long'L4 mid4 OUT4 `Lppum*Long'CGin4 IN4 GND `CG1fpum*Long/2'CGout4 OUT4 GND `CG1fpum*Long/2'

.ends

* Appel des sous circuits correspondants aux inverseurs d'attaqueX1 N1 IN1 rise invINX2 N2 IN2 rise invINX3 vict INvict rise invINX4 N3 IN3 rise invINX5 N4 IN4 rise invIN

* Choix du modele

* Appel des sous circuits correspondants au modele CX6 IN1 IN2 INvict IN3 IN4 OUT1 OUT2 OUTvict OUT3 OUT4 ModC

* Appel des sous circuits correspondants au modele CRC*X7 IN1 IN2 INvict IN3 IN4 OUT1 OUT2 OUTvict OUT3 OUT4ModCRC

* Appel des sous circuits correspondants au modele CRLC*X8 IN1 IN2 INvict IN3 IN4 OUT1 OUT2 OUTvict OUT3 OUT4ModCRLC

* Appel des sous circuits correspondants aux inverseurs de chargeX9 VDD OUT1 OUTinv1 GND invOUTX10 VDD OUT2 OUTinv2 GND invOUTX11 VDD OUTvict OutinvVict GND invOUTX12 VDD OUT3 OUTinv3 GND invOUTX13 VDD OUT4 OUTinv4 GND invOUT

* Analyse demandee

.tran 2p 10n 0.02p

.options post

.alter

.param Long=1000

.alter

.param Long=3000

.alter

.param Long=10000

.end

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Documents

Fabrice CAIGNET Mesure et modélisation prédictive … · Conception de circuits Microélectronique et Microsystèmes Mots-clés : Circuit intégrés, technologies CMOS, interconnexions,